JP7012175B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】活性化されるワード線の位置に関わらずにディスターブの発生を抑制することの可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のワード線と、ビット線と、複数のワード線のうち何れかのワード線とビット線とに接続された複数のメモリセルと、ビット線に接続されたセンスアンプと、複数のワード線のうち活性化されるワード線の位置がセンスアンプに近いほどセンスアンプを活性化させるタイミングが遅くなるように制御するセンスアンプ制御部１０７と、を備える。【選択図】図６

Description

本発明は、半導体記憶装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では、行列状に配列された複数のメモリセルを有するメモリセルアレイを備えたものが知られている（例えば、特許文献１）。
かかる半導体記憶装置は、例えば図１（ａ）に示すように、Ｘ方向に間隔をおいて設けられた複数のセンスアンプを含むセンスアンプ列と、Ｙ方向に間隔をおいて設けられた複数のワード線ドライバを含むワード線ドライバ列と、をメモリセルアレイ内に備えている。
複数のワード線ドライバの各々は、自身に電気的に接続されたワード線（図の例では、ｗｌ（ｎ），ｗｌ（ｎ＋１），ｗｌ（ｎ＋α）、ここで、ｎ及びαは任意の整数である）を駆動する回路であり、例えばロウデコーダ等から出力された信号によって動作が制御されるように構成されている。また、各ワード線ドライバに接続された複数のワード線は、Ｙ方向に間隔をおいてＸ方向に延在している。
複数のセンスアンプの各々は、自身に電気的に接続されたビット線（図の例では、ｂｌ（ｋ），ｂｌ（ｋ＋β）、ここで、ｋ及びβは任意の整数である）を駆動する回路であり、例えばカラムデコーダ等から出力された信号によって動作が制御されるように構成されている。また、各センスアンプに接続された複数のビット線は、Ｘ方向に間隔をおいてＹ方向に延在している。
複数のメモリセルＭＣの各々は、複数のワード線と複数のビット線との交差部分に配置されている。各メモリセルＭＣは、１つのＮチャンネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタ（コンデンサ）と、を備えている。ＭＯＳＦＥＴのゲートは、ワード線に電気的に接続されており、ＭＯＳＦＥＴのドレインは、ビット線に電気的に接続されている。また、キャパシタの一方の端子は、ＭＯＳＦＥＴのソースに接続されており、キャパシタの他方の端子は、プレートラインＰＬに接続されている。プレートラインＰＬには、所定のプレート電位が与えられている。
図１（ｂ）には、従来の半導体記憶装置においてメモリセルアレイ内のメモリセルＭＣがアクセスされる場合のワード線及びビット線の活性化タイミングの一例が示されている。なお、ここでは、ワード線ドライバ列に近くセンスアンプ列に近い領域Ｒ内のメモリセルＭＣがアクセスされる場合をケース１として示し、ワード線ドライバ列から遠くセンスアンプ列に近い領域ｒ内のメモリセルＭＣがアクセスされる場合をケース２として示している。
先ず、ケース１について説明する。時刻ｔ１において、ワード線（ここでは、ｗｌ（ｎ））を活性化するためのワード線活性化信号ｗｌｏｎがアサートされる（ハイレベルになる）と、ワード線ｗｌ（ｎ）に接続されたワード線ドライバがワード線ｗｌ（ｎ）の駆動（活性化）を開始する。なお、ここでは、ワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［Ｒ］として示している。ここで、ワード線ｗｌ（ｎ）の活性化の開始から完了までの間、ワード線ｗｌ（ｎ）とこれに隣接するワード線（ここでは、ｗｌ（ｎ＋１））との間でクロストークが発生することによって、ワード線ｗｌ（ｎ＋１）の電圧が上昇する。なお、ここでは、ワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［Ｒ］として示している。そして、ワード線ｗｌ（ｎ）の活性化が完了すると、ワード線ｗｌ（ｎ＋１）の電圧が徐々に低下して、時刻ｔ２においてローレベルになる。
その後、時刻ｔ３において、ビット線（ここでは、ｂｌ（ｋ））を活性化するためのセンスアンプ活性化信号ｓａｏｎがメモリセルアレイに入力されると、ビット線ｂｌ（ｋ）に接続されたセンスアンプがビット線ｂｌ（ｋ）の駆動（活性化）を開始する。そして、時刻ｔ４において、ビット線ｂｌ（ｋ）の活性化が完了する。
特開２０１１－１４６１１６号公報
一方、ケース２の場合、領域ｒがワード線ドライバ列から離れているので、時刻ｔ１においてワード線活性化信号ｗｌｏｎがアサートされると、ワード線ｗｌ（ｎ）の活性化が完了するまでの時間がケース１と比べて長くなる。なお、ここでは、ワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［ｒ］として示している。また、クロストークの発生によって上昇したワード線ｗｌ（ｎ＋１）の電圧は、ケース１と同様に徐々に低下して、時刻ｔ４の後の時刻ｔ５においてローレベルになる。なお、ここでは、ワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［ｒ］として示している。
しかしながら、この場合には、図中一点鎖線で示すように、時刻ｔ４において領域ｒ内のビット線ｂｌ（ｋ＋β）の活性化が完了した後もワード線ｗｌ（ｎ＋１）［ｒ］の電圧がローレベルより高い状態になっているので、ワード線ｗｌ（ｎ＋１）及びビット線ｂｌ（ｋ＋β）に接続されたメモリセルＭＣ内のキャパシタの電荷が減少する異常（ディスターブ）が発生する可能性がある。したがって、活性化されるワード線の位置（つまり、アクセスされるメモリセルの位置）がワード線ドライバ列から遠いほど、且つ、センスアンプに近いほど、ディスターブが発生する虞があった。
本発明は上記課題に鑑みてなされたものであり、活性化されるワード線の位置に関わらずにディスターブの発生を抑制することの可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明は、複数のワード線と、ビット線と、前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルと、前記ビット線に接続されたセンスアンプと、前記複数のワード線のうち活性化されるワード線の位置が前記センスアンプに近いほど前記センスアンプを活性化させるタイミングが遅くなるように制御する制御部と、を備える、半導体記憶装置を提供する（発明１）。
かかる発明（発明１）によれば、活性化されるワード線の位置がセンスアンプに近い場合には、センスアンプが活性化されるタイミングを遅くすることが可能になる。これにより、例えば、センスアンプに近いワード線が活性化された場合であっても、当該ワード線に隣接するワード線の電圧がローレベルまで低下した後にセンスアンプを活性化させることが可能になるので、当該隣接するワード線に接続されたメモリセルの電荷が減少するのを防ぐことができる。したがって、活性化されるワード線の位置に関わらずにディスターブの発生を抑制することができる。
上記発明（発明１）においては、前記制御部は、前記複数のワード線のうち活性化されるワード線を示す信号に基づいて、前記センスアンプを活性化させるタイミングを制御してもよい（発明２）。
かかる発明（発明２）によれば、活性化されるワード線がセンスアンプに近いか否かを、活性化されるワード線を示す信号に基づいて容易に判別することが可能になる。これにより、センスアンプを活性化させるタイミングを容易に制御することができる。
上記発明（発明１～２）においては、前記制御部は、前記複数のワード線のうち何れかのワード線を活性化させるための信号が入力された場合に、前記センスアンプを活性化させるための信号を、前記何れかのワード線の位置が前記センスアンプに近いほど前記センスアンプを活性化させるタイミングが遅くなるように遅延させて出力する回路部を備えてもよい（発明３）。
かかる発明（発明３）によれば、活性化されるワード線がセンスアンプに近い場合には、センスアンプを活性化させるための信号が遅延して出力されるので、センスアンプが活性化されるタイミングを遅くすることが可能になる。
上記発明（発明１～３）においては、前記制御部は、前記複数のワード線が前記センスアンプからの距離に応じた複数のグループに分類されている場合に、前記複数のワード線のうち活性化されるワード線が分類されているグループに設定された遅延量であって、前記センスアンプに対するグループの距離が短いほど大きくなるように設定された遅延量に基づいて、前記センスアンプを活性化させるタイミングを制御してもよい（発明４）。
かかる発明（発明４）によれば、センスアンプを活性化させるタイミングを、複数のグループ毎に設定された遅延量に基づいて制御することが可能になるので、例えば複数のワード線毎に遅延量が設定されている場合と比較して、遅延量を記憶するための回路やデバイスを簡素化することができるとともに、遅延量を設定するための処理を軽減することができる。これにより、センスアンプを活性化させるタイミングを容易に制御することができる。
上記発明（発明４）においては、前記複数のワード線のうち活性化されるワード線が分類されているグループを識別するための情報は、前記複数のワード線のうち活性化されるワード線を示す信号に含まれていてもよい（発明５）。
かかる発明（発明５）によれば、活性化されるワード線が何れのグループに分類されているかを、活性化されるワード線を示す信号に基づいて容易に判別することが可能になる。これにより、センスアンプを活性化させるタイミングをさらに容易に制御することができる。
本発明の半導体記憶装置によれば、活性化されるワード線の位置に関わらずにディスターブの発生を抑制することができる。
（ａ）は、従来の半導体記憶装置に設けられたメモリセルアレイの構成の一例を示す図であり、（ｂ）は、メモリセルアレイ内のメモリセルがアクセスされる場合のワード線及びビット線の活性化タイミングの一例を示すタイムチャートである。 本発明の一実施形態に係る半導体記憶装置の構成例を示すブロック図である。 メモリセルアレイの構成例を示す図である。 図３の一部を拡大した図である。 メモリマット内の複数の領域とセンスアンプ活性化の遅延時間との関係の一例を示す図である。 回路図の構成例を示す図である。 回路図の動作の一例を示すタイムチャートである。 （ａ）は、本発明の一実施形態に係る半導体記憶装置において、ワード線ドライバから遠くセンスアンプから近い領域に存在するメモリセルに対してアクセスする場合のワード線及びビット線の活性化タイミングの一例を示すタイムチャートであり、（ｂ）は、本発明の一実施形態に係る半導体記憶装置において、ワード線ドライバから遠くセンスアンプから遠い領域に存在するメモリセルに対してアクセスする場合のワード線及びビット線の活性化タイミングの一例を示すタイムチャートである。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
図２は、本発明の一実施形態に係る半導体記憶装置の構成例を示すブロック図である。本実施形態に係る半導体記憶装置１００は、アドレスバッファ１０１と、ロウプリデコーダ１０２と、ロウデコーダ１０３と、を備える。また、半導体記憶装置１００は、コマンドバッファ１０４と、コマンドデコーダ１０５と、ロウ制御部１０６と、センスアンプ制御部１０７と、カラムプリデコーダ１０８と、を備える。さらに、半導体記憶装置１００は、カラム制御部１０９と、カラムデコーダ１１０と、センスアンプ１１１と、メモリセルアレイ１１２と、を備える。
半導体記憶装置１００内の各部１０１～１１２は、専用のハードウェアデバイスや論理回路によって構成されてもよい。なお、本実施形態では、説明を簡略化するために、例えば電源回路、データ入出力端子、クロックジェネレータ等の他の周知の構成が示されていない。
アドレスバッファ１０１は、外部装置（例えば、メモリコントローラ等）からアドレス端子（ＡＤＤ）に入力されたロウアドレスを示す信号ａｒｉを、ロウプリデコーダ１０２に出力する。また、アドレスバッファ１０１は、外部からアドレス端子（ＡＤＤ）に入力されたカラムアドレスを示す信号ａｃｉを、カラムプリデコーダ１０８に出力する。
ロウプリデコーダ１０２は、アドレスバッファ１０１から入力された信号ａｒｉをプリデコードして、メモリセルアレイ１１２内の複数のワード線（図４に示すｗｌ（ｎ），ｗｌ（ｎ＋１），…（ｎは、任意の整数である））のうち活性化されるワード線を示すロウアドレス信号ｒａａを生成する。そして、ロウプリデコーダ１０２は、生成したロウアドレス信号ｒａａを、ロウデコーダ１０３及びセンスアンプ制御部１０７に出力する。
ロウデコーダ１０３は、ワード線を活性化するためのワード線活性化信号ｗｌｏｎがアサートされた状態でロウ制御部１０６から入力された場合に、メモリセルアレイ１１２内の複数のワード線ドライバ１１３（図４に示す）のうちロウアドレス信号ｒａａによって示されたワード線に接続されているワード線ドライバ１１３を制御して、当該ワード線を活性化させる。
コマンドバッファ１０４は、外部装置からコマンド端子（ＣＭＤ）に入力されたコマンドを示す信号ｃｍｄｉを、コマンドデコーダ１０５に出力する。
コマンドデコーダ１０５は、コマンドバッファ１０４から入力された信号ｃｍｄｉをデコードして、内部コマンドを生成する。ここで、生成される内部コマンドには、例えば、アクティブ信号ａｃｔ、リード信号ｒｄ、ライト信号ｗｒ等が含まれる。また、図には示されていないが、コマンドデコーダ１０５は、プリチャージ信号やリフレッシュ信号等を内部コマンドとして生成してもよい。また、コマンドデコーダ１０５は、信号ｃｍｄｉに基づいてアクティブ信号ａｃｔを生成した場合に、アクティブ信号ａｃｔをロウ制御部１０６に出力する。さらに、コマンドデコーダ１０５は、信号ｃｍｄｉに基づいてリード信号ｒｄ又はライト信号ｗｒを生成した場合に、生成したリード信号ｒｄ又はライト信号ｗｒをカラム制御部１０９に出力する。
ロウ制御部１０６は、アクティブ信号ａｃｔがコマンドデコーダ１０５から入力されると、アサートされたワード線活性化信号ｗｌｏｎをロウデコーダ１０３及びセンスアンプ制御部１０７に出力する。
センスアンプ制御部１０７は、アサートされたワード線活性化信号ｗｌｏｎがロウ制御部１０６から入力されると、センスアンプを活性化させるためのセンスアンプ活性化信号ｓａｏｎをアサートして、センスアンプ１１１に出力する。
ここで、センスアンプ制御部１０７は、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線の位置がセンスアンプ１１１に近いほどセンスアンプ１１１を活性化させるタイミングが遅くなるように制御する。
また、センスアンプ制御部１０７は、ロウプリデコーダ１０２から入力されたロウアドレス信号ｒａａ（複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線を示す信号）に基づいて、センスアンプ１１１を活性化させるタイミングを制御する。これにより、活性化されるワード線がセンスアンプ１１１に近いか否かを、ロウアドレス信号ｒａａに基づいて容易に判別することが可能になる。したがって、センスアンプを活性化させるタイミングを容易に制御することができる。
なお、センスアンプ制御部１０７は、本発明における「制御部」の一例である。また、センスアンプ制御部１０７の機能の詳細については、後述する。
カラムプリデコーダ１０８は、アドレスバッファ１０１から入力された信号ａｃｉをプリデコードして、活性化されるビット線を示すカラムアドレス信号ｃａａを生成する。そして、カラムプリデコーダ１０８は、生成したカラムアドレス信号ｃａａを、カラムデコーダ１１０に出力する。
カラム制御部１０９は、リード信号ｒｄ又はライト信号ｗｒがコマンドデコーダ１０５から入力されると、ビット線を活性化するための信号ｃｌｏｎをアサートして、カラムデコーダ１１０に出力する。
カラムデコーダ１１０は、信号ｃｌｏｎがアサートされた状態でカラム制御部１０９から入力された場合に、メモリセルアレイ１１２内の複数のビット線のうち、入力されたカラムアドレス信号ｃａａによって示されたビット線を活性化するための信号ｃｌを、センスアンプ１１１に出力する。
センスアンプ１１１は、後述する図４に示すように、メモリセルアレイ１１２内に複数設けられている。センスアンプ活性化信号ｓａｏｎがセンスアンプ制御部１０７から入力されている場合には、複数のセンスアンプ１１１のうち、信号ｃｌによって示されたビット線に接続されているセンスアンプ１１１が活性化して、自身に電気的に接続されたビット線を駆動する。そして、センスアンプ１１１は、ビット線上の信号（データ）を増幅する。
図３及び図４を参照して、本実施形態におけるメモリセルアレイ１１２の構成について説明する。図３に示すように、メモリセルアレイ１１２には、それぞれＸ方向に延在する複数のセンスアンプ列ＳＡＡであって、Ｙ方向に間隔をおいて設けられた複数のセンスアンプ列ＳＡＡと、それぞれＹ方向に延在する複数のワード線ドライバ列ＷＬＤＡであって、Ｘ方向に間隔をおいて設けられた複数のワード線ドライバ列ＷＬＤＡと、が設けられている。図４に示すように、各センスアンプ列ＳＡＡには、複数のセンスアンプ１１１がＸ方向に間隔をおいて設けられており、各ワード線ドライバ列ＷＬＤＡには、複数のワード線ドライバ１１３がＹ方向に間隔をおいて設けられている。
各ワード線ドライバ１１３は、自身に電気的に接続されたワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…を駆動する回路であり、ワード線を活性化するための信号がロウデコーダ１０３から入力されると、自身に接続されたワード線を駆動するように構成されている。
図４に示すように、Ｙ方向に隣接するセンスアンプ列ＳＡＡと、Ｘ方向に隣接するワード線ドライバ列ＷＬＤＡと、によって囲まれた領域（メモリマット）には、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…と、複数のビット線ｂｌ（ｋ），…（ｋは、任意の整数である）と、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち何れかのワード線と複数のビット線ｂｌ（ｋ），…のうち何れかのビット線とに電気的に接続された複数のメモリセルＭＣと、が設けられている。なお、図４には、図が煩雑になるのを避けるために、一部のメモリセルＭＣのみが示されている。
複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…の各々は、Ｙ方向に間隔をおいてＸ方向に延在しており、延在方向一端側（図４に示す例では、左端側又は右端側）において、対応するワード線ドライバ１１３に電気的に接続されている。また、複数のビット線ｂｌ（ｋ），…の各々は、Ｘ方向に間隔をおいてＹ方向に延在しており、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…に対して垂直に交差するように設けられている。また、複数のビット線ｂｌ（ｋ），…の各々は、延在方向一端側（図４に示す例では、上端側又は下端側）において、対応するセンスアンプ１１１に電気的に接続されている。なお、例えば、Ｘ方向一端側（図４に示す例では、左側）のワード線ドライバ列ＷＬＤＡのワード線ドライバ１１３に接続されたワード線と、Ｘ方向他端側（図４に示す例では、右側）のワード線ドライバ列ＷＬＤＡのワード線ドライバ１１３に接続されたワード線とは、メモリマット内でＹ方向に沿って交互に配置されてもよい。また、例えば、Ｙ方向一端側（図４に示す例では、上側）のセンスアンプ列ＳＡＡのセンスアンプ１１１に接続されたビット線と、Ｙ方向他端側（図４に示す例では、下側）のセンスアンプ列ＳＡＡのセンスアンプ１１１に接続されたビット線とは、メモリマット内でＸ方向に沿って交互に配置されてもよい。
複数のメモリセルＭＣの各々は、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち何れかのワード線と複数のビット線ｂｌ（ｋ），…のうち何れかのビット線との交差部分に配置されている。なお、各メモリセルＭＣの構成は、周知の構成（例えば、図１（ａ）に示す構成）と同様であってもよい。
なお、各メモリセルＭＣに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
本実施形態において、センスアンプ列ＳＡＡとワード線ドライバ列ＷＬＤＡとによって囲まれた領域（メモリマット）は、複数のタイプ（図の例では、ＲＣ，Ｒｃ，ｒＣ，ｒｃ）の領域に区分されている。各タイプについて説明すると、ＲＣは、ワード線ドライバ１１３に近く、且つ、センスアンプ１１１に近い領域であることを示している。また、Ｒｃは、ワード線ドライバ１１３に近く、且つ、センスアンプ１１１から遠い領域であることを示している。さらに、ｒＣは、ワード線ドライバ１１３から遠く、且つ、センスアンプ１１１に近い領域であることを示している。さらにまた、ｒｃは、ワード線ドライバ１１３から遠く、且つ、センスアンプ１１１から遠い領域であることを示している。この場合、図４に示すように、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…は、センスアンプ１１１に近い第１グループ（ＲＣ領域又はｒＣ領域に設けられたワード線のグループ）又はセンスアンプ１１１から遠い第２グループ（Ｒｃ領域又はｒｃ領域に設けられたワード線のグループ）の何れかに分類される。
次に、本実施形態におけるセンスアンプ制御部１０７の機能の詳細について説明する。本実施形態において、センスアンプ制御部１０７は、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…がセンスアンプ１１１からの距離に応じた複数のグループ（第１グループ又は第２グループ）に分類されている場合に、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線が分類されているグループに設定されたセンスアンプ１１１活性化の遅延時間ｔｄ＿ｓａｏｎ（遅延量）であって、センスアンプ１１１に対するグループの距離が短いほど長く（大きく）なるように設定された遅延時間ｔｄ＿ｓａｏｎに基づいて、センスアンプ１１１を活性化させるタイミングを制御する。これにより、センスアンプ１１１を活性化させるタイミングを、複数のグループ毎に設定された遅延時間ｔｄ＿ｓａｏｎに基づいて制御することが可能になるので、例えば複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…毎に遅延時間ｔｄ＿ｓａｏｎが設定されている場合と比較して、遅延時間ｔｄ＿ｓａｏｎを記憶するための回路やデバイスを簡素化することができるとともに、遅延時間ｔｄ＿ｓａｏｎを設定するための処理を軽減することができる。これにより、センスアンプ１１１を活性化させるタイミングを容易に制御することができる。
また、本実施形態において、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線が分類されているグループを識別するための情報は、ロウアドレス信号ｒａａ（複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線を示す信号）に含まれている。これにより、活性化されるワード線が何れのグループに分類されているかを、ロウアドレス信号ｒａａに基づいて容易に判別することが可能になる。よって、センスアンプ１１１を活性化させるタイミングをさらに容易に制御することができる。
この場合におけるセンスアンプ制御部１０７の機能について図５を参照して説明する。図５は、メモリマット内の複数の領域（ＲＣ領域、ｒＣ領域、Ｒｃ領域、ｒｃ領域）とセンスアンプ１１１活性化の遅延時間ｔｄ＿ｓａｏｎとの関係の一例を示す図である。本実施形態において、ロウプリデコーダ１０２によって生成されるロウアドレス信号ｒａａには、活性化されるワード線が何れのグループ（第１グループ又は第２グループ）に分類されているかを示す１つ以上のビット（ここでは、２ビット）の情報ｒａａ［ｉ］，ｒａａ［ｉ－１］（ｉは、任意の整数である）が含まれている。図５に示す例では、メモリマット内の上部のＲＣ領域及びｒＣ領域に設けられたワード線が活性化される場合に、ｒａａ［ｉ］＝０及びｒａａ［ｉ－１］＝０がロウアドレス信号ｒａａに含まれる。また、メモリマット内のＲｃ領域及びｒｃ領域の上部に設けられたワード線が活性化される場合には、ｒａａ［ｉ］＝０及びｒａａ［ｉ－１］＝１がロウアドレス信号ｒａａに含まれ、メモリマット内のＲｃ領域及びｒｃ領域の下部に設けられたワード線が活性化される場合には、ｒａａ［ｉ］＝１及びｒａａ［ｉ－１］＝０がロウアドレス信号ｒａａに含まれる。さらに、メモリマット内の下部のＲＣ領域及びｒＣ領域に設けられたワード線が活性化される場合に、ｒａａ［ｉ］＝１及びｒａａ［ｉ－１］＝１がロウアドレス信号ｒａａに含まれる。
つまり、図５に示す例では、ｒａａ［ｉ］及びｒａａ［ｉ－１］の値が同じ場合に、活性化されるワード線が第１グループ（センスアンプ１１１に近いグループ）に分類されていることを示している。また、ｒａａ［ｉ］及びｒａａ［ｉ－１］の値が異なる場合に、活性化されるワード線が第２グループ（センスアンプ１１１から遠いグループ）に分類されていることを示している。
また、図５に示すように、ｒａａ［ｉ］及びｒａａ［ｉ－１］の値が同じ場合（センスアンプ１１１に近いワード線が活性化される場合）には、センスアンプ１１１活性化の遅延時間ｔｄ＿ｓａｏｎが長くなるように設定されており、ｒａａ［ｉ］及びｒａａ［ｉ－１］の値が異なる場合（センスアンプ１１１から遠いワード線が活性化される場合）には、センスアンプ１１１活性化の遅延時間ｔｄ＿ｓａｏｎが短くなるように設定されている。
センスアンプ制御部１０７は、例えば、図５に示すｒａａ［ｉ］及びｒａａ［ｉ－１］と遅延時間ｔｄ＿ｓａｏｎとの関係を示すルックアップテーブル等を用いて、アサートされたセンスアンプ活性化信号ｓａｏｎの出力タイミングを調整してもよい。このようにして、センスアンプ制御部１０７は、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線が分類されているグループに設定された遅延時間ｔｄ＿ｓａｏｎであって、センスアンプ１１１に対するグループの距離が短いほど長くなるように設定された遅延時間ｔｄ＿ｓａｏｎに基づいて、センスアンプ１１１を活性化させるタイミングを制御することが可能になる。また、このようにして、センスアンプ制御部１０７は、ロウアドレス信号ｒａａ（複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち活性化されるワード線を示す信号）に基づいて、センスアンプ１１１を活性化させるタイミングを制御することが可能になる。
また、本実施形態において、センスアンプ制御部１０７は、ワード線活性化信号ｗｌｏｎ（複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…のうち何れかのワード線を活性化させるための信号）が入力された場合に、センスアンプ１１１を活性化させるための信号を、何れかのワード線の位置がセンスアンプ１１１に近いほどセンスアンプ１１１を活性化させるタイミングが遅くなるように遅延させて出力する回路部２００を備える。これにより、活性化されるワード線がセンスアンプ１１１に近い場合には、センスアンプ活性化信号ｓａｏｎ（センスアンプ１１１を活性化させるための信号）が遅延して出力されるので、センスアンプ１１１が活性化されるタイミングを遅くすることが可能になる。
図６を参照して、回路部２００の構成について説明する。回路部２００は、Ｐチャンネル型のＭＯＳＦＥＴ２０１と、抵抗２０２と、Ｎチャンネル型のＭＯＳＦＥＴ２０３と、インバータ２０４と、ＭＯＳキャパシタ２０５，２０６と、ＮＡＮＤ回路２０７と、インバータ２０８と、ＮＡＮＤ回路２０９と、インバータ２１０と、ＮＡＮＤ回路２１１，２１２と、インバータ２１３と、を備える。
ＭＯＳＦＥＴ２０１，抵抗２０２及びＭＯＳＦＥＴ２０３は、電源と接地間に直列に接続されている。また、ＭＯＳＦＥＴ２０１，２０３のゲートには、ワード線活性化信号ｗｌｏｎが入力される。ＭＯＳＦＥＴ２０１と抵抗２０２との間の接続ノードＮ１は、インバータ２０４の入力端子に接続されている。また、接続ノードＮ１には、Ｎチャンネル型のＭＯＳＦＥＴによって構成されたＭＯＳキャパシタ２０５のゲートが接続されている。さらに、ＭＯＳキャパシタ２０５のドレイン及びソースは、接地されている。
さらにまた、接続ノードＮ１には、Ｎチャンネル型のＭＯＳＦＥＴによって構成されたＭＯＳキャパシタ２０６のゲートが接続されている。また、ＭＯＳキャパシタ２０６のドレイン及びソースは、ＮＡＮＤ回路２１１の出力端子に接続されている。
ＮＡＮＤ回路２０７の一方の入力端子には、ロウアドレス信号ｒａａに含まれる情報ｒａａ［ｉ］が入力される。また、インバータ２０８の入力端子には、ロウアドレス信号ｒａａに含まれる情報ｒａａ［ｉ－１］が入力され、インバータ２０８の出力端子は、ＮＡＮＤ回路２０７の他方の入力端子に接続されている。
ＮＡＮＤ回路２０９の一方の入力端子は、インバータ２１０の出力端子に接続されている。また、ＮＡＮＤ回路２０９の他方の入力端子には、ロウアドレス信号ｒａａに含まれる情報ｒａａ［ｉ－１］が入力される。インバータ２１０の入力端子には、ロウアドレス信号ｒａａに含まれる情報ｒａａ［ｉ］が入力される。
ＮＡＮＤ回路２１１の一方の入力端子は、ＮＡＮＤ回路２０７の出力端子に接続されており、ＮＡＮＤ回路２１１の他方の入力端子は、ＮＡＮＤ回路２０９の出力端子に接続されている。
ＮＡＮＤ回路２１２の一方の入力端子には、ワード線活性化信号ｗｌｏｎが入力される。また、ＮＡＮＤ回路２１２の他方の入力端子は、インバータ２０４の出力端子に接続されている。さらに、ＮＡＮＤ回路２１２の出力端子は、インバータ２１３の入力端子に接続されている。
インバータ２１３は、ＮＡＮＤ回路２１２から入力された信号を論理反転し、論理反転した信号をセンスアンプ活性化信号ｓａｏｎとして出力する。
次に、回路部２００の動作について説明する。先ず、ワード線活性化信号ｗｌｏｎがローレベルの場合には、ＭＯＳＦＥＴ２０１がオン状態になり、ＭＯＳＦＥＴ２０３がオフ状態になる。この場合、ＭＯＳＦＥＴ２０１を介してＭＯＳキャパシタ２０５が充電される。また、この場合には、ＮＡＮＤ回路２１２の一方の端子の電位はハイレベルであり、他方の入力端子の電位はローレベルである。これにより、ＮＡＮＤ回路２１２の出力信号はハイレベルであり、インバータ２１３から出力されるセンスアンプ活性化信号ｓａｏｎはローレベルとなる。
次いで、ワード線活性化信号ｗｌｏｎがハイレベルになると、ＭＯＳＦＥＴ２０１がオフ状態になり、ＭＯＳＦＥＴ２０３がオン状態になる。この場合、ＭＯＳキャパシタ２０５の放電が開始される。そして、ＭＯＳキャパシタ２０５の放電が進むに従って、インバータ２０４に入力される遅延信号ｄｌｙの電位が下がった場合に、ＮＡＮＤ回路２１２の他方の入力端子の電位がハイレベルになる。これにより、ＮＡＮＤ回路２１２の出力信号はローレベルになり、インバータ２１３から出力されるセンスアンプ活性化信号ｓａｏｎはハイレベルになる（アサートされる）。
ここで、情報ｒａａ［ｉ］＝０且つ情報ｒａａ［ｉ－１］＝０の場合、及び、情報ｒａａ［ｉ］＝１且つ情報ｒａａ［ｉ－１］＝１の場合には、ＮＡＮＤ回路２０７から出力される信号ｅｏ１０及びＮＡＮＤ回路２０９から出力される信号ｅｏ０１は、ハイレベルになる。これにより、ＮＡＮＤ回路２１１から出力される信号ｅｏｒはローレベルになる。この場合、ＭＯＳキャパシタ２０６が充電されることによって、遅延信号ｄｌｙの電荷量が大きくなり、遅延信号ｄｌｙの電位の低下が遅くなる。したがって、インバータ２１３から出力されるセンスアンプ活性化信号ｓａｏｎがハイレベルになるタイミングが遅くなる。
一方、情報ｒａａ［ｉ］＝０且つ情報ｒａａ［ｉ－１］＝１の場合、及び、情報ｒａａ［ｉ］＝１且つ情報ｒａａ［ｉ－１］＝０の場合には、ＮＡＮＤ回路２０７から出力される信号ｅｏ１０又はＮＡＮＤ回路２０９から出力される信号ｅｏ０１は、ローレベルになる。これにより、ＮＡＮＤ回路２１１から出力される信号ｅｏｒはハイレベルになる。この場合、ＭＯＳキャパシタ２０６が充電されないことから、遅延信号ｄｌｙの電荷量が小さくなり、ＭＯＳＦＥＴ２０３による遅延信号ｄｌｙの電位の低下が速くなる。したがって、インバータ２１３から出力されるセンスアンプ活性化信号ｓａｏｎがハイレベルになるタイミングは、ＭＯＳキャパシタ２０６が充電される場合と比較して早くなる。
図７は、回路図の動作の一例を示すタイムチャートである。図５及び図６を参照して説明したように、情報ｒａａ［ｉ］＝０且つ情報ｒａａ［ｉ－１］＝０の場合、及び、情報ｒａａ［ｉ］＝１且つ情報ｒａａ［ｉ－１］＝１の場合には、ワード線活性化信号ｗｌｏｎの立ち上がりエッジからセンスアンプ活性化信号ｓａｏｎの立ち上がりエッジまでの遅延時間ｔｄ＿ｓａｏｎが、情報ｒａａ［ｉ］＝０且つ情報ｒａａ［ｉ－１］＝１の場合、及び、情報ｒａａ［ｉ］＝１且つ情報ｒａａ［ｉ－１］＝０の場合と比較して長くなる。すなわち、活性化されるワード線が第１グループ（センスアンプ１１１に近いグループ）に分類されている場合には、センスアンプ１１１の活性化タイミングが遅くなる。なお、センスアンプ活性化信号ｓａｏｎがローレベル（ネゲート）になるタイミングは、ワード線活性化信号ｗｌｏｎの立ち下がりエッジの後のタイミングであってもよい。また、センスアンプ活性化信号ｓａｏｎがローレベル（ネゲート）になるタイミングは、情報ｒａａ［ｉ］及び情報ｒａａ［ｉ－１］が同じ値であるか否かに関わらず、同じタイミングであってもよいし、異なるタイミング（例えば、情報ｒａａ［ｉ］及び情報ｒａａ［ｉ－１］が同じ値の場合には、これらの情報ｒａａ［ｉ］，情報ｒａａ［ｉ－１］の値が異なる場合よりも遅くなる等）であってもよい。
図８は、本実施形態に係る半導体記憶装置１００の動作の一例を示すタイムチャートである。先ず、図８（ａ）を参照して、ワード線ドライバ１１３から遠くセンスアンプ１１１から近い領域（ｒＣ領域）に存在するメモリセルＭＣに対してアクセスする場合のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１）及びビット線ｂｌ（ｋ）の活性化タイミングの一例について説明する。
時刻ｔ１１において、ワード線ｗｌ（ｎ）を活性化するためのワード線活性化信号ｗｌｏｎがハイレベルになる（アサートされる）と、ワード線ｗｌ（ｎ）に接続されたワード線ドライバ１１３がワード線ｗｌ（ｎ）の駆動（活性化）を開始する。なお、ここでは、ＲＣ領域に設けられたワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［Ｒ］として示している。ここで、ＲＣ領域に設けられたワード線ｗｌ（ｎ）の活性化の開始から完了までの間、ＲＣ領域に設けられたワード線ｗｌ（ｎ）とこれに隣接するワード線ｗｌ（ｎ＋１）との間でクロストークが発生することによって、ＲＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧が上昇する。なお、ここでは、ＲＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［Ｒ］として示している。そして、ＲＣ領域に設けられたワード線ｗｌ（ｎ）の活性化が完了すると、ＲＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧が徐々に低下して、ローレベルになる。
また、ＲＣ領域に設けられたワード線ｗｌ（ｎ）の活性化が開始された後に、ｒＣ領域に設けられたワード線ｗｌ（ｎ）の活性化が開始される。なお、ここでは、ｒＣ領域に設けられたワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［ｒ］として示している。また、ｒＣ領域に設けられたワード線ｗｌ（ｎ）の活性化の開始から完了までの間、ｒＣ領域に設けられたワード線ｗｌ（ｎ）とこれに隣接するワード線ｗｌ（ｎ＋１）との間でクロストークが発生することによって、ｒＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧が上昇する。なお、ここでは、ｒＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［ｒ］として示している。そして、ｒＣ領域に設けられたワード線ｗｌ（ｎ）の活性化が完了すると、ｒＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧が徐々に低下する。
ここで、上述したように、ｒＣ領域内のメモリセルＭＣがアクセスされる場合には、情報ｒａａ［ｉ］及び情報ｒａａ［ｉ－１］が同じ値に設定される。これにより、ワード線活性化信号ｗｌｏｎの立ち上がりエッジからセンスアンプ活性化信号ｓａｏｎの立ち上がりエッジまでの遅延時間ｔｄ＿ｓａｏｎが長くなる。そして、時刻ｔ１２において、ｒＣ領域に設けられたビット線ｂｌ（ｋ）を活性化するためのセンスアンプ活性化信号ｓａｏｎがハイレベルになる（アサート）されると、ｒＣ領域に設けられたビット線ｂｌ（ｋ）に接続されたセンスアンプ１１１が当該ビット線ｂｌ（ｋ）の駆動（活性化）を開始する。なお、ここでは、ｒＣ領域に設けられたビット線ｂｌ（ｋ）の電圧をｂｌ（ｋ）［Ｒ］として示している。
その後、時刻ｔ１３において、ｒＣ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧がローレベルになる。そして、その後の時刻ｔ１４において、ｒＣ領域に設けられたビット線ｂｌ（ｋ）の活性化が完了する。
このようにして、活性化されるワード線ｗｌ（ｎ）の位置がセンスアンプ１１１に近い場合には、当該ワード線ｗｌ（ｎ）の位置がワード線ドライバ１１３から近いか否かに関わらず、センスアンプ１１１が活性化されるタイミングを遅くすることが可能になる。これにより、センスアンプ１１１に近いワード線ｗｌ（ｎ）が活性化された場合であっても、当該ワード線ｗｌ（ｎ）に隣接するワード線ｗｌ（ｎ＋１）の電圧がローレベルまで低下した後にセンスアンプ１１１を活性化させることが可能になるので、隣接するワード線ｗｌ（ｎ＋１）に接続されたメモリセルＭＣの電荷が減少するのを防ぐことができる。
次に、図８（ｂ）を参照して、ワード線ドライバ１１３から遠くセンスアンプ１１１から遠い領域（ｒｃ領域）に存在するメモリセルＭＣに対してアクセスする場合のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１）及びビット線ｂｌ（ｋ）の活性化タイミングの一例について説明する。なお、時刻ｔ２１においてワード線活性化信号ｗｌｏｎがハイレベルになった（アサートされた）場合のワード線ｗｌ（ｎ），ワード線ｗｌ（ｎ＋１）の電圧変化は、図８（ａ）と同様である。また、ここでは、Ｒｃ領域に設けられたワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［Ｒ］として示しており、Ｒｃ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［Ｒ］として示している。さらに、ｒｃ領域に設けられたワード線ｗｌ（ｎ）の電圧をｗｌ（ｎ）［ｒ］として示しており、ｒｃ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧をｗｌ（ｎ＋１）［ｒ］として示している。
ここで、ｒｃ領域内のメモリセルＭＣがアクセスされる場合には、情報ｒａａ［ｉ］及び情報ｒａａ［ｉ－１］が異なる値に設定される。これにより、ワード線活性化信号ｗｌｏｎの立ち上がりエッジからセンスアンプ活性化信号ｓａｏｎの立ち上がりエッジまでの遅延時間ｔｄ＿ｓａｏｎが短くなる。そして、時刻ｔ２２において、ｒｃ領域に設けられたビット線ｂｌ（ｋ）を活性化するためのセンスアンプ活性化信号ｓａｏｎがハイレベルになる（アサート）されると、ｒＣ領域に設けられたビット線ｂｌ（ｋ）に接続されたセンスアンプ１１１が当該ビット線ｂｌ（ｋ）の駆動（活性化）を開始する。なお、ここでは、ｒｃ領域に設けられたビット線ｂｌ（ｋ）の電圧をｂｌ（ｋ）［ｃ］として示している。
なお、図８（ａ）に示す場合とは異なり、ｒｃ領域がセンスアンプ１１１から離れているので、ｒｃ領域に設けられたビット線ｂｌ（ｋ）の活性化が完了するまでの時間が長くなる。このため、ｒｃ領域に設けられたビット線ｂｌ（ｋ）の活性化が完了するまでの間の時刻ｔ２３において、ｒｃ領域に設けられたワード線ｗｌ（ｎ＋１）の電圧がローレベルになる。そして、その後の時刻ｔ２４において、ｒｃ領域に設けられたビット線ｂｌ（ｋ）の活性化が完了する。
このように、活性化されるワード線ｗｌ（ｎ）の位置がセンスアンプ１１１から遠い場合には、遅延時間ｔｄ＿ｓａｏｎが短く設定されていても、ワード線ｗｌ（ｎ）に隣接するワード線ｗｌ（ｎ＋１）の電圧がローレベルまで低下した後にセンスアンプ１１１を活性化させることが可能になる。これにより、ディスターブの発生を抑制することができる。
上述したように、本実施形態の半導体記憶装置によれば、活性化されるワード線ｗｌ（ｎ）の位置がセンスアンプ１１１に近い場合には、センスアンプ１１１が活性化されるタイミングを遅くすることが可能になる。これにより、例えば、センスアンプ１１１に近いワード線ｗｌ（ｎ）が活性化された場合であっても、ワード線ｗｌ（ｎ）に隣接するワード線ｗｌ（ｎ＋１）の電圧がローレベルまで低下した後にセンスアンプ１１１を活性化させることが可能になるので、隣接するワード線ｗｌ（ｎ＋１）に接続されたメモリセルＭＣの電荷が減少するのを防ぐことができる。したがって、活性化されるワード線ｗｌ（ｎ）の位置に関わらずにディスターブの発生を抑制することができる。
また、例えば、Ｙ方向一端側（図４に示す例では、上側）のセンスアンプ列ＳＡＡのセンスアンプ１１１に接続されたビット線と、Ｙ方向他端側（図４に示す例では、下側）のセンスアンプ列ＳＡＡのセンスアンプ１１１に接続されたビット線とが、メモリマット内でＸ方向に沿って交互に配置される場合には、Ｙ方向一端側のセンスアンプ列ＳＡＡのセンスアンプ１１１は、所定のデータ列の偶数番目のデータ（例えば、ＤＱ０、ＤＱ２等）及び奇数番目のデータ（例えば、ＤＱ１、ＤＱ３等）のうち何れか一方が記憶されたメモリセルＭＣにアクセスするために使用されてもよい。また、Ｙ方向他端側のセンスアンプ列ＳＡＡのセンスアンプ１１１は、データ列の偶数番目のデータ及び奇数番目のデータのうち何れか他方が記憶されたメモリセルＭＣにアクセスするために使用されてもよい。この場合、データ列の各データにアクセスするために、Ｙ方向両端側の各センスアンプ列ＳＡＡのセンスアンプ１１１が同時に活性化されることが考えられる。ここで、本実施形態の半導体記憶装置によれば、データ列の各データが記憶されている複数のメモリセルＭＣに対する距離がＹ方向両端側の各センスアンプ列ＳＡＡ間で異なる場合（例えば、Ｙ方向一端側のセンスアンプ列ＳＡＡから近いが、Ｙ方向他端側のセンスアンプ列ＳＡＡから遠い場合）であっても、Ｙ方向両端側の各センスアンプ列ＳＡＡのセンスアンプ１１１の活性化タイミングを、アクセスされるメモリセルＭＣの位置に応じて個別に制御することができる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した実施形態では、半導体記憶装置１００がＤＲＡＭである場合を一例として説明したが、本発明はこの場合に限られない。例えば、半導体記憶装置１００は、複数のワード線と、ビット線と、複数のワード線のうち何れかのワード線とビット線とに接続された複数のメモリセルと、ビット線に接続されたセンスアンプと、を備えるものであれば、他の半導体記憶装置（例えば、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等）であってもよい。
また、上述した実施形態では、遅延時間ｔｄ＿ｓａｏｎ（遅延量）が長いか短いかの何れかの場合を一例として説明したが、本発明はこの場合に限られない。例えば、遅延量の度合いは、３つ以上に分類されてもよい。なお、この場合には、回路部２００のＭＯＳキャパシタ２０６と同様のＭＯＳキャパシタの数を、遅延量の度合いの数に応じて増やしてもよい。
さらに、上述した実施形態では、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…が２つのグループ（第１グループ及び第２グループ）の何れかに分類される場合を一例として説明したが、本発明はこの場合に限られない。例えば、複数のワード線ｗｌ（ｎ），ｗｌ（ｎ＋１），…は、３つ以上のグループの何れかに分類されてもよい。
さらにまた、上述した実施形態では、メモリマットが４つのタイプ（ＲＣ，Ｒｃ，ｒＣ，ｒｃ）の領域に区分されている場合を一例として説明したが、本発明はこの場合に限られない。例えば、メモリマットは、４つ以外の複数のタイプの領域に区分されてもよい。
また、上述した実施形態では、図３～図５に示すように、ＲＣ領域及びＲｃ領域のＸ方向の寸法と、ｒＣ領域及びｒｃ領域のＸ方向の寸法との比が約１：２であり、ＲＣ領域及びｒＣ領域のＹ方向の寸法と、Ｒｃ領域及びｒｃ領域のＹ方向の寸法との比が約１：２である場合を一例として説明しているが、本発明はこの場合に限られない。例えば、これらの比は、任意に設定されてもよい。
さらに、上述した実施形態では、センスアンプ制御部１０７が本発明における「制御部」である場合を一例として説明したが、本発明はこの場合に限られない。例えば、上述したセンスアンプ制御部１０７の機能と同様の機能を実現する回路又はデバイスが制御部として設けられてもよい。
さらに、図２に示す半導体記憶装置１００及び図６に示す回路部２００の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１００…半導体記憶装置
１０７…センスアンプ制御部
１１１…センスアンプ
２００…回路部
ｂｌ（ｋ）…ビット線
ＭＣ…メモリセル
ｒａａ…ロウアドレス信号
ｓａｏｎ…センスアンプ活性化信号
ｔｄ＿ｓａｏｎ…遅延時間
ｗｌｏｎ…ワード線活性化信号
ｗｌ（ｎ），ｗｌ（ｎ＋１）…ワード線

Claims (5)

  1. 複数のワード線と、
    ビット線と、
    前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルと、
    前記ビット線に接続されたセンスアンプと、
    前記複数のワード線のうち活性化されるワード線の位置が前記センスアンプに近いほど前記センスアンプを活性化させるタイミングが遅くなるように制御する制御部と、を備える、
    半導体記憶装置。
  2. 前記制御部は、前記複数のワード線のうち活性化されるワード線を示す信号に基づいて、前記センスアンプを活性化させるタイミングを制御する、請求項１に記載の半導体記憶装置。
  3. 前記制御部は、
    前記複数のワード線のうち何れかのワード線を活性化させるための信号が入力された場合に、前記センスアンプを活性化させるための信号を、前記何れかのワード線の位置が前記センスアンプに近いほど前記センスアンプを活性化させるタイミングが遅くなるように遅延させて出力する回路部を備える、請求項１又は２に記載の半導体記憶装置。
  4. 前記制御部は、前記複数のワード線が前記センスアンプからの距離に応じた複数のグループに分類されている場合に、前記複数のワード線のうち活性化されるワード線が分類されているグループに設定された遅延量であって、前記センスアンプに対するグループの距離が短いほど大きくなるように設定された遅延量に基づいて、前記センスアンプを活性化させるタイミングを制御する、請求項１～３の何れかに記載の半導体記憶装置。
  5. 前記複数のワード線のうち活性化されるワード線が分類されているグループを識別するための情報は、前記複数のワード線のうち活性化されるワード線を示す信号に含まれている、請求項４に記載の半導体記憶装置。
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