JPH01133286A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPH01133286A JPH01133286A JP62291378A JP29137887A JPH01133286A JP H01133286 A JPH01133286 A JP H01133286A JP 62291378 A JP62291378 A JP 62291378A JP 29137887 A JP29137887 A JP 29137887A JP H01133286 A JPH01133286 A JP H01133286A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sense amplifier
- channel
- potential
- channel sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミックＲＡＭのセンスアンプに関す
るものである。
るものである。
第４図は従来のセンスアンプ及び、その周辺回路のブロ
ック図であり、日０ を駆動信号とするＮチャンネルセ
ンスアンプ、＋２１ Ｂｏ、 Ｙをそれぞれ、駆・幼信
号とする２つのＰチャンネルセンスアンプ、 ＋３１
＋４１及びトランスファゲート＋ｌ＋から成る。なお、
Ｂ、Ｌ、Ｅ、Ｌはビット線対、Ｙはコラムアドレス信号
、工／”１０ｎデータ入出力０ 。
ック図であり、日０ を駆動信号とするＮチャンネルセ
ンスアンプ、＋２１ Ｂｏ、 Ｙをそれぞれ、駆・幼信
号とする２つのＰチャンネルセンスアンプ、 ＋３１
＋４１及びトランスファゲート＋ｌ＋から成る。なお、
Ｂ、Ｌ、Ｅ、Ｌはビット線対、Ｙはコラムアドレス信号
、工／”１０ｎデータ入出力０ 。
線対である。第５図はセンスアンプ及びその周辺回路の
回路図でＰチャンネルトランジスタ（ｌＯ）すυｔ１２
１１８ Ｑ？） １８） 、 ｎチャンネルトランジス
タｔ１３１ Ｆ＋４１ ・Ｊ６１、トランスファゲート
Ｉｌｌから成る。第６図は各信号のタイミングチャート
である。
回路図でＰチャンネルトランジスタ（ｌＯ）すυｔ１２
１１８ Ｑ？） １８） 、 ｎチャンネルトランジス
タｔ１３１ Ｆ＋４１ ・Ｊ６１、トランスファゲート
Ｉｌｌから成る。第６図は各信号のタイミングチャート
である。
次に動作について説明する。第５図において、図示しな
いメモリセルに保持されているデータ？読み出す場合、
まず全ビット線対を＋ＶＣＣ（−ｍ２．５ｖ、Ｖｃｃは
電源電圧５Ｖ）に充電し１次にすべてのメモリセルのワ
ード線ヲ開く。
いメモリセルに保持されているデータ？読み出す場合、
まず全ビット線対を＋ＶＣＣ（−ｍ２．５ｖ、Ｖｃｃは
電源電圧５Ｖ）に充電し１次にすべてのメモリセルのワ
ード線ヲ開く。
データがＨｌ Ｐｈの時、Ｂ、Ｌ、の電位ｖＢＬ ＞
＋ｖｃｃ、 Ｂ、Ｌ、の′１位−Ｖｎ−ｚ −−） Ｖ
ｃｃとなり、駆動信号ＳＯを立ち上げるとトランジスタ
ａωがオンし、Ωチャンネルトランジスタα４のゲート
ソース間電圧がゲート閾値電位ｖｔｈよりも大きくなり
、トランジスタｆ１４１がトランジスタ１Ｊ３１より先
にオンする。その結果、Ｂ、Ｌ、の電位がＯｖに放電さ
れる。データが５０ｗ１７：１時は、Ｂ、Ｌ、の’ｉＷ
位ＶＢＬり＋ｖｃｃ ＊ Ｆ３− Ｌｌ−の１１ＹＬ
ＶＢＬ ” ｔ ＶＣＣと７Ｚ６゜以後同様に、Ｓｏを
立ち上げると、トランジスタ（１６）、１３）がオンし
、Ｂ、Ｌ、の電位がＯｖに放Ｉイされる。
＋ｖｃｃ、 Ｂ、Ｌ、の′１位−Ｖｎ−ｚ −−） Ｖ
ｃｃとなり、駆動信号ＳＯを立ち上げるとトランジスタ
ａωがオンし、Ωチャンネルトランジスタα４のゲート
ソース間電圧がゲート閾値電位ｖｔｈよりも大きくなり
、トランジスタｆ１４１がトランジスタ１Ｊ３１より先
にオンする。その結果、Ｂ、Ｌ、の電位がＯｖに放電さ
れる。データが５０ｗ１７：１時は、Ｂ、Ｌ、の’ｉＷ
位ＶＢＬり＋ｖｃｃ ＊ Ｆ３− Ｌｌ−の１１ＹＬ
ＶＢＬ ” ｔ ＶＣＣと７Ｚ６゜以後同様に、Ｓｏを
立ち上げると、トランジスタ（１６）、１３）がオンし
、Ｂ、Ｌ、の電位がＯｖに放Ｉイされる。
ここで、コラムアドレス信号Ｙ’に立ち上げ、トランス
ファゲート１１１？開き、特定のメモリセルを選択する
と、データがＨ工２ｈの時は、トランジスタｌＩυ１η
がオンし、Ｂ、Ｌ、の電位が５ｖに充電され、ＬｏｗＯ
時はトランジスタｕｓ ＩｓがオンしてＢ、Ｌ、の電位
が５ｖに充電される。このように選択されたメモリセル
において、ＳＯ倍信号Ｙ信号によってすばやくセンスが
完了することは、アクセスタイム減少に寄与する。
ファゲート１１１？開き、特定のメモリセルを選択する
と、データがＨ工２ｈの時は、トランジスタｌＩυ１η
がオンし、Ｂ、Ｌ、の電位が５ｖに充電され、ＬｏｗＯ
時はトランジスタｕｓ ＩｓがオンしてＢ、Ｌ、の電位
が５ｖに充電される。このように選択されたメモリセル
において、ＳＯ倍信号Ｙ信号によってすばやくセンスが
完了することは、アクセスタイム減少に寄与する。
−万、ＹがＬｏｗである選択されなかったメモリセル群
については、アクセスタイムには関与せず、貫通環流？
小さくしたいという意図から＝ｙ（ｏｒ号よりｉｌｌれ
て一篩一信号をトランジスタ（ｌＯ）に入力してトラン
ジスタＵυ＋ＩＯ＋ ；２いしはトランジスタ１１２１
１０） （Ｉ−オンさせ、Ｂ、Ｌ、ないしはＢ、Ｌ。
については、アクセスタイムには関与せず、貫通環流？
小さくしたいという意図から＝ｙ（ｏｒ号よりｉｌｌれ
て一篩一信号をトランジスタ（ｌＯ）に入力してトラン
ジスタＵυ＋ＩＯ＋ ；２いしはトランジスタ１１２１
１０） （Ｉ−オンさせ、Ｂ、Ｌ、ないしはＢ、Ｌ。
を５７に充電する。
以上のように、アクセスタイム小、貫通璧流小といった
具合に、センスアンプの性能に貢献している従来技術で
あるが、 Ｐｃｈセンスアンプを２個使用しているため
、レイアウト面積の上で問題があると考えられる。
具合に、センスアンプの性能に貢献している従来技術で
あるが、 Ｐｃｈセンスアンプを２個使用しているため
、レイアウト面積の上で問題があると考えられる。
従来のセンスアンプげ、１個のｎチャンネルセンスアン
プ、２個のＰチャンネルセンスアンプより構成されてい
るので、レイアウト面積の上で問題点があった。
プ、２個のＰチャンネルセンスアンプより構成されてい
るので、レイアウト面積の上で問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来の性能ｔ−維持するとともに、集積度を
向上させることを目的とする。
たもので、従来の性能ｔ−維持するとともに、集積度を
向上させることを目的とする。
Ｃ問題点を解決するための手段〕
この発明に係るＰチャンネルセンスアンプは、コラムデ
コーダ出力信号とピント線が規定電圧Ｖｃｃになるタイ
ミング発生する信号のＮＯＲ論理を駆動信号としたもの
である。
コーダ出力信号とピント線が規定電圧Ｖｃｃになるタイ
ミング発生する信号のＮＯＲ論理を駆動信号としたもの
である。
この発明におけるセンスアンプは、Ｐチャンネルアンプ
を１個にすることができる。
を１個にすることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明のセンスアンプ（Ｎチャンネルセンスアン７
’ｆ２１、Ｐチャンネルセンスアンプ１６１）とその周
辺回路のブロック図であり、ＵＢＲ信号（ｕｎ８ｅｌｅ
ｃｔｅｄ Ｂｉｔｅｉｎｅ ＲｅｃｈａｒＰｅ 、
非選択ピッ１１位再充電信号）は本発明で新たに設けた
外部信号である。第２図は本発明のセンスアンプとその
周辺回路の回路図であり、ＰチャンネルトランジスタＵ
υＵ２Ｊ、σＢＲ，ＹのＮＯＲ信号１６１分入力とする
Ｐチャンネルトランジスタ（１０）、ｎチャンネルトラ
ンジスタｉｌ：（ｌＱ４１ 、 Ｓ。
図は本発明のセンスアンプ（Ｎチャンネルセンスアン７
’ｆ２１、Ｐチャンネルセンスアンプ１６１）とその周
辺回路のブロック図であり、ＵＢＲ信号（ｕｎ８ｅｌｅ
ｃｔｅｄ Ｂｉｔｅｉｎｅ ＲｅｃｈａｒＰｅ 、
非選択ピッ１１位再充電信号）は本発明で新たに設けた
外部信号である。第２図は本発明のセンスアンプとその
周辺回路の回路図であり、ＰチャンネルトランジスタＵ
υＵ２Ｊ、σＢＲ，ＹのＮＯＲ信号１６１分入力とする
Ｐチャンネルトランジスタ（１０）、ｎチャンネルトラ
ンジスタｉｌ：（ｌＱ４１ 、 Ｓ。
を入力とするｎチャンネルトランジスタ０５１から成る
。第３図は各信号のタイミングチャートである。
。第３図は各信号のタイミングチャートである。
次ニ、この発明の一実施例の動作について説明する。
従来技術では１選びたいメモリセルについてはＹを立ち
上げ、つまりＹをＬｏｗにして、Ｐチヤンネルセンスア
ンプ（３１を駆切させたが、本発明の一実施例では、Ｙ
とσＢＲのＮＯＲ信号？使ってＰチャンネルセンスアン
プ＋５１ ｆ Ｗ動するσＢＲはＹを立ち上げるときは
ＬｏｗにしているのでσＢＲとＹのＮＯＲ信号はＨｌｇ
ｈとＬｏｗのＮＯＲによりＬｏｗとなり、７の電位と一
致する。
上げ、つまりＹをＬｏｗにして、Ｐチヤンネルセンスア
ンプ（３１を駆切させたが、本発明の一実施例では、Ｙ
とσＢＲのＮＯＲ信号？使ってＰチャンネルセンスアン
プ＋５１ ｆ Ｗ動するσＢＲはＹを立ち上げるときは
ＬｏｗにしているのでσＢＲとＹのＮＯＲ信号はＨｌｇ
ｈとＬｏｗのＮＯＲによりＬｏｗとなり、７の電位と一
致する。
又、選ばないメモリセルについては、従来、ＳｏをＳＯ
から遅延させて立ち下げ、Ｐチャンネルセンスアンプ（
４１ヲ駆動させていたが１本発明の一実施例ではＢｏ７
ｉ立ち下げるのに代え、その瞬間に、σＢＲｉ立ち上げ
る。そうするとσＢＲとＹのＮＯＲ信号はＬｏｗとなす
、真の電位と一致してＰチャンネルセンスアンプが駆動
する。
から遅延させて立ち下げ、Ｐチャンネルセンスアンプ（
４１ヲ駆動させていたが１本発明の一実施例ではＢｏ７
ｉ立ち下げるのに代え、その瞬間に、σＢＲｉ立ち上げ
る。そうするとσＢＲとＹのＮＯＲ信号はＬｏｗとなす
、真の電位と一致してＰチャンネルセンスアンプが駆動
する。
入力信号の与え万以外のセンスのメカニズムは従来のも
のとまったく同じである すなわち、裾前信号の入力［ＮＯＲ回路？用いたことに
より既存のセンスアンプノ性ｔｅｗｍ持しながら、Ｐチ
ャンネルセンスアンプｋｌ（Ｉｉ！ｉｔ減らすことがで
きた。なお、参考のため、トランジスタ数（概算）で考
えると、従来技術ではＰチャンネルセンスアンプ部６個
、ｓｏ＋”ｉ’ｒ得るインバータ部４個の計ｌθ 個
に対して本発明の一実施例ではＰチャンネルセンスアン
プ部８個、ＵＢＲとＹのＮ ＯＲＩＩ？Ｊ路邪４個の計
７個となる。
のとまったく同じである すなわち、裾前信号の入力［ＮＯＲ回路？用いたことに
より既存のセンスアンプノ性ｔｅｗｍ持しながら、Ｐチ
ャンネルセンスアンプｋｌ（Ｉｉ！ｉｔ減らすことがで
きた。なお、参考のため、トランジスタ数（概算）で考
えると、従来技術ではＰチャンネルセンスアンプ部６個
、ｓｏ＋”ｉ’ｒ得るインバータ部４個の計ｌθ 個
に対して本発明の一実施例ではＰチャンネルセンスアン
プ部８個、ＵＢＲとＹのＮ ＯＲＩＩ？Ｊ路邪４個の計
７個となる。
以上のように、この発明によればＰチャンネルセンスア
ンプの駆鈎ヲ、コラムデコータ出力信号とビット線が規
定電圧になるタイミングを発生する信号とのＮＯＲ論理
の出力で行なうようにしたので、Ｐチャンネルセンスア
ンプが１個になり、レイアウト面積が縮少できる効果が
ある。
ンプの駆鈎ヲ、コラムデコータ出力信号とビット線が規
定電圧になるタイミングを発生する信号とのＮＯＲ論理
の出力で行なうようにしたので、Ｐチャンネルセンスア
ンプが１個になり、レイアウト面積が縮少できる効果が
ある。
第１図はこの発明の一実施例によるセンスアンプ及びそ
の周辺回路のブロック図、第２図はこの発明の一実施例
のセンスアンプの回路図、第３図は第１図、第２図の各
信号のタイミングチャート、Ｍ４Ｃは従来のセンスアン
プ及びその周辺回路のブロック図、第５図は従来のセン
スアンプの回路図、第６図は第４図、第５図の各信号の
タイミングチャートである。 図中、１１１はトランスファゲート、＋２１はｃチャン
ネルセンスアン７’ 、ｌａｌ ｎｌ ＋５１ Ｉｔｓ
Ｐチャンネルセンスアンプ、（６１はＮＯＲ論理１．
＋０１ Ｕυ０２１１．ｌｆｏ １１７１α＆はＰチャ
ンネルトランジスタ、（１３＋＋１４１１５１はｎチャ
ンネルトランジスタである。 なお、図中、同一符号１ｌ−１ｌ同一、又は相当部分を
示す。
の周辺回路のブロック図、第２図はこの発明の一実施例
のセンスアンプの回路図、第３図は第１図、第２図の各
信号のタイミングチャート、Ｍ４Ｃは従来のセンスアン
プ及びその周辺回路のブロック図、第５図は従来のセン
スアンプの回路図、第６図は第４図、第５図の各信号の
タイミングチャートである。 図中、１１１はトランスファゲート、＋２１はｃチャン
ネルセンスアン７’ 、ｌａｌ ｎｌ ＋５１ Ｉｔｓ
Ｐチャンネルセンスアンプ、（６１はＮＯＲ論理１．
＋０１ Ｕυ０２１１．ｌｆｏ １１７１α＆はＰチャ
ンネルトランジスタ、（１３＋＋１４１１５１はｎチャ
ンネルトランジスタである。 なお、図中、同一符号１ｌ−１ｌ同一、又は相当部分を
示す。
Claims (1)
- （１）Ｐチャンネルセンスアンプの駆動を、コラムデコ
ーダ出力信号とビット線が規定電圧になるタイミングを
発生する信号とのＮＯＲ論理の出力で行なうようにした
ことを特徴とするダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291378A JPH01133286A (ja) | 1987-11-17 | 1987-11-17 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291378A JPH01133286A (ja) | 1987-11-17 | 1987-11-17 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133286A true JPH01133286A (ja) | 1989-05-25 |
Family
ID=17768144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291378A Pending JPH01133286A (ja) | 1987-11-17 | 1987-11-17 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133286A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132993A (ja) * | 1989-10-18 | 1991-06-06 | Nec Corp | センス増幅回路 |
| US5532994A (en) * | 1991-03-29 | 1996-07-02 | Teac Corporation | Disk storage having notched front bezel |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6168797A (ja) * | 1984-09-11 | 1986-04-09 | Nec Corp | ダイナミックメモリ回路 |
| JPS61104395A (ja) * | 1984-10-22 | 1986-05-22 | Nec Ic Microcomput Syst Ltd | ダイナミック型半導体記憶装置 |
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPS6258492A (ja) * | 1985-09-09 | 1987-03-14 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-11-17 JP JP62291378A patent/JPH01133286A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6168797A (ja) * | 1984-09-11 | 1986-04-09 | Nec Corp | ダイナミックメモリ回路 |
| JPS61104395A (ja) * | 1984-10-22 | 1986-05-22 | Nec Ic Microcomput Syst Ltd | ダイナミック型半導体記憶装置 |
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| JPS6258492A (ja) * | 1985-09-09 | 1987-03-14 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132993A (ja) * | 1989-10-18 | 1991-06-06 | Nec Corp | センス増幅回路 |
| US5532994A (en) * | 1991-03-29 | 1996-07-02 | Teac Corporation | Disk storage having notched front bezel |
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