JPS63311690A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ＭＯＳトランジスタとバイポーラトランジス
タを組合わせたビット線センスアンプを用いて高速化と
高集積化を図った半導体記憶装置に関する。

（従来の技術） ダイナミック型ランダム・アクセス・メモリ（ｄＲＡＭ
）の集積度は、微細加工技術の進歩と共に高まり、微細
化による素子の性能向上によってｄＲＡＭのアクセスタ
イムはますます短くなっている。今後ＭＯＳトランジス
タのゲート長が０．５μｍ程度あるいはそれ以下になっ
てくると、素子の信頼性を確保するために電源電圧を下
げなければならず、これまでのような高速化は難しくな
る。そこでＭＯＳトランジスタより電流駆動能力の大き
いバイポーラトランジスタを一部に導入することにより
高速化を図ることが提案されている。例えば、ビット線
センスアンプにバイポーラトランジスタをドライバとし
てＭＯＳトランジスタと組合わせた差動増幅器を用いる
ことが提案されている。この様な、バイポーラトランジ
スタとＭＯＳトランジスタを複合した回路構成は８１Ｍ
０８回路等と呼ばれ、特にＣＭＯ８回路とバイポーラト
ランジスタの組合わせ回路はＢＩＣＭＯ８回路等と称さ
れる。

ところでｄＲＡＭのメモリセルは、１トランジスタ／１
キヤパシタにより構成される破壊読出し型であるため、
読出した後回書込みが必要である。

このため従来は、ビット線センスアンプとしてＣＭＯＳ
フリップフロップを用い、これによりメモリセルの情報
センスと同時に再書込みを行っていた。メモリセルの情
報を高速に読み出すためには、このＣＭＯＳフリップフ
ロップを動作させる前にＢＩＣＭＯ８差動増幅器を動作
させることが望ましい。しかし、ビット線をＢＩＣＭＯ
３差動増幅器のドライバであるトランジスタのベースに
直接接続すると、ビット線に転送されたメモリセルの信
号電荷がベース電流として流れてしまい、メモリセルの
情報が破壊される。そこで、ＢＩＣＭＯ３差動増幅器と
ビット線との間に入力インピーダンスの高いバッファ回
路を設けることが提案されている。

第７図は、その様なバッファ回路としての、ＭＯＳトラ
ンジスタを用いた差動増幅器の一例である。この回路は
、カレントミラー型ＣＭＯＳ増幅器であり、負荷として
のｐチャネルＭＯ３トランジスタＱ５１１０５２とドラ
イバとしてのｎチャネルＭＯＳトランジスタＱ５３１０
５．ｌｓおよび活性化用のｎチャネルＭＯＳトランジス
タＱ５５により構成される。ｎチャネルＭＯＳトランジ
スタＱ５３．Ｑ５４のゲートがそれぞれ対をなすビット
線Ａ　Ｉ　＋　Ａ　２に接続され、出力ノードＢ１．Ｂ
２はＢＩＣＭＯ８差動増幅器の入力端子に接続されるこ
とになる。

このようなＣＭＯＳ差動増幅器を用いた場合、読み出し
た情報の履歴が残り、これがｄＲＡＭの性能に影響を与
える。この問題を具体的に第８図を参照して説明する。

読み出しサイクルでまず、ビット線Ａｌに′Ｈ＃レベル
の情報が出て、次に“Ｌ“レベルの情報を読む場合を考
える。第８図に示すようにビット線Ａ　１　＋　Ａ２情
報が出た後にクロックφを立ち上げてこのＣＭＯＳ増幅
器を活性化すると、Ａ２はＡｌより低電位であるためノ
ードＢ２はノードＢ１より高電位となる。クロックφが
立ち下がると、ノードＢ１は上昇し、これに伴ってｐチ
ャネルＭＯＳトランジスタＱ５１゜Ｑ５２のゲート電位
が上昇するが、これがＶＣＣ−１Ｖｔｈｌになるまでは
ｐチャネルＭＯＳトランジスタＱ５□はオン状態が保た
れてこれを介してノードＢ２の電位も上昇する。即ち、
読み出しが終了して本来ノードＢ１．Ｂ２が同電位にな
るのが望ましいのであるが、読み出し時の情報の履歴が
残る。この後先の情報と逆の電位関係の情報を読み出す
場合には、ノードＢ１＋８２の電位を逆転する必要があ
る。これは、読み出しに要する時間が余分にかかること
を意味し、ｄＲＡＭの高速性を損う。また誤動作の原因
にもなる。

（発明が解決しようとする問題点） 以上のように、ＢＩＣＭＯＳ差動増幅器とビット線を分
離するバッファ回路としてカレントミラー型のＣＭＯＳ
差動増幅器を用いると、このＣＭＯＳ差動増幅器の出力
ノードに情報読み出し時の履歴が残り、これがｄＲＡＭ
の性能を損う、という問題があった。

本発明は、この様な問題を解決したｄＲＡＭを提供する
ことを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、バッファ回路としてのＣＭＯＳ差動増幅器（
第１の差動増幅器）と、その出力ノードに接続されるＢ
　Ｉ　ＣＭＯＳ差動増幅器（第２の差動増幅器）とから
ビット線センスアンプを構成するｄＲＡＭにおいて、Ｃ
ＭＯＳ増幅器の対をなす出力ノード間に、ビット線セン
スアンプが非選択の時にこの出力ノード間を短絡して同
電位に設定するためのイコライザを設けたことを特徴と
する。

（作用） この様な構成とすれば、ＣＭＯＳ増幅器の出力ノードは
待機時に強制的に同電位に設定される。

従って前の読み出しサイクルの履歴が残ることがなく、
誤動作を防止することができる、高速動作可能な高集積
ｄＲＡＭが得られる。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のｄＲＡＭの要部構成を示す。図に
おいて、１はｄＲＡＭセル（またはダミーセル）である
。ｄＲＡＭセルは第２図に示されるように、−個のＭＯ
ＳトランジスタＱＭと一個のキャパシタＣＭにより構成
される。この様なｄＲＡＭセルが半導体基板上にマトリ
クス配列されてメモリアレイが構成されている。メモリ
セルアレイに対して、各メモリセル１と情報電荷の授受
を行う複数対のビット線ＢＬ、ＢＬ　（ＢＬｏ。

ＢＬｌ、ＢＬｌ、ＢＬ、、・・・）およびメモリセル１
を選択駆動するための複数本のワード線ＷＬ（ＷＬｏ、
ＷＬｌ、・・・）が配設されている。各ビ′ット線対Ｂ
Ｌ、ＢＬには、情報読出しおよび書込みの際にアクティ
ブ・リストアを行うためのＣＭＯＳフリップフロップ２
が設けられている。

このＣＭＯＳフリップフロップ２は、第３図に示すよう
に二個のｐチャネルＭＯＳトランジスタＱ２１１Ｑ２２
と二個のｎチャネルＭＯＳトランジスタＱ２３．Ｑ２４
からなる周知のものである。

各ビット線対ＢＬ、ＢＬと入力データ線ＩＬ。

ＩＬとの間には、書込み用の入力回路３が設けられてい
る。この入力回路３は例えば第４図に示すように、カラ
ム選択クロックφＡが入るトランスファ・ゲート用ｎチ
ャネルＭＯＳトランジスタＱ３１＋　Ｑ３□と、書込み
クロックφＷが入るトランスファ・ゲート用ｎチャネル
ＭＯ８トランジスタＱ３３１Ｑ３４とから構成されてい
る。

ビット線センスアンプは、各ビット線対ＢＬ。

ＢＬに直接接続された第１の差動増幅器であるＣＭＯＳ
増幅器４と、このＣＭＯＳ増幅器４の出力ノードに接続
された第２の差動増幅器であるＢＩＣＭＯ８増幅器５と
から構成されている。

ＣＭＯＳ増幅器４は、ドライバとしてのｎチャネルＭＯ
ＳトランジスタＱｌ　、Ｑ２．Ｑ５．Ｑ６、活性化用ｎ
チャネルＭＯ８トランジスタＱ３＋Ｑ７、電流源用ｎチ
ャネルＭＯＳトランジスタＱ　４　＋　Ｑ　ａ　、およ
びカレントミラー型負荷を構成するｐチャネルＭＯＳト
ランジスタＱ９．Ｑｘ。

により構成されている。活性化用ＭＯ８トランジスタＱ
３．Ｑ７はカラム選択信号φＡｌｌ　φＡ２により制御
され、電流源用ＭＯＳトランジスタＱ４．Ｑ８はゲート
に、好ましくは（１／２）ＶＣＣ以下の中間電位ＶＭＩ
が与えられる。図から明らかなようにこのＣＭＯＳ増幅
器４は、二対のビット線に設けられたドライバ段に対し
て負荷を共用しており、二対のビット線に対して一対の
出力ノードＢ１．Ｂ２が設けられる。ＢＩＣＭＯ８差動
増幅器５は、コレクタがそれぞれ出力データ線ＯＬ、Ｏ
Ｌに接続されエミッタが共通接続されたドライバとして
のｎｐｎ　トランジスタ”　１　ｒ　７２と、活性化用
ｎチャネルＭＯＳトランジスタＱ１２および電流源用Ｍ
ＯＳトランジスタＱ１３により構成されている。ＣＭＯ
Ｓ増幅器の二つの出力ノードＢ１＋Ｂ２がそれぞれトラ
ンジスタＴ　１　＊　”　２のベースに接続される。こ
のようにＣＭＯＳ増幅器４の負荷を二対のビット線で共
用し、ＢＩＣＭＯＳ差動増幅器５を二対のビット線で共
用することにより、ＭＯＳトランジスタに比べて占有面
積が大きくなるトランジスタを用いたことによるパター
ン面積の増大を抑制している。

活性化用ＭＯＳトランジスタＱ１２はカラム選択信号φ
Ｂ１により制御され、電流源用ＭＯＳトランジスタ０１
３のゲートには、好ましくは（１／２）Ｖｃｃ以下の中
間電位ＶＭ２が与えられる。

カラム選択信号φＡ１．φＡ２＋　・・・はカラムアド
レスをデコードして形成される。また、φＢ＋＋φＢ２
＋　・・・は例えばそれが接続されているビット線対の
カラム選択信号のＯＲ論理を取れば良い。

φＡｌが０１＃であれば、φＢ、は“１″となる。

出力データ線ＯＬ、ＯＬには、複数のＢＩＣＭＯ８差動
増幅器５に共通の負荷回路６が設けられている。この負
荷回路６は例えば第５図に示すように、ダイオード接続
したｎｐｎ　トランジスタ’ｒ３．’ｒ４と、これらと
並列接続されたｐチャネルＭＯＳトランジスタＱ４１１
Ｑ４３からなる負荷抵抗素子を基本とする。ｎｐｎトラ
ンジスタ”ｒ３．’ｒ４は、出力データ線ＯＬ、σＴに
対して高速充電するための負荷である。これらと並列接
続されたｐチャネルＭＯ８トランジスタＱ　４　ｌ＋０
４３は、ソースがＶＣＣに、ゲートがＶＳＳにそれぞれ
接続されて常時オン状態に保たれるようになっており、
これによりｎｐｎ　トランジスタ’ｒ３．”ｒ４による
ＶＢＥの電圧降下によらず、出力データ線ＯＬ、ＯＬの
′Ｈ”レベルがＶ。０まで出るようになっている。この
負荷回路はこれらの他、出力データ線ＯＬ、Ｏｎ、をＶ
ＣＣ電位に設定するためのプリチャージ用ｐチャネルＭ
ＯＳトランジスタＱ４２．Ｑ４４およびイコライザとし
てｐチャネルＭＯＳトランジスタＱ４５を有する。

これらのＭＯＳトランジスタはクロックφＥＱＬにより
制御され、出力データ線のプリチャージを行う。ＭＯＳ
トランジスタＱ４２１Ｑ４４はＱ４１１Ｑ４３よりチャ
ネル幅を大きくしてＯＮ抵抗を小さく設定しである。

ＣＭＯＳ増幅器４の対をなす出力ノードＢ１゜８２間に
は、それぞれにソース、ドレインが接続されたｎチャネ
ルＭＯＳトランジスタＱ１１が設けられている。このＭ
ＯＳトランジスタＱｌ＋は、ｄＲＡＭの待機時に出力ノ
ードＢ　Ｉ　＋　　Ｂ　１間を短絡してこれらのノード
Ｂ１．Ｂ２を同電位に設定するためのイコライザであり
、ゲートはクロックφＥＱＬにより制御される。

このように構成されたｄＲＡＭの動作を次に説明する。

まず情報書込み動作は次の通りである。ロウ・アドレス
により選択されたワード線ＷＬが駆動されると、これに
より選択されたメモリセル１の情報がビット線ＢＬ、Ｂ
Ｌに現われる。この後、カラム・アドレスにより選択さ
れた入力回路３が開き、入力データ線ＩＬ、ＩＬから書
込むべき情報が入力される。その後、ＣＭＯＳフリップ
フロップ２の電源クロックφＳＡＮ、　　φ５ＩＡＰが
入り、ＣＭＯＳフリップフロップ２が動作してメモリセ
ル１への情報書込みが行われる。

次に読出し動作を説明する。今、２回続けて読み出し動
作が行われる場合を考え、１回目はビット線ＢＬｏ、Ｂ
Ｌｏが選択されて“１”が、２回目はビット線ＢＬ、、
ＢＬ１が選択されて情報“Ｏ”が出力データ線ＯＬに現
われるものとする。

第６図はこの場合の主要ノードの動作タイミング波形を
示している。まずワード線ＷＬが立上がる前に、イコラ
イズ用クロックφＥＱＬが″Ｈ°レベルになり、イコラ
イズ用ＭＯ８トランジスタＱ＋ｔがオフ、また出力デー
タ線ＯＬ、ＯＬの負荷回路６内のプリチャージ用および
イコライズ用ＭＯＳトランジスタＱ４２１　　Ｑ４４１
　　Ｑ４５　もオフとなる。次にワード線ＷＬが立上が
り、メモリセルの情報がビット線ＢＬ、ＢＬに現われて
から、ＣＭＯ３増幅器４およびＢＩＣＭＯ３差動増幅器
５の活性化用クロックφ６．φＢが立上がる。なおこれ
らクロックφい、φ８の立上がりはワード線ＷＬの立上
がりに先行してもよいし、また例えばφ８．をφえ、の
後に立ち上げてもよい。これらカラム選択信号φＡ　１
　＋　　φ８１が立ち上がると、ＣＭＯ８増幅器４の出
力ノードＢ０はノードＢ２より低レベルとなり、出力デ
ータ線ＯＬはＯＬより高レベルになり、出力データ線Ｏ
Ｌに“１゛が読み出されることになる。

次にＣＭＯＳフリップフロップ２を活性化する信号φＳ
ＡＮ＋　φｓＡＰが順次入り、アクティブリストアが行
われる。

プリチャージサイクルに入ると、ＣＭＯＳフリップフロ
ップ２．ＣＭＯ８増幅器４およびＢＩＣＭＯＳ差動増幅
器５は待機状態となる。そしてイコライズ用クロックφ
ＥＱＬが“Ｌ”レベルになり、ＣＭＯ８増幅器４の出力
ノードＢ１．Ｂ２間のｐチャネルＭＯＳトランジスタＱ
ｌｌが導通して、これらのノードＢ１＋８２が同電位に
イコライズされる。同時に出力データ線ＯＬ、ＯＬ−の
負荷回路６内でもプリチャージ用ＭＯＳトランジスタＱ
４２＋　Ｑ４４およびイコライズ用ＭＯＳトランジスタ
Ｑ４５がオンとなって、出力データ線ＯＬ、σＴがＶＣ
Ｃにプリチャージされる。なお出力データ線ＯＬ、ＯＬ
のプリチャージは、負荷トランジスタであるＭＯＳトラ
ンジスタＱ４１゜Ｑ４３によっても行われるが、これら
は負荷であって電流源用ＭＯ３トランジスタＱ１３との
兼合いで動作点が決まるため、これらのチャネル幅を余
り大きくすることはできない。従って容量の大きい出力
データ線ＯＬ、ＯＬをプリチャージするために、プリチ
ャージ用ＭＯ３トランジスタＱ４２・　Ｑ４４は必要で
ある０ ２回目の読出しは、１回目と同様、ワード線ＷＬ、カラ
ム選択信号φＡ　２　＋　　φＢ１を順次立ち上げ、ノ
ードＢｌ＋　　Ｂ２に情報を伝達する。このとき、ノー
ドＢ１．＋　８２はＣＭＯ８増幅器４が活性化される前
にイコライズされて同電位に設定されているため、前の
サイクルの履歴が残っていることはない。従ってノード
Ｂ２の電位は正確、且つ高速にノードＢ１の電位より低
くなり、これにより、出力に“０”が読み出される。こ
の後、クロックφＳＡＮ、　φＳＡＰが入り、アクティ
ブリストアが行われることは、１回目の読み出しと同様
である。

以上のようにこの実施例のｄＲＡＭでは、高速化のため
にセンスアンプ系に導入したＢＩＣＭＯ８差動増幅器の
前段のＣＭＯ８増幅器の出力ノードが待機時にイコライ
ザにより同電位に設定されるため、前の読み出しサイク
ルでの履歴が残ることなく、高速且つ正確な情報読み出
しが可能になる。またこの実施例では、ＢＩＣＭＯ８差
動増幅器の負荷回路内にもプリチャージ回路と共にイコ
ライズ回路を設けており、これにより、Ｂ　Ｉ　ＣＭＯ
Ｓ差動増幅器の動作点をずらすことなく、プリチャージ
を高速に行うことができる。

本発明は上記実施例に限られるものではない。

例えば、実施例ではイコライズ回路としてｐチャネルＭ
ＯＳトランジスタを用いたが、イコライズ用クロックを
逆相とすれば、ｎチャネルＭＯＳトランジスタを用いる
ことができる。また実施例では２対のビット線が１個の
ＢＩＣＭＯＳ差動増幅器を共有する場合を説明したが、
更に多くのビット線対でＢＩＣＭＯ３差動増幅器を共有
するように拡張することも可能である。

更に本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。

［発明の効果］ 以上のように本発明によれば、ＭＯＳトランジスタのみ
からなる第１の差動増幅器とバイポーラトランジスタを
含む第２の差動増幅器とによりセンスアンプを構成する
ｄＲＡＭにおいて、第１の差動増幅器の１対の出力ノー
ド間にイコライザを設けることにより、誤動作のない高
速の読み出しが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの構成を示す図、
第２図はそのメモリセルの構成を示す図、第３図は同じ
＜ＣＭＯＳフリップフロップの構成を示す図、第４図は
同じく書込み用入力回路の構成を示す図、第５図は同じ
（ＢＩＣＭＯＳ差動増幅器の負荷回路の構成を示す図、
第６図はこの実施例のｄＲＡＭの動作を説明するための
主要ノードのタイミング波形図、第７図はカレントミラ
ー型ＣＭＯ３増幅器の構成を示す図、第８図はこれをビ
ット線センスアンプとして用いた場合の動作波形を示す
図である。 ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＩＬ
。 ＩＬ・・・入力データ線、ＯＬ、ＯＬ・・・出力データ
線、１・・・ｄＲＡＭセル、２・・・ＣＭＯＳフリップ
フロップ、３・・・入力回路、４・・・ＣＭＯＳ増幅器
（第１の差動増幅器）、５・・・ＢＩＣＭＯＳ差動増幅
器（第２の差動増幅器）、６・・・負荷回路、Ｂ１．Ｂ
２・・・出力ノード、Ｑｌｌ・・・ｐチャネルＭＯ８ト
ランジスタ（イコライザ）。

Claims (8)

【特許請求の範囲】
1. （１）半導体基板に、マトリクス状に配列形成された複
   数のメモリセル、各メモリセルと信号電荷授受を行う複
   数対のビット線、これらビット線対と交差して配設され
   てメモリセル選択を行う複数本のワード線、および前記
   各ビット線対に接続されたセンスアンプが集積形成され
   、前記センスアンプは、対をなすビット線にそれぞれ入
   力ノードが接続されたＭＯＳトランジスタのみから構成
   された第１の差動増幅器と、この差動増幅器の対をなす
   出力ノードにそれぞれベースが接続されたバイポーラト
   ランジスタをドライバとする第２の差動増幅器とから構
   成され、且つ前記第１の差動増幅器の対をなす出力ノー
   ド間に、クロック制御により選択的にこれら出力ノード
   間を短絡するイコライザを設けたことを特徴とする半導
   体記憶装置。
2. （２）前記イコライザは、ソース、ドレインがそれぞれ
   前記第１の差動増幅器の対をなす出力ノードに接続され
   たＭＯＳトランジスタである特許請求の範囲第１項記載
   の半導体記憶装置。
3. （３）前記第１の差動増幅器は、対をなすｎチャネルＭ
   ＯＳトランジスタからなるドライバと、対をなすｐチャ
   ネルＭＯＳトランジスタからなるカレントミラー型負荷
   とから構成されている特許請求の範囲第１項記載の半導
   体記憶装置。
4. （４）前記第２の差動増幅器は、前記第１の差動増幅器
   の複数個に対して一個設けられている特許請求の範囲第
   １項記載の半導体記憶装置。
5. （５）前記メモリセルは一個のＭＯＳトランジスタと一
   個のキャパシタにより構成され、前記ビット線対にはア
   クティブ・リストア用のＣＭＯＳフリップフロップが接
   続されている特許請求の範囲第１項記載の半導体記憶装
   置。
6. （６）前記第２の差動増幅器は一対の出力データ線に接
   続され、この一対の出力データ線には複数の第２の差動
   増幅器で共用される負荷回路が設けられ、この負荷回路
   は、ハイレベル電圧と前記一対の出力データ線間に設け
   られた一対の負荷抵抗素子の他に、クロックにより共通
   ゲートが制御される第１〜第３のＭＯＳトランジスタを
   備え、その第１、第２のＭＯＳトランジスタはそれぞれ
   前記ハイレベル電圧と前記一対のデータ線間に設けられ
   、第３のＭＯＳトランジスタは前記一対のデータ線間に
   設けられ、一対のデータ線のプリチャージ時に前記クロ
   ックが活性化されることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。
7. （７）前記負荷抵抗素子は、常時オン状態に保たれるＭ
   ＯＳトランジスタと、ダイオード接続されたバイポーラ
   トランジスタとを並列接続して構成されていることを特
   徴とする特許請求の範囲第６項記載の半導体記憶装置。
8. （８）前記第１、第２の差動増幅器はカラムアドレスに
   より選ばれることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。