CN110047555B - 确定虚拟信号传输线数量的测试装置、方法及半导体存储器 - Google Patents

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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Abstract

本发明提供了一种确定虚拟信号传输线数量的测试装置、方法及半导体存储器，测试装置包括多个测试电路，测试电路包括：第一晶体管；第二晶体管，第一晶体管的源极与第二晶体管的漏极连接至节点，并且存储阵列中的待测元件连接至节点，开启第一晶体管充电，开启第二晶体管放电，以测试待测元件的电容，存储阵列包括多个阵列单元，阵列单元包括从外到内依次设置的多组信号传输线，每组信号传输线分别连接至一个测试电路的节点，测试电路用于测量信号传输线的电容，以比较各组信号传输线的电容来确定边缘的虚拟信号传输线的数量，虚拟信号传输线的电容与位于内部的信号传输线的电容的差值大于预设值。本发明有利于增加DRAM有效利用面积。

Description

确定虚拟信号传输线数量的测试装置、方法及半导体存储器
技术领域
本发明涉及半导体存储领域，具体涉及一种确定虚拟信号传输线数量的测试装置，涉及一种确定虚拟信号传输线的测试方法，以及一种半导体存储器。
背景技术
在动态随机存储器(DRAM)制程中，存储单元按照阵列方式排列，形成存储阵列，每个存储单元存放一位二值代码(0或1)，若干个存储单元组成一个“字”，地址译码器有n条地址输入线A0～An-1，2n条译码输出线W0～W2n-1，每一条译码输出线Wi称为“字线”(Wordlines,WL)，它与存储矩阵中的一个“字”相对应。其中，在每个存储单元中的金属氧化物半导体场效应晶体管(MOS管)中，MOS管三维漏极所接线是位线，MOS管的栅极所接线就是字线，字线为高电平时T管导通，字线位低电平时则截止。
因此，每当给定一组输入地址时，译码器只有一条输出字线Wi被选中，该字线可以在存储矩阵中找到一个相应的“字”，并将字中的m位信息Dm-1～D0送至输出缓冲器，读出Dm-1～D0的每条数据输出线Di称为“位线”(Digit Lines,DL)。由于存储器阵列WL或存储器阵列DL所处的周围结构明显不同，导致曝光后最边缘的WL/DL结构与内部WL/DL结构往往不一致，为了保证能够通过WL和DL对存储器单元器件进行有效的存储数据，通常都会在存储阵列的边缘增添一定数量的虚拟WL/DL，以保证存储器的有效存储不会受到边缘效应的影响。
目前，存储器阵列的边缘虚拟WL/DL的数量往往是根据经验来确定的，这种方法与特定的工艺制程相关，改进工艺后常常没有行之有效的手段来确定存储器阵列的边缘虚拟WL/DL的数量，导致DRAM有效利用面积减小，成本较高。
因此，如何精确确定存储器阵列的边缘虚拟WL/DL的数量是本领域技术人员急需要解决的技术问题。
发明内容
本发明提供一种确定虚拟信号传输线数量的测试装置，一种确定虚拟信号传输线的测试方法，以及一种半导体存储器，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。
作为本发明的一个方面，提供了一种确定虚拟信号传输线数量的测试装置，包括：
多个测试电路，其中，每个所述测试电路包括：
第一晶体管，包括连接至电源的漏极；
第二晶体管，包括接地的源极，其中，所述第一晶体管的源极与所述第二晶体管的漏极连接至节点，并且存储阵列中的待测元件连接至所述节点；
其中，当所述第一晶体管导通且所述第二晶体管关断时，所述电源对所述待测元件充电，以及当所述第二晶体管导通且所述第一晶体管关断时，对存储在所述待测元件中的电荷进行放电，以测试所述待测元件的电容。
优选的，在上述测试装置中，所述第一晶体管的栅极，连接至第一时钟信号，以控制所述第一晶体管导通或关断，所述第二晶体管的栅极连接至第二时钟信号，以控制所述第二晶体管导通或关断。
优选的，在上述测试装置中，所述第一晶体管包括P沟道金属氧化物半导体场效应晶体管，所述第二晶体管包括N沟道金属氧化物半导体场效应晶体管。
优选的，在上述测试装置中，所述存储阵列包括多个阵列单元，每个所述阵列单元从外到内依次设置有多组信号传输线，每组所述信号传输线分别连接至多个所述测试电路中的一个测试电路的所述节点，其中，所述信号传输线包括字线或位线。
优选的，在上述测试装置中，多组所述信号传输线至少包括三组，每组所述信号传输线包括两根所述信号传输线，第一组(DL1/WL1)中的两根所述信号传输线对称设置于所述阵列单元最边缘，第二组(DL2/WL2)中的两根所述信号传输线分别紧邻地设置在第一组中的两根所述信号传输线的内侧，第三组(DL3/WL3)中的两根所述信号传输线分别紧邻地设置在所述第二组中的两根所述信号传输线的内侧。
优选的，在上述测试装置中，每组所述信号传输线由所述阵列单元的边缘依次向内选取，且每组所述信号传输线的两根所述信号传输线关于中心线对称。
本发明还提供了一种半导体存储器，包括如上述所述的测试装置。
本发明还提供一种确定虚拟信号传输线的测试方法，应用于所述测试装置，所述测试方法包括：
使所述第一晶体管导通且所述第二晶体管关断，以通过所述电源给所述待测元件充电；以及
使所述第二晶体管导通且所述第一晶体管关断，以将存储在所述待测元件中的电荷进行放电；
其中，在充放电过程中，确定所述待测元件的电容。
优选的，在上述测试方法中，所述第一晶体管的栅极连接至第一时钟信号，所述第二晶体管的栅极连接至第二时钟信号；
所述测试方法还包括：
当所述第一时钟信号且所述第二时钟信号为低电位时，所述第一晶体管导通且所述第二晶体管关断。
优选的，在上述测试方法中，所述测试方法还包括：
当所述第一时钟信号由低电位转变为高电位时，所述第一晶体管关断，当所述第二时钟信号由低电位转变为高电位时，所述第二晶体管导通。
优选的，在上述测试方法中，所述充放电过程包括：
在充放电过程中，测量单位周期内所述测试电路对所述待测元件的平均充电电流；以及
根据所述平均充电电流、所述第一时钟信号的频率、所述第二时钟信号的频率以及所述电源提供的电压计算所述待测元件的电容。
本发明采用上述技术方案，具有如下优点：本方案中，设计了与存储阵列中的待测元件连接的多个测试电路，每个测试电路包括：第一晶体管，包括连接至电源的漏极；第二晶体管，包括接地的源极，其中，第一晶体管的源极与第二晶体管的漏极连接至节点，并且存储阵列中的待测元件连接至节点，第一晶体管导通且第二晶体管关断时，电源对待测元件充电，以及第二晶体管导通且第一晶体管关断时，将存储在待测元件中的电荷进行放电，以测试待测元件的电容。通过测试电路对待测元件测试的电容，进而精确确定存储器阵列的边缘虚拟信号传输线的数量，如字线或位线的数量，同时，由于DRAM内部空间的有限性，精确确定虚拟字线或位线的数量可以减小DRAM有效利用面积，明显降低成本。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1绘示为本发明实施例提供的一种存储阵列的电容测试装置的结构示意图。
图2绘示为本发明实施例提供的一种存储阵列的结构示意图。
图3绘示为本发明另一实施例提供的一种存储阵列的结构示意图。
图4绘示为本发明实施例提供的一种存储阵列的电容测试方法中时钟信号示意图。
图5绘示为本发明实施例提供的一种存储阵列的电容测试方法流程示意图。
附图标记：
100 测试电路；
110 第一晶体管；
111 第一晶体管的漏极；
112 第一晶体管的源极；
113 第一晶体管的栅极；
120 第二晶体管；
121 第二晶体管的漏极；
122 第二晶体管的源极；
123 第二晶体管的栅极；
200 第一时钟信号； 300 第二时钟信号；
401 字线阵列单元； 402 位线阵列单元。
节点A；
节点B；
节点C；
电源VDD。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
在一种具体实施方式中，提供了一种存储阵列的电容测试装置，如图1所示，包括多个测试电路100。
每个测试电路100包括：第一晶体管110，包括连接至电源VDD的漏极111；和第二晶体管120，包括接地的源极122，其中，第一晶体管110的源极112与第二晶体管120的漏极121连接至节点，并且存储阵列中的待测元件连接至节点。
当第一晶体管110导通且第二晶体管120关断，电源VDD对待测元件充电，以及当第一晶体管110关断且第二晶体管120导通，对存储在待测元件中的电荷进行放电，以测试待测元件的电容。
具体的，通过时钟信号或其它方式控制第一晶体管110导通，由电源VDD对待测元件充电，充电完成后关断第一晶体管110，当第一晶体管110完全关断后，通过时钟信号或其它方式控制第二晶体管120导通，由于第二晶体管120另一端接地，因此，待测元件中存储的电荷通过第二晶体管120放电至零，放电完毕后关断第二晶体管120，完成了一个周期内对待测元件的充放电过程，依次循环，测量出待测元件的平均充电电流，进而计算出待测元件的电容，主要是待测元件的栅极氧化层电容。
在一个实施例中，待测元件包括字线或位线，若要测试存储阵列中设置于边缘的虚拟导电结构的数量，只要将多个测试电路100分别与字线或位线对应连接，通过测试电路100测量对应连接的字线或位线的平均充电电流，之后比较各个字线或位线对应的平均电流是否一致，若从内部到边缘排列数起的字线或位线的平均充电电流值不一致，边缘排列的字线或位线的平均充电电流与内部排列的各个字线或位线的平均充电电流之间的差值较大时，从差值较大处开始计数，得到边缘字线或位线的数量，则为虚拟导电结构的数量。
需要指出的是，通过平均充电电流计算得到的电容也能够计算出虚拟导电结构的数量，具体方法如上所述，在此不再赘述。
本实施方式中，设计了与存储阵列中的待测元件连接的多个测试电路100，通过测试电路100对待测元件测试的电容，进而精确确定存储器阵列的边缘虚拟信号传输线的数量，如字线或位线的数量，同时，由于DRAM内部空间的有限性，精确确定虚拟字线或位线的数量可以增加DRAM有效利用面积，明显降低成本。
在上述存储阵列的电容测试装置中，第一晶体管110的栅极113连接至第一时钟信号200，以控制第一晶体管110导通或关断，以及第二晶体管120的栅极123连接至第二时钟信号300，以控制第二晶体管120导通或关断。
在一个实施例中，第一时钟信号200输入至第一晶体管110的栅极113，用于控制第一晶体管110导通或关断，第二时钟信号300输入至第二晶体管120的栅极123，用于控制第二晶体管120导通或关断。本实施方式中，当第一时钟信号200且第二时钟信号300为低电位时，第一晶体管110导通，第二晶体管120关断，当第一时钟信号200由低电位转变为高电位时，第一晶体管110关断，当第二时钟信号由低电位转变为高电位时，第二晶体管120导通。当然，控制第一晶体管110和第二晶体管120导通或关断包括但不限于上述方式，还可以为其它控制方式，均在保护范围内。
进一步的，第一晶体管110具体可为P沟道金属氧化物半导体场效应晶体管，第二晶体管120具体可为N沟道金属氧化物半导体场效应晶体管。
在上述存储阵列的电容测试装置中，如图2和图3所示，存储阵列包括多个阵列单元，每个阵列单元从外到内依次设置有多组信号传输线，每组信号传输线分别连接至多个测试电路100中的一个测试电路的节点，其中，信号传输线包括字线或位线。
为了能够增加平均充电电流或电容的测量容量，减少制程工艺和测量上的误差，将存储阵列按照字线或位线方向切割成多个互不影响的阵列单元，如图2所示，分割成N个字线阵列单元401，如图3所示，分割成N个位线阵列单元402，每个阵列单元包括从外到内设置的多组信号传输线，如WL1、WL2、WL3……WLM，或者DL1、DL2、DL3……DLM，每组信号传输线连接至对应的测试电路100的节点，如WL1或DL1连接至节点A，WL2或DL2连接至节点B，WL3或DL3连接至节点C，以此类推，即将边缘对应的字线或位线并联起来，这样同时测试并联的WL1、WL2…，或并联的DL1、DL2…。
在上述存储阵列的电容测试装置中，多组信号传输线至少包括三组，每组信号传输线包括两根信号传输线，第一组中的两根信号传输线对称设置于阵列单元最边缘，第二组中的两根信号传输线分别紧邻地设置在第一组中的两根信号传输线的内侧，第三组中的两根信号传输线分别与第二组中的两根信号传输线的内侧相邻。
在一个实施例中，每组信号传输线由阵列单元的边缘依次向内选取，且每组信号传输线的两根信号传输线关于中心线对称。
具体的，多组信号传输线是从存储阵列的边缘选取，每组信号传输线包括两根信号传输线，两根信号传输线关于中心线对称，依次向内选取，两根信号传输线如字线或位线连接成WL1、WL2、WL3……WLM，或DL1、DL2、DL3……DLM。
实施例二
本发明还提供了一种半导体存储器，包括如上述的存储阵列的电容测试装置。
实施例三
在另一种具体实施方式中，本发明还提供一种存储阵列的电容测试方法，如图5所示，应用于实施例一提供的存储阵列的电容测试装置，存储阵列的电容的测试方法包括以下步骤。
步骤S1：使第一晶体管110导通且所述第二晶体管关断，以通过电源VDD给待测元件充电。
步骤S2：使第二晶体管120导通且所述第一晶体管关断，以将存储在待测元件中的电荷进行放电。
步骤S3：在充放电过程中，确定待测元件的电容。
在上述存储阵列的电容测试方法的基础上，第一晶体管110的栅极113，连接至第一时钟信号200，第二晶体管120包括栅极123，连接至第二时钟信号300，存储阵列的电容的测试方法，包括：
当第一时钟信号且第二时钟信号为低电位时，使第一晶体管110导通，第二晶体管120关断。
在上述存储阵列的电容测试方法的基础上，存储阵列的电容的测试方法还包括：
当第一时钟信号由低电位转变为高电位时，第一晶体管110关断，当第二时钟信号由低电位转变为高电位时，第二晶体管120导通。
在上述存储阵列的电容测试方法的基础上，在充放电过程中，确定待测元件的电容，包括：
在充放电过程中，测量单位周期内所述测试电路100对待测元件的平均充电电流；以及
根据平均充电电流、第一时钟信号的频率、第二时钟信号的频率以及电源VDD提供的电压计算所述待测元件的电容。
其中，通过有序控制第一晶体管110和第二晶体管120的栅极电位的第一时钟信号和第二时钟信号的高低，即可实现对待测元件电容的充放电过程，据此可以测量到对待测元件电容的平均充电电流，进而根据平均充电电流I、第一时钟信号的频率f、第二时钟信号的频率f以及电源VDD提供的电压计算出待测元件电容的具体数值，C＝I/(VDD*f)。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种确定虚拟信号传输线数量的测试装置，其特征在于，包括：
多个测试电路，其中，每个所述测试电路包括：
第一晶体管，包括连接至电源的漏极；
第二晶体管，包括接地的源极，其中，所述第一晶体管的源极与所述第二晶体管的漏极连接至节点，并且存储阵列中的待测元件连接至所述节点；
其中，当所述第一晶体管导通且所述第二晶体管关断，所述电源对所述待测元件充电，以及当所述第二晶体管导通且所述第一晶体管关断，对存储在所述待测元件中的电荷进行放电，以测试所述待测元件的电容，
所述存储阵列包括多个阵列单元，每个所述阵列单元包括从外到内依次设置的多组信号传输线，每组所述信号传输线分别连接至多个所述测试电路中的一个测试电路的所述节点，
所述测试电路用于测量对应连接的每组所述信号传输线的电容，以比较各组所述信号传输线的电容来确定边缘的虚拟信号传输线的数量，所述虚拟信号传输线的电容与位于内部的信号传输线的电容的差值大于预设值。
2.如权利要求1所述的测试装置，其特征在于，所述第一晶体管的栅极连接至第一时钟信号，以控制所述第一晶体管导通或关断；所述第二晶体管的栅极连接至第二时钟信号，以控制所述第二晶体管导通或关断。
3.如权利要求1所述的测试装置，其特征在于，所述第一晶体管包括P沟道金属氧化物半导体场效应晶体管，所述第二晶体管包括N沟道金属氧化物半导体场效应晶体管。
4.如权利要求1至3任一项所述的测试装置，其特征在于，所述信号传输线包括字线或位线。
5.如权利要求1所述的测试装置，其特征在于，多组所述信号传输线至少包括三组，每组所述信号传输线包括两根所述信号传输线，第一组中的两根所述信号传输线对称设置于所述阵列单元的边缘，第二组中的两根所述信号传输线分别紧邻地设置在所述第一组中的两根所述信号传输线的内侧，第三组中的两根所述信号传输线分别紧邻地设置在所述第二组中的两根所述信号传输线的内侧。
6.如权利要求5所述的测试装置，其特征在于，每组所述信号传输线由所述阵列单元的边缘依次向内选取，且每组所述信号传输线的两根所述信号传输线关于中心线对称。
7.一种半导体存储器，其特征在于，包括如权利要求1所述的确定虚拟信号传输线数量的测试装置。
8.一种确定虚拟信号传输线的测试方法，应用于根据权利要求1所述的确定虚拟信号传输线数量的测试装置，其特征在于，所述测试方法包括：
使所述第一晶体管导通且所述第二晶体管关断，以通过所述电源给所述待测元件充电；以及
使所述第二晶体管导通且所述第一晶体管关断，以将存储在所述待测元件中的电荷进行放电；
其中，在充放电过程中，确定各组信号传输线的电容；
比较各组信号传输线的电容，当位于边缘的信号传输线的电容与位于内部的信号传输线的电容的差值大于预设值时，确定所述位于边缘的信号传输线为虚拟信号传输线。
9.如权利要求8所述的测试方法，其特征在于，所述第一晶体管的栅极连接至第一时钟信号，所述第二晶体管的栅极连接至第二时钟信号；
所述存储阵列的电容的测试方法还包括：
当所述第一时钟信号且所述第二时钟信号为低电位时，所述第一晶体管导通且所述第二晶体管关断。
10.如权利要求9所述的测试方法，其特征在于，所述测试方法还包括：
当所述第一时钟信号由低电位转变为高电位时，所述第一晶体管关断；当所述第二时钟信号由低电位转变为高电位时，所述第二晶体管导通。
11.如权利要求9或10所述的测试方法，其特征在于，所述充放电过程包括：
在充放电过程中，测量单位周期内所述测试电路对所述待测元件的平均充电电流；以及
根据所述平均充电电流、所述第一时钟信号的频率、所述第二时钟信号的频率以及所述电源提供的电压计算所述待测元件的电容。
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