CN110047541A - 信号发生电路和包括该信号发生电路的半导体存储器装置 - Google Patents

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Abstract

提供了一种信号发生电路和包括该信号发生电路的半导体存储器装置。该信号发生电路包括：信号输入组件，其被配置为响应于输入信号而生成第一内部输出信号和第二内部输出信号，并且响应于输出信号而调节第一内部输出信号和第二内部输出信号的电位电平；以及信号输出组件，其被配置为响应于第一内部输出信号和第二内部输出信号而生成输出信号。

Description

信号发生电路和包括该信号发生电路的半导体存储器装置
技术领域
本公开的各种实施方式总体上涉及电子装置。具体地讲，这些实施方式涉及一种信号发生电路和包括该信号发生电路的半导体存储器装置。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
当电源被切断时，易失性存储器装置丢失所存储的数据。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。即使当电源被切断时，非易失性存储器装置也保持所存储的数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存通常被分类为NOR型闪存和NAND型闪存。
发明内容
实施方式提供了一种被配置为通过稳定地控制输出信号的电位电平来输出输出信号的信号发生电路和包括该信号发生电路的半导体存储器装置。
根据本公开的一方面，提供了一种信号发生电路，该信号发生电路包括：信号输入组件，其被配置为响应于输入信号而生成第一内部输出信号和第二内部输出信号，并且响应于输出信号而调节第一内部输出信号和第二内部输出信号的电位电平；以及信号输出组件，其被配置为响应于第一内部输出信号和第二内部输出信号而生成输出信号。
根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；页缓冲器组，其联接到存储器单元阵列的多条位线，被配置为在对存储器单元阵列的编程验证操作和读操作中响应于感测信号而感测多条位线的电位电平或电流电平；以及信号发生电路，其被配置为在编程验证操作和读操作中生成感测信号，其中，信号发生电路包括：信号输入组件，其被配置为响应于输入信号而生成第一内部输出信号和第二内部输出信号，并且响应于输出信号而调节第一内部输出信号和第二内部输出信号的电位电平；以及信号输出组件，其被配置为响应于第一内部输出信号和第二内部输出信号而生成输出信号。
附图说明
现在将参照附图在下文中更充分地描述各种实施方式；然而，其可按照不同的形式来具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。需要注意的是，对“实施方式”的引用未必意指仅一个实施方式，对“实施方式”的不同引用未必是相同的(多个)实施方式。
在附图中，为了例示清晰，图的尺寸可能被夸大。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似标号始终表示相似元件。
图1是示出根据本公开的实施方式的存储器系统的图。
图2是示出根据本公开的实施方式的存储器装置的图。
图3是示出根据本公开的实施方式的存储器块的图。
图4是示出三维配置的存储器块的实施方式的图。
图5是示出三维配置的存储器块的另一实施方式的图。
图6是示出根据本公开的实施方式的页缓冲器的图。
图7是示出根据本公开的实施方式的信号发生电路的图。
图8是示出电流控制信号发生电路的图。
图9是示出包括根据本公开的实施方式的存储器装置的存储器系统的实施方式的图。
图10是示出包括根据本公开的实施方式的存储器装置的存储器系统的实施方式的图。
图11是示出包括根据本公开的实施方式的存储器装置的存储器系统的实施方式的图。
图12是示出包括根据本公开的实施方式的存储器装置的存储器系统的实施方式的图。
具体实施方式
在以下详细描述中，仅简单地作为例示示出并描述了本公开的特定示例性实施方式。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所描述的实施方式可按照各种不同的方式修改。因此，附图和描述本质上将被视为是例示性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者在二者间插入一个或更多个中间元件的情况下间接连接或联接到另一元件。另外，当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件，除非有不同的公开。
图1是示出根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可包括用于存储数据的半导体存储器装置1100以及用于在主机2000的控制下控制半导体存储器装置1100的存储控制器1200。
主机2000可使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统1000通信。主机2000与存储器系统1000之间的接口协议不限于上述示例，可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的其它接口协议中的一种。
存储控制器1200可控制存储器系统1000的总体操作，并且控制主机2000与半导体存储器装置1100之间的数据交换。例如，存储控制器1200可通过响应于来自主机2000的请求控制半导体存储器装置1100来编程或读取数据。根据实施方式，半导体存储器装置1100可包括例如双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪存。
半导体存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。
图2是示出根据本公开的实施方式的存储器装置(例如，图1的半导体存储器装置1100)的图。
参照图2，半导体存储器装置1100可包括存储数据的存储器单元阵列100。半导体存储器装置1100可包括外围电路200，该外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读操作以及用于擦除所存储的数据的擦除操作。半导体存储器装置1100可包括在图1的存储控制器1200的控制下控制外围电路200的控制逻辑300。
存储器单元阵列100可包括多个存储器块MB1至MBk(其中k是正整数)110。局部线LL和位线BL1至BLn(其中n是正整数)可联接到存储器块MB1到MBk 110。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。另外，局部线LL还可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。局部线LL可分别联接到存储器块MB1至MBk 110，位线BL1至BLn可共同联接到存储器块MB1至MBk 110。存储器块MB1至MBk 110可按照二维或三维结构实现。例如，在具有二维结构的存储器块110中，存储器单元可布置在与基板平行的方向上。例如，在具有三维结构的存储器块110中，存储器单元可布置在与基板垂直的方向上。
外围电路200可被配置为在控制逻辑300的控制下执行所选存储器块110的编程操作、读操作和擦除操作。例如，在控制逻辑300的控制下，外围电路200可向第一选择线、第二选择线和字线供应验证电压和通过电压，将第一选择线、第二选择线和字线选择性地放电，并且验证联接到字线当中的所选字线的存储器单元。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD而将局部线LL选择性地放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、读电压、源极线电压等。
行解码器220可响应于行地址RADD将操作电压Vop传送到联接到所选存储器块110的局部线LL。
页缓冲器组230可包括联接到位线BL1至BLn的多个页缓冲器PB1至PBn 231。页缓冲器PB1至PBn 231可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBn231可在读操作或验证操作中暂时地存储通过位线BL1至BLn接收的数据或者感测位线BL1至BLn的电压或电流。另外，在读操作中一个读电压正被施加到局部线LL当中的所选局部线时，页缓冲器PB1至PBn 231可根据存储器单元的编程状态使用单元电流的差异来感测至少三个编程状态。
列解码器240可响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL来与页缓冲器231交换数据或者通过列线CL来与输入/输出电路250交换数据。
输入/输出电路250可将从图1的存储控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读操作和验证操作中，通过/失败检查电路260可响应于许可位VRY_BIT<#>而生成基准电流，并通过将从页缓冲器组230接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列100中的存储器单元，并且控制存储器单元的源极节点的电压。作为示例，在读操作或验证操作中，源极线驱动器270可将存储器单元的源极节点电联接到接地节点。另外，在编程操作中，源极线驱动器270可将接地电压施加到存储器单元的源极节点。在擦除操作中，源极线驱动器270可将擦除电压施加到存储器单元的源极节点。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制源极节点的电压。
控制逻辑300可通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和许可位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
控制逻辑300可包括信号发生电路400。信号发生电路400可生成并输出页缓冲器控制信号PBSIGNALS当中的一些信号。例如，信号发生电路400可生成并输出用于允许多个页缓冲器PB1至PBn 231感测对应位线BL1至BLn的电位或电流电平的信号。
图3是示出根据本公开的实施方式的存储器块(例如，图2的存储器块110)的图。
参照图3，在存储器块110中，彼此平行布置的多条字线可联接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地讲，存储器块110可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，并且源极线SL可共同联接到串ST。串ST可彼此相同地配置，因此，作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括彼此串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且包括在一个串ST中的存储器单元的数量可大于图中所示的存储器单元F1至F16的数量。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同的串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，包括在不同的串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL，包括在不同的串ST中的存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同的串ST中的存储器单元当中的联接到同一字线的一组存储器单元可以是物理页PPG。因此，存储器块110中可包括数量与字线WL1至WL16的数量对应的物理页PPG。
一个存储器单元可存储一位数据。这通常被称为单级单元(SLC)。一个物理页PPG可存储一个逻辑页(LPG)数据。一个LPG数据可包括数量与包括在一个物理页PPG中的单元的数量对应的数据位。另外，一个存储器单元可存储两位或更多位的数据。这通常被称为多级单元。一个物理页PPG可存储两个或更多个LPG数据。
图4是示出三维配置的存储器块的实施方式的图。
参照图4，图2的存储器单元阵列100可包括多个存储器块MB1至MBk 110。存储器块110可包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在存储器块110中，可在行方向(即，X方向)上布置m个串。尽管图4示出了在列方向(即，Y方向)上布置两个串，但这是为了方便，可在列方向(即，Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的柱。例如，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(即，Z方向)上依次布置，并且彼此串联连接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(即，Z方向)上依次布置，并且彼此串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一n字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接到位线和存储器单元MCp+1至MCn。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图4中，第一列的串ST11和ST21可联接到第一位线BL1。第m列的串ST1m和ST2m可联接到第n位线BLn。
布置在行方向上的串当中的联接到同一字线的存储器单元可构成一个页。例如，第一行的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可构成一个页。第二行的串ST21至ST2m当中的联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的任一个被选择时，所选串当中的一个页可被选择。
图5是示出三维配置的存储器块的另一实施方式的图。
参照图5，图2的存储器单元阵列100可包括多个存储器块MB1至MBk 110。存储器块110可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可沿着垂直方向(即，Z方向)延伸。在存储器块110中，可在行方向(即，X方向)上布置m个串。尽管图5示出了在列方向(即，Y方向)上布置两个串，但这是为了方便，可在列方向(即，Y方向)上布置三个或更多个串。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行上的串ST11’至ST1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施方式中，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可彼此串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。因此，可改进存储在存储器块110中的数据的可靠性。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行的串ST21’至ST2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
因此，图5的存储器块110可具有与图4的存储器块110基本上相似的电路。即，图5的存储器块110从包括在图4的存储器块110中的各个串排除管式晶体管PT。
图6是示出根据本公开的实施方式的页缓冲器(例如，图2的页缓冲器231)的图。
参照图6，页缓冲器231通过位线Bit line联接到存储器单元MC，并且可执行将从电源电压VCCI供应的电荷通过第一晶体管M1至第五晶体管M5充电到位线Bitline的位线预充电操作。第一晶体管M1由第一感测信号PBSENSE控制。第二晶体管M2由第一预充电信号SA_CSOC控制。第三晶体管M3由存储装置2311控制。第四晶体管M4由第二预充电信号SA_PRECH_N控制。第五晶体管M5由第二感测信号SA_SENSE控制。存储装置2311可被配置成锁存器或熔断器。
另外，页缓冲器231可将充电至位线Bit line的电荷通过第一晶体管M1、第六晶体管M6和第七晶体管M7放电至接地电压VSSI。第六晶体管M6由第一放电信号SA_DISCH控制，第七晶体管M7由存储装置2311控制。
页缓冲器231可包括存储装置2311，该存储装置2311包括第一反相器INV1和第二反相器INV2。存储装置2311可通过经由第一节点Q使第三晶体管M3导通或截止来控制位线预充电操作。第二节点Qb和第一节点Q具有彼此反转的值。在对存储器单元MC的感测操作期间基于存储器单元MC的阈值电压来确定感测节点S0的电压。例如，可基于存储器单元MC的阈值电压来确定位线Bit line的电压。当第一晶体管M1和第五晶体管M5导通时，位线Bitline和感测节点S0通过公共节点CS0彼此联接，因此可基于存储器单元MC的阈值电压确定感测节点S0的电压。存储装置2311可存储通过经由联接在第二节点Qb和接地电压VSSI之间的第八晶体管M8和第九晶体管M9感测存储器单元MC的阈值电压而获得的结果。在感测操作中，第八晶体管M8可根据以高电平施加的感测信号SENSING而导通。第二节点Qb可根据基于感测节点S0的电位电平导通或截止的第九晶体管M9维持作为初始状态的高电平或者改变为低电平，以锁存与感测节点S0的电位电平对应的数据。当存储器单元MC的阈值电压较低时，在感测操作期间感测节点S0的电位电平可为低电平，并且第九晶体管M9可截止。当存储器单元MC的阈值电压较高时，在感测操作期间感测节点S0的电位电平可为高电平，并且第九晶体管M9可导通。第十晶体管M10由重置信号RST控制，以将第一节点Q初始化为接地电压VSSI的电位电平。
在编程验证操作或读操作中，上述页缓冲器231可准确地感测位线Bit line的电位电流电平。在感测操作中位线Bit line的感测电平可根据第一感测信号PB_SENSE、第一预充电信号SA_CSOC和第二感测信号SA_SENSE的电位电平而改变。因此，为了执行准确的感测操作，第一感测信号PB_SENSE、第一预充电信号SA_CSOC和第二感测信号SA_SENSE将以恒定的电位电平施加。
图7是示出根据本公开的实施方式的信号发生电路的图。
在本公开的实施方式中，作为示例将描述用于生成图6所示的第一感测信号PB_SENSE、第一预充电信号SA_CSOC和第二感测信号SA_SENSE当中的第一感测信号PB_SENSE的信号发生电路400。
参照图7，信号发生电路400可包括信号输入组件410和信号输出组件420。
信号输入组件410接收输入信号In，并且响应于所接收的输入信号In生成并输出第一内部输出信号Out_P_1和第二内部输出信号Out_N_1。
信号输入组件410可包括第一晶体管T1至第六晶体管T6、第一电阻器R1和第二电阻器R2、第一补偿器Comp1和可变电流源I。
第一晶体管T1联接在供应给信号发生电路400的电源电压Vcc和节点NA之间。第二晶体管T2联接在电源电压Vcc和节点NC之间。第一晶体管T1和第二晶体管T2的栅极彼此联接。第一电阻器R1联接在节点NA与联接到第一晶体管T1和第二晶体管T2的栅极的节点NB之间。第二电阻器R2联接在节点NC与节点NB之间。第一晶体管T1和第二晶体管T2根据节点NB的电位电平将电源电压Vcc施加到节点NA和节点NC。信号输入组件410利用第一电阻器R1和第二电阻器R2来增加负载阻抗，以使得与输入信号In相比，第一内部输出信号Out_P_1和第二内部输出信号Out_N_1的增益可改进。
第三晶体管T3和第四晶体管T4串联联接在节点NA和节点ND之间，并且由输入信号In控制。第五晶体管T5和第六晶体管T6串联联接在节点NC和节点ND之间，并且由从信号输出组件420输出的第一感测信号PB_SENSE控制。
第一补偿器Comp1联接在信号输出组件420的输出节点NI与第三晶体管T3和第四晶体管T4之间的节点之间，并且根据输出节点NI的电位电平来调节第三晶体管T3和第四晶体管T4之间的节点的电位电平。第一补偿器Comp1可配置有第一电容器C1。第一补偿器Comp1可补偿信号输入组件410的主极点。
可变电流源I联接在节点ND与接地电源电压Vss之间，并且响应于电流控制信号I_ctrl而调节供应的电流量。
信号输出组件420响应于从信号输入组件410接收的第一内部输出信号Out_P_1和第二内部输出信号Out_N_1而生成并输出第一感测信号PB_SENSE。
信号输出组件420可按照N型差分放大器和P型差分放大器的叠加结构来配置。信号输出组件420包括第一输出组件421和第二输出组件422。
第一输出组件421响应于第一内部输出信号Out_P_1和第二内部输出信号Out_N_1而生成并输出第三内部输出信号Out_N_2和第四内部输出信号Out_P_2。
第一输出组件421可包括第七晶体管T7至第十二晶体管T12和第二补偿器Comp2。
第七晶体管T7联接在电源电压Vcc和节点NE之间，并且由第一内部输出信号Out_P_1控制。第八晶体管T8联接在电源电压Vcc和节点NF之间，并且由第二内部输出信号Out_N_1控制。第九晶体管T9和第十晶体管T10串联联接在节点NE与联接到接地电源电压Vss的节点NG之间。第十一晶体管T11和第十二晶体管T12串联联接在节点NF和节点NG之间。第九晶体管T9和第十一晶体管T11的栅极彼此联接，并且第十晶体管T10和第十二晶体管T12的栅极联接到节点NE。
第二补偿器Comp2联接在信号输出组件420的输出节点NI与第十一晶体管T11和第十二晶体管T12之间的节点之间，并且根据输出节点NI的电位电平来调节第十一晶体管T11和第十二晶体管T12之间的节点的电位电平。第一输出组件421可利用第二补偿器Comp2来补偿主极点。
第一输出组件421可通过依据第一内部输出信号Out_P_1和第二内部输出信号Out_N_1调节从电源电压Vcc供应的电流量来调节第三内部输出信号Out_N_2和第四内部输出信号Out_P_2的电位电平。
第二输出组件422响应于第三内部输出信号Out_N_2和第四内部输出信号Out_P_2而生成并输出第一感测信号PB_SENSE。
第二输出组件422可包括第十三晶体管T13至第十六晶体管T16。
第十三晶体管T13联接在电源电压Vcc和节点NH之间，并且由节点NH的电位电平控制。第十四晶体管T14联接在电源电压Vcc和输出节点NI之间，并且由节点NH的电位电平控制。
第十五晶体管T15联接在节点NH与联接到接地电源电压Vss的节点NJ之间，并且由第三内部输出信号Out_N_2控制。第十六晶体管T16联接在输出节点NI和节点NJ之间，并且由第四内部输出信号Out_P_2控制。
图7的信号发生电路400还可包括用于生成电流控制信号I_ctrl的电流控制信号发生电路(下面描述)。
图8是示出根据本公开的实施方式的电流控制信号发生电路500的图。
参照图8，电流控制信号发生电路500响应于从图7的信号输入组件410接收的第一内部输出信号Out_P_1和第二内部输出信号Out_N_1而生成电流控制信号I_ctrl。
电流控制信号发生电路500可包括第一晶体管T21至第四晶体管T24以及反相器IV1和IV2。
第一晶体管T21联接在电源电压Vcc和输出节点NK之间，并且由第一内部输出信号Out_P_1控制。第二晶体管T22联接在电源电压Vcc和节点NL之间，并且由第二内部输出信号Out_N_1控制。
第三晶体管T23联接在输出节点NK与联接到接地电源电压Vss的节点NM之间，并且由节点NL的电位电平控制。第四晶体管T24联接在节点NL和节点NM之间，并且由节点NL的电位电平控制。
反相器IV1和IV2串联联接到输出节点NK，并且通过对节点NK的电位电平进行缓冲来输出电流控制信号I_ctrl。
当第一内部输出信号Out_P_1和第二内部输出信号Out_N_1以低电平施加时，电流控制信号发生电路500生成并输出具有高电平的电流控制信号I_ctrl。另外，当由于第一内部输出信号Out_P_1和第二内部输出信号Out_N_1的电位电平不稳定，第一内部输出信号Out_P_1和第二内部输出信号Out_N_1增加至特定电平时，电流控制信号发生电路500通过检测第一内部输出信号Out_P_1和第二内部输出信号Out_N_1的电位电平的增加来生成并输出具有高电平的电流控制信号I_ctrl。
将参照图7和图8描述信号发生电路400和电流控制信号发生电路500的操作如下。
当输入信号In从低电平增加到高电平，然后输入时，信号输入组件410的第三晶体管T3和第四晶体管T4导通。因此，节点NA的电位电平减小。信号输入组件410根据节点NA的电位电平输出减小至低电平的第一内部输出信号Out_P_1。
第一输出组件421的第七晶体管T7响应于第一内部输出信号Out_P_1而导通。因此，节点NE的电位电平增加至高电平。第一输出组件421根据节点NE的电位电平输出增加至高电平的第三内部输出信号Out_N_2。
第二输出组件422的第十五晶体管T15响应于第三内部输出信号Out_N_2而导通。因此，节点NH的电位电平减小，因此，第十四晶体管T14导通，以使得输出节点NI的电位电平增加。第二输出组件422根据输出节点NI的电位电平输出具有高电平的第一感测信号PB_SENSE。
信号输入组件410的第五晶体管T5和第六晶体管T6响应于具有高电平的第一感测信号PB_SENSE而导通，并且节点NC的电位电平减小。信号输入组件410根据节点NC的电位电平输出减小至低电平的第二内部输出信号Out_N_1。
电流控制信号发生电路500响应于具有低电平的第一内部输出信号Out_P_1和具有低电平的第二内部输出信号Out_N_1输出具有逻辑高电平的电流控制信号I_ctrl。可变电流源I可响应于具有逻辑高电平的电流控制信号I_ctrl而供应第一电流。
第一输出组件421的第八晶体管T8响应于第二内部输出信号Out_N_1而导通。因此，节点NF的电位电平增加至高电平。第一输出组件421根据节点NF的电位电平输出增加至高电平的第四内部输出信号Out_P_2。
第二输出组件422的第十六晶体管T16响应于第四内部输出信号Out_P_2而导通。输出节点NI连续地输出具有根据第十四晶体管T14和第十六晶体管T16的电阻值分压的电压电平的第一感测信号PB_SENSE。
当电源电压Vcc以特定电平供应，然后不稳定时，供应给信号发生电路400的电流量改变，因此，第一感测信号PB_SENSE的电位电平可能不稳定。当第一感测信号PB_SENSE的电位电平低于目标电位电平时，信号输入组件410的节点NA和节点NC的电位电平可从低电平增加。电流控制信号发生电路500响应于增加至特定电位电平的第一内部输出信号Out_P_1和第二内部输出信号Out_N_1而输出具有逻辑低电平的电流控制信号I_ctrl。可变电流源I响应于具有逻辑低电平的电流控制信号I_ctrl供应量小于第一电流的量的第二电流。因此，信号输入组件410的节点NA和节点NC的电位电平可快速地稳定至低电平。
另外，第一补偿器Comp1和第二补偿器Comp2可根据输出节点NI的电位电平利用间接补偿来补偿主极点。
尽管信号发生电路400生成图6所示的第一感测信号PB_SENSE，但是信号发生电路400可生成第一预充电信号SA_CSOC和第二感测信号SA_SENSE，即使在位线的感测操作中电源电压波动，第一预充电信号SA_CSOC和第二感测信号SA_SENSE也将以恒定的电位电平施加。
利用信号发生电路400，使用信号发生电路400稳定地生成并输出第一感测信号PB_SENSE、第一预充电信号SA_CSOC和第二感测信号SA_SENSE。因此，在编程验证操作和读操作中，图6的页缓冲器231可准确地感测位线Bit line的电位电流电平。
图9是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的半导体存储器装置1100的存储器系统30000)的实施方式的图。
参照图9，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括半导体存储器装置1100以及能够控制半导体存储器装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制半导体存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
可在存储控制器1200的控制下通过显示器3200输出编程在半导体存储器装置1100中的数据。
无线电收发器3300可通过天线ANT来发送和/或接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号发送到半导体存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将所转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置，并且可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作，使得可通过显示器3200输出从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据。
在一些实施方式中，能够控制半导体存储器装置1100的操作的存储控制器1200可被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。
图10是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的半导体存储器装置1100的存储器系统40000)的实施方式的图。
参照图10，存储器系统40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括半导体存储器装置1100以及能够控制半导体存储器装置1100的数据处理操作的存储控制器1200。
根据通过输入装置4200输入的数据，处理器4100可通过显示器4300来输出存储在半导体存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作，并且控制存储控制器1200的操作。在一些实施方式中，能够控制半导体存储器装置1100的操作的存储控制器1200可被实现为处理器4100的一部分，或者被实现为与处理器4100分离的芯片。
图11是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的半导体存储器装置1100的存储器系统50000)的实施方式的图。
参照图11，存储器系统50000可被实现为图像处理装置，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话、或者附接有数字相机的平板个人计算机(PC)。
存储器系统50000可包括半导体存储器装置1100以及能够控制半导体存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且所转换的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出或者通过存储控制器1200存储在半导体存储器装置1100中。另外，存储在半导体存储器装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制半导体存储器装置1100的操作的存储控制器1200可被实现为处理器5100的一部分，或者被实现为与处理器5100分离的芯片。
图12是示出根据本公开的实施方式的存储器系统(例如，包括图2所示的半导体存储器装置1100的存储器系统70000)的实施方式的图。
参照图12，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括半导体存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制半导体存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到诸如个人计算机(PC)、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与半导体存储器装置1100的数据通信。
根据本公开，尽管供应给信号发生电路的电源电压不稳定，但是信号发生电路可通过稳定地控制输出信号的电位电平来输出输出信号。
本文公开了示例实施方式，尽管采用了特定术语，但是其仅在一般和描述性意义下使用并解释，而非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请时起，除非另外明确地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2018年1月16日提交的韩国专利申请号10-2018-0005549的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种信号发生电路，该信号发生电路包括：
信号输入组件，该信号输入组件被配置为响应于输入信号而生成第一内部输出信号和第二内部输出信号，并且响应于输出信号而调节所述第一内部输出信号和所述第二内部输出信号的电位电平；以及
信号输出组件，该信号输出组件被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成所述输出信号。
2.根据权利要求1所述的信号发生电路，其中，所述信号输入组件包括：
联接在电源电压和第一节点之间的第一晶体管；
联接在所述电源电压和第二节点之间的第二晶体管；
串联联接在所述第一节点和第三节点之间的第三晶体管和第四晶体管，该第三晶体管和该第四晶体管由所述输入信号控制；以及
串联联接在所述第二节点和所述第三节点之间的第五晶体管和第六晶体管，该第五晶体管和该第六晶体管由所述输出信号控制。
3.根据权利要求2所述的信号发生电路，该信号发生电路还包括：
联接在所述第一节点与所述第一晶体管的栅极之间的第一电阻器；以及
联接在所述第二节点与所述第二晶体管的栅极之间的第二电阻器。
4.根据权利要求2所述的信号发生电路，该信号发生电路还包括第一补偿器，该第一补偿器联接在所述信号输出组件的输出节点与所述第三晶体管和所述第四晶体管之间的节点之间，
其中，所述第一补偿器根据所述输出信号的电位电平来调节所述第三晶体管和所述第四晶体管之间的所述节点的电位电平。
5.根据权利要求2所述的信号发生电路，该信号发生电路还包括联接在所述第三节点和接地电压之间的可变电流源，
其中，所述可变电流源响应于电流控制信号而调节供应的电流的量。
6.根据权利要求5所述的信号发生电路，该信号发生电路还包括电流控制信号发生电路，该电流控制信号发生电路被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成所述电流控制信号。
7.根据权利要求5所述的信号发生电路，其中，当所述输出信号以目标电位电平输出时，所述可变电流源向所述第三节点供应第一电流，并且当所述输出信号以低于所述目标电位电平的电位电平输出时，所述可变电流源向所述第三节点供应大于所述第一电流的第二电流。
8.根据权利要求1所述的信号发生电路，其中，所述信号输出组件包括：
第一输出组件，该第一输出组件被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成第三内部输出信号和第四内部输出信号；以及
第二输出组件，该第二输出组件被配置为响应于所述第三内部输出信号和所述第四内部输出信号而生成所述输出信号。
9.根据权利要求8所述的信号发生电路，其中，所述第一输出组件包括：
联接在电源电压和第四节点之间的第七晶体管，该第七晶体管由所述第一内部输出信号控制；
联接在所述电源电压和第五节点之间的第八晶体管，该第八晶体管由所述第二内部输出信号控制；
串联联接在所述第四节点和第六节点之间的第九晶体管和第十晶体管；以及
串联联接在所述第五节点和所述第六节点之间的第十一晶体管和第十二晶体管，
其中，所述第一输出组件输出所述第四节点的电位电平作为所述第三内部输出信号，并且输出所述第五节点的电位电平作为所述第四内部输出信号。
10.根据权利要求9所述的信号发生电路，其中，所述第一输出组件还包括第二补偿器，该第二补偿器联接在所述第二输出组件的输出节点与所述第十一晶体管和所述第十二晶体管之间的节点之间，
其中，所述第二补偿器根据所述输出信号的电位电平来调节所述第十一晶体管和所述第十二晶体管之间的所述节点的电位电平。
11.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元；
页缓冲器组，该页缓冲器组联接到所述存储器单元阵列的多条位线，该页缓冲器组被配置为在对所述存储器单元阵列的编程验证操作和读操作中响应于感测信号而感测所述多条位线的电位电平或电流电平；以及
信号发生电路，该信号发生电路被配置为在所述编程验证操作和所述读操作中生成所述感测信号，
其中，所述信号发生电路包括：
信号输入组件，该信号输入组件被配置为响应于输入信号而生成第一内部输出信号和第二内部输出信号，并且响应于所述感测信号而调节所述第一内部输出信号和所述第二内部输出信号的电位电平；以及
信号输出组件，该信号输出组件被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成所述感测信号。
12.根据权利要求11所述的半导体存储器装置，其中，所述信号输入组件包括：
联接在电源电压和第一节点之间的第一晶体管；
联接在所述电源电压和第二节点之间的第二晶体管；
串联联接在所述第一节点和第三节点之间的第三晶体管和第四晶体管，该第三晶体管和该第四晶体管由所述输入信号控制；以及
串联联接在所述第二节点和所述第三节点之间的第五晶体管和第六晶体管，该第五晶体管和该第六晶体管由所述感测信号控制。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
联接在所述第一节点与所述第一晶体管的栅极之间的第一电阻器；以及
联接在所述第二节点与所述第二晶体管的栅极之间的第二电阻器。
14.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括第一补偿器，该第一补偿器联接在所述信号输出组件的输出节点与所述第三晶体管和所述第四晶体管之间的节点之间，
其中，所述第一补偿器根据所述感测信号的电位电平来调节所述第三晶体管和所述第四晶体管之间的所述节点的电位电平。
15.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括联接在所述第三节点和接地电压之间的可变电流源，
其中，所述可变电流源响应于电流控制信号而调节供应的电流的量。
16.根据权利要求15所述的半导体存储器装置，其中，所述信号发生电路还包括电流控制信号发生电路，该电流控制信号发生电路被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成所述电流控制信号。
17.根据权利要求15所述的半导体存储器装置，其中，当所述感测信号以目标电位电平输出时，所述可变电流源向所述第三节点供应第一电流，并且当所述感测信号以低于所述目标电位电平的电位电平输出时，所述可变电流源向所述第三节点供应大于所述第一电流的第二电流。
18.根据权利要求11所述的半导体存储器装置，其中，所述信号输出组件包括：
第一输出组件，该第一输出组件被配置为响应于所述第一内部输出信号和所述第二内部输出信号而生成第三内部输出信号和第四内部输出信号；以及
第二输出组件，该第二输出组件被配置为响应于所述第三内部输出信号和所述第四内部输出信号而生成所述感测信号。
19.根据权利要求18所述的半导体存储器装置，其中，所述第一输出组件包括：
联接在电源电压和第四节点之间的第七晶体管，该第七晶体管由所述第一内部输出信号控制；
联接在所述电源电压和第五节点之间的第八晶体管，该第八晶体管由所述第二内部输出信号控制；
串联联接在所述第四节点和第六节点之间的第九晶体管和第十晶体管；以及
串联联接在所述第五节点和所述第六节点之间的第十一晶体管和第十二晶体管，
其中，所述第一输出组件输出所述第四节点的电位电平作为所述第三内部输出信号，并且输出所述第五节点的电位电平作为所述第四内部输出信号。
20.根据权利要求19所述的半导体存储器装置，其中，所述第一输出组件还包括第二补偿器，该第二补偿器联接在所述第二输出组件的输出节点与所述第十一晶体管和所述第十二晶体管之间的节点之间，
其中，所述第二补偿器根据所述感测信号的电位电平来调节所述第十一晶体管和所述第十二晶体管之间的所述节点的电位电平。
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