CN114124096A - 一种数模转换芯片输出结构 - Google Patents

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门涛
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Abstract

本发明的一个实施例公开了一种数模转换芯片输出结构，包括：N个输出级电路；所述N个输出级电路的每个输出级电路包括输入差分晶体管差分对，输出阻抗提升晶体管差分对，负载晶体管差分对以及电流源，第一个输出级电路的输入差分晶体管差分对的第一栅极接收差分信号VINN，第二栅极接收差分信号VINP；第n+1个输出级电路的输入差分晶体管差分对的第一栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第一源极相连接；第n+1个输出级电路的输入差分晶体管差分对的第二栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第二源极相连接，其中1≤n≤N‑1。本发明的输出级的控制信号与输出信号在电压上一致，仅在驱动能力上有所不同。

Description

一种数模转换芯片输出结构
技术领域
本发明涉及数模转换器领域。更具体地，涉及一种数模转换芯片输出结构。
背景技术
对于数模转换器输出级的驱动，传统方法通常采用反相器对数模转换器输出级进行驱动，但是反相器输出的信号摆幅无法控制只能为电源电压或地电压。这导致数模转换器输出级的响应速度较慢。
另一种方法是使用CML开关对数模转换器输出级进行驱动。这样能够根据电路设计来调整数模转换器输出级的控制电压。加快整个输出级的响应速度。但是CML开关的负载电阻通常为内置，而输出级的负载电阻通常为外置，而片内电阻和片外电阻的温度系数不一样，这会导致在不同情况下数模转换器输出级的状态不一致，造成输出的误差。
发明内容
本发明的目的在于提供一种数模转换芯片输出结构。以解决现有技术存在的问题中的至少一个。
为达到上述目的，本发明采用下述技术方案：
第一方面，本发明提供了一种数模转换芯片输出结构，包括：
N个输出级电路；
所述N个输出级电路的每个输出级电路包括输入差分晶体管差分对，输出阻抗提升晶体管差分对，负载晶体管差分对以及电流源，
第一个输出级电路的输入差分晶体管差分对的第一栅极接收差分信号VINN，第二栅极接收差分信号VINP；
第n+1个输出级电路的输入差分晶体管差分对的第一栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第一源极相连接；第n+1个输出级电路的输入差分晶体管差分对的第二栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第二源极相连接，其中1≤n≤N-1。
在一个具体实施例中，
所述N个输出级电路的电流源均与电源相连接，所述N个输出级电路的负载晶体管差分对的第一源极和第二源极均接地。
在一个具体实施例中，
每个所述输入差分晶体管差分对包括第一晶体管组和第二晶体管组；每个所述输出阻抗提升晶体管差分对包括第三晶体管组和第四晶体管组；每个所述负载晶体管差分对包括第五晶体管组和第六晶体管组；
第m个输出级电路的第一晶体管组的漏极与第m个输出级电路的电流源相连接；第m个输出级电路的第一晶体管组的源极与第m个输出级电路的第三晶体管组的漏极相连接；
第m个输出级电路的第二晶体管组的漏极与第m个输出级电路的电流源相连接；第m个输出级电路的第二晶体管组的源极与第m个输出级电路的第四晶体管组的漏极相连接；
第m个输出级电路的第三晶体管组的栅极与第m个输出级电路的第四晶体管组的栅极相连接；第m个输出级电路的第三晶体管组的源极与第m个输出级电路的第五晶体管组的漏极相连接；
第m个输出级电路的第四晶体管组的源极与第m个输出级电路的第六晶体管组的漏极相连接；
第m个输出级电路的第五晶体管组的栅极与第m个输出级电路的第六晶体管组的栅极相连接；第m个输出级电路的第五晶体管组的源极与第m个输出级电路的第六晶体管组的源极均接地；
其中，1≤m≤N。
在一个具体实施例中，
所述第n+1个输出级电路的第一晶体管组的栅极与所述第n个输出级电路的第三晶体管组的源极相连接；
所述第n+1个输出级电路的第二晶体管组的栅极与所述第n个输出级电路的第四晶体管组的源极相连接。
在一个具体实施例中，
所述N为3。
在一个具体实施例中，
所述第n+1个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小分别与第n个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小呈固定比例。
本发明的有益效果如下：
本发明提供的一种数模转换芯片输出结构，有助于减少环境变化对芯片的影响，降低设计难度，且有助于版图的统一绘制。且可以视情况选择不同数量的输出驱动级，有助于提升输出级的速度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出根据本发明一个实施例的一种数模转换芯片输出结构示意图。
具体实施方式
为使本发明的技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
如图1所示，本发明实施例提供一种数模转换芯片输出结构，包括：
N个输出级电路；
所述N个输出级电路的每个输出级电路都包括输入差分晶体管差分对，输出阻抗提升晶体管差分对，负载晶体管差分对以及电流源，
第一个输出级电路的输入差分晶体管差分对的第一栅极接收差分信号VINN，第二栅极接收差分信号VINP；
第n+1个输出级电路的输入差分晶体管差分对的第一栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第一源极相连接；第n+1个输出级电路的输入差分晶体管差分对的第二栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第二源极相连接；所述N个输出级电路的电流源均与电源相连接，所述N个输出级电路的负载晶体管差分对的第一源极和第二源极均接地；
所述第n+1个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小分别与第n个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小呈固定比例，其中1≤n≤N-1。
在一个具体实施例中，所述N为3。即本发明的输出结构包括三个输出级电路。
在一个具体示例中，第二输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小分别与第一输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小呈固定比例。第三输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小分别与第二输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小呈固定比例。
在一个具体示例中，第一输出级电路的输入差分晶体管差分对包括第一晶体管组M1和第二晶体管组M2；输出阻抗提升晶体管差分对包括第三晶体管组M3和第四晶体管组M4；负载晶体管差分对包括第五晶体管组M5和第六晶体管组M6。第二输出级电路的输入差分晶体管差分对包括第一晶体管组M7和第二晶体管组M8；输出阻抗提升晶体管差分对包括第三晶体管组M9和第四晶体管组M10；负载晶体管差分对包括第五晶体管组M11和第六晶体管组M12。第三输出级电路的输入差分晶体管差分对包括第一晶体管组M13和第二晶体管组M14；输出阻抗提升晶体管差分对包括第三晶体管组M15和第四晶体管组M16；负载晶体管差分对包括第五晶体管组M17和第六晶体管组M18。
所述第一输出级电路的第一晶体管组的栅极接收差分信号VINN，漏极与第一输出级电路的电流源相连接；源极与所述第一输出级电路的第三晶体管组的漏极相连接；
所述第一输出级电路的第二晶体管组的栅极接收差分信号VINP，漏极与第一输出级电路的电流源相连接；源极与所述第一输出级电路的第四晶体管组的漏极相连接；
所述第一输出级电路的第三晶体管组的栅极与所述第一输出级电路的第四晶体管组的栅极相连接；所述第一输出级电路的第三晶体管组的源极与所述第一输出级电路的第五晶体管组的漏极相连接；
所述第一输出级电路的第四晶体管组的源极与所述第一输出级电路的第六晶体管组的漏极相连接；
所述第一输出级电路的第五晶体管组的栅极与所述第一输出级电路的第六晶体管组的栅极相连接；所述第一输出级电路的第五晶体管组的源极与所述第一输出级电路的第六晶体管组的源极均接地。
所述第二输出级电路的第一晶体管组的栅极与所述第一输出级电路的第三晶体管组的源极相连接；漏极与第二输出级电路的电流源相连接；源极与第二输出级电路的第三晶体管组的漏极相连接；
所述第二输出级电路的第二晶体管组的栅极与所述第一输出级电路的第四晶体管组的源极相连接；漏极与第二输出级电路的电流源相连接；源极与第二输出级电路的第四晶体管组的漏极相连接；
所述第二输出级电路的第三晶体管组的栅极与所述第二输出级电路的第四晶体管组的栅极相连接；所述第二输出级电路的第三晶体管组的源极与所述第二输出级电路的第五晶体管组的漏极相连接；
所述第二输出级电路的第四晶体管组的源极与所述第二输出级电路的第六晶体管组的漏极相连接；
所述第二输出级电路的第五晶体管组的栅极与所述第二输出级电路的第六晶体管组的栅极相连接；所述第二输出级电路的第五晶体管组的源极与所述第二输出级电路的第六晶体管组的源极均接地。
所述第三输出级电路的第一晶体管组的栅极与所述第二输出级电路的第三晶体管组的源极相连接；漏极与第三输出级电路的电流源相连接；源极与第三输出级电路的第三晶体管组的漏极相连接；
所述第三输出级电路的第二晶体管组的栅极与所述第二输出级电路的第四晶体管组的源极相连接；漏极与第三输出级电路的电流源相连接；源极与第三输出级电路的第四晶体管组的漏极相连接；
所述第三输出级电路的第三晶体管组的栅极与所述第三输出级电路的第四晶体管组的栅极相连接；所述第三输出级电路的第三晶体管组的源极与所述第三输出级电路的第五晶体管组的漏极相连接；
所述第三输出级电路的第四晶体管组的源极与所述第三输出级电路的第六晶体管组的漏极相连接；
所述第三输出级电路的第五晶体管组的栅极与所述第三输出级电路的第六晶体管组的栅极相连接；所述第三输出级电路的第五晶体管组的源极与所述第三输出级电路的第六晶体管组的源极均接地。
所述第一输出级电路、所述第二输出级电路以及所述第三输出级电路的电流源均与电源连接。
在一个具体示例中，M7至M12的晶体管个数分别为M1至M6的四倍，M13至M18的晶体管个数分别为M7至M12的四倍。
本发明提供了一种数模转换芯片输出结构，其实施方式的好处在于每一级的偏置电压都相同，且可以同时以速度最快进行优化，因此实现了更加快速的输出。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (6)

1.一种数模转换芯片输出结构，其特征在于，包括：
N个输出级电路；
所述N个输出级电路的每个输出级电路包括输入差分晶体管差分对，输出阻抗提升晶体管差分对，负载晶体管差分对以及电流源，
第一个输出级电路的输入差分晶体管差分对的第一栅极接收差分信号VINN，第二栅极接收差分信号VINP；
第n+1个输出级电路的输入差分晶体管差分对的第一栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第一源极相连接；第n+1个输出级电路的输入差分晶体管差分对的第二栅极与第n个输出级电路的输出阻抗提升晶体管差分对的第二源极相连接，其中1≤n≤N-1。
2.根据权利要求1所述的结构，其特征在于，
所述N个输出级电路的电流源均与电源相连接，所述N个输出级电路的负载晶体管差分对的第一源极和第二源极均接地。
3.根据权利要求1所述的结构，其特征在于，
每个所述输入差分晶体管差分对包括第一晶体管组和第二晶体管组；每个所述输出阻抗提升晶体管差分对包括第三晶体管组和第四晶体管组；每个所述负载晶体管差分对包括第五晶体管组和第六晶体管组；
第m个输出级电路的第一晶体管组的漏极与第m个输出级电路的电流源相连接；第m个输出级电路的第一晶体管组的源极与第m个输出级电路的第三晶体管组的漏极相连接；
第m个输出级电路的第二晶体管组的漏极与第m个输出级电路的电流源相连接；第m个输出级电路的第二晶体管组的源极与第m个输出级电路的第四晶体管组的漏极相连接；
第m个输出级电路的第三晶体管组的栅极与第m个输出级电路的第四晶体管组的栅极相连接；第m个输出级电路的第三晶体管组的源极与第m个输出级电路的第五晶体管组的漏极相连接；
第m个输出级电路的第四晶体管组的源极与第m个输出级电路的第六晶体管组的漏极相连接；
第m个输出级电路的第五晶体管组的栅极与第m个输出级电路的第六晶体管组的栅极相连接；第m个输出级电路的第五晶体管组的源极与第m个输出级电路的第六晶体管组的源极均接地；
其中，1≤m≤N。
4.根据权利要求3所述的结构，其特征在于，
所述第n+1个输出级电路的第一晶体管组的栅极与所述第n个输出级电路的第三晶体管组的源极相连接；
所述第n+1个输出级电路的第二晶体管组的栅极与所述第n个输出级电路的第四晶体管组的源极相连接。
5.根据权利要求1所述的结构，其特征在于，
所述N为3。
6.根据权利要求1-5中任一项所述的结构，其特征在于，
所述第n+1个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小分别与第n个输出级电路的输入差分晶体管差分对的晶体管数量，输出阻抗提升晶体管差分对的晶体管数量，负载晶体管差分对的晶体管数量，以及电流源内电流大小呈固定比例。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097092A1 (en) * 2000-05-12 2002-07-25 Aude Arlo J. Circuit topology for better supply immunity in a cascaded gm/gm amplifier
US20070008035A1 (en) * 2005-07-06 2007-01-11 Wing Faat Liu Wide-Band High-Gain Limiting Amplifier with Parallel Resistor-Transistor Source Loads
CN101258674A (zh) * 2005-08-04 2008-09-03 加利福尼亚大学董事会 用于模拟和混合信号应用的折叠级联拓扑
CN101986560A (zh) * 2009-07-28 2011-03-16 索尼公司 放大电路、半导体集成电路、无线传输系统和通信装置
CN103957059A (zh) * 2014-04-10 2014-07-30 嘉兴禾润电子科技有限公司 调制驱动输出级电路
US20170041018A1 (en) * 2015-04-01 2017-02-09 National Cheng Kung University Digital to analog converter with output impedance compensation
CN110047541A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 信号发生电路和包括该信号发生电路的半导体存储器装置
CN209297191U (zh) * 2018-12-29 2019-08-23 陕西亚成微电子股份有限公司 一种放大单元、放大器及应用其的稳压器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097092A1 (en) * 2000-05-12 2002-07-25 Aude Arlo J. Circuit topology for better supply immunity in a cascaded gm/gm amplifier
US20070008035A1 (en) * 2005-07-06 2007-01-11 Wing Faat Liu Wide-Band High-Gain Limiting Amplifier with Parallel Resistor-Transistor Source Loads
CN101258674A (zh) * 2005-08-04 2008-09-03 加利福尼亚大学董事会 用于模拟和混合信号应用的折叠级联拓扑
CN101986560A (zh) * 2009-07-28 2011-03-16 索尼公司 放大电路、半导体集成电路、无线传输系统和通信装置
CN103957059A (zh) * 2014-04-10 2014-07-30 嘉兴禾润电子科技有限公司 调制驱动输出级电路
US20170041018A1 (en) * 2015-04-01 2017-02-09 National Cheng Kung University Digital to analog converter with output impedance compensation
CN110047541A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 信号发生电路和包括该信号发生电路的半导体存储器装置
CN209297191U (zh) * 2018-12-29 2019-08-23 陕西亚成微电子股份有限公司 一种放大单元、放大器及应用其的稳压器

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