KR20160128163A

KR20160128163A - 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법

Info

Publication number: KR20160128163A
Application number: KR1020150060086A
Authority: KR
Inventors: 김승범
Original assignee: 삼성전자주식회사
Priority date: 2015-04-28
Filing date: 2015-04-28
Publication date: 2016-11-07
Also published as: US9607700B2; KR102282196B1; US20160322109A1

Abstract

본 개시의 일실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 메모리 셀 어레이의 제1 셀 그룹에 제1 데이터를 기입하는 동안, 메모리 장치의 외부로부터 메모리 셀 어레이의 제2 셀 그룹에 기입할 제2 데이터를 수신하기 위하여, 페이지 버퍼의 입력 래치들에 저장된 데이터를 페이지 버퍼의 다른 래치들에 복사하는 단계를 포함할 수 있다. 본 개시의 일실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 제1 데이터의 기입이 완료되기 전, 제2 데이터의 수신을 완료할 수 있다.

Description

비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법{NON-VOLATILE MEMORY DEVICE, MEMORY SYSTEM AND OPERATING METHOD THEREOF}

본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법에 관한 것이다.

메모리 장치는 데이터를 저장하는데 사용되고, 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 비휘발성 메모리 장치의 일 예로서, 플래쉬(flash) 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에 사용될 수 있다.

본 개시의 기술적 사상은, 동작 성능을 향상시킬 수 있는 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법을 제공한다.

본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치의 동작 방법에 있어서, 비휘발성 메모리 장치는, m 및 n이 2이상의 정수일 때, 기판상에 수직으로 적층되고 n-비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 복수의 메모리 셀들 중 m개의 메모리 셀들에 데이터를 병렬적으로 기입하기 위한 페이지 버퍼를 포함할 수 있고, 상기 페이지 버퍼는 입력 래치를 포함한 n개의 래치들을 각각 포함하는 m개의 래치 모듈들을 포함할 수 있다.

본 개시의 예시적 실시예에 따른 상기 비휘발성 메모리 시스템의 동작 방법은, 상기 m개의 래치 모듈들에 저장된 제1 데이터를 상기 메모리 셀 어레이의 제1 셀 그룹에 기입하기 위하여, 상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계, 상기 적어도 하나의 펄스에 따라 변경된 상기 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, 상기 m개의 래치 모듈들의 m개의 입력 래치들을 해제시키는 단계, 및 상기 메모리 셀 어레이의 제2 셀 그룹에 기입할 제2 데이터를 m-비트 데이터 단위로, 해제된 상기 m개의 입력 래치들에 전송하는 단계를 포함할 수 있고, 상기 m개의 입력 래치들을 해제시키는 단계는, 상기 m개의 래치 모듈들 각각에 대하여 입력 래치에 저장된 데이터를 n개의 래치들 중 다른 래치에 복사하는 단계를 포함할 수 있다.

본 개시의 예시적 실시예에 따른 상기 비휘발성 메모리 시스템의 동작 방법으로서, 상기 비휘발성 메모리 시스템은 메모리 컨트롤러 및 상기 메모리 장치를 포함할 수 있고, 상기 메모리 장치에서 상기 m개의 래치 모듈들에 저장된 제1 데이터를 상기 메모리 셀 어레이의 제1 셀 그룹에 기입하기 위하여, 상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계, 상기 메모리 장치에서 상기 적어도 하나의 펄스에 따라 변경된 상기 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, 상기 m개의 래치 모듈들의 m개의 입력 래치들을 해제시키는 단계, 상기 메모리 장치에서 상기 메모리 컨트롤러로 해제 신호를 출력하는 단계, 및 상기 메모리 컨트롤러에서 상기 해제 신호에 응답하여, 상기 메모리 셀 어레이의 제2 셀 그룹에 기입할 제2 데이터 중 m-비트 데이터를 상기 메모리 장치로 전송하는 단계를 포함할 수 있고, 상기 m개의 입력 래치들을 해제시키는 단계 및 상기 제2 데이터의 m-비트 데이터를 전송하는 단계는, 상기 제1 데이터가 상기 제1 셀 그룹에 기입되는 동안 적어도 2회 이상 수행될 수 있다.

본 개시의 기술적 사상의 다른 일측면에 따른 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 비휘발성 메모리 장치는, m 및 n이 2이상의 정수일 때, 기판 상에 수직으로 적층되고 n-비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 복수의 메모리 셀들 중 하나에 데이터를 기입하기 위한 래치 모듈을 포함할 수 있고, 상기 래치 모듈은 입력 래치를 포함한 n개의 래치들을 포함할 수 있다.

본 개시의 예시적 실시예에 따라, 상기 비휘발성 메모리 장치의 동작 방법은, 상기 래치 모듈에 저장된 n-비트 제1 셀 데이터를 상기 메모리 셀 어레이의 제1 메모리 셀에 기입하기 위하여, 상기 제1 메모리 셀에 적어도 하나의 펄스를 인가하는 단계, 상기 적어도 하나의 펄스에 따라 변경된 상기 제1 메모리 셀의 상태에 기초하여, 상기 입력 래치를 해제시키는 단계, 및 상기 메모리 셀 어레이의 제2 메모리 셀에 기입할 제2 셀 데이터를 1-비트 데이터 단위로, 해제된 상기 입력 래치에 전송하는 단계를 포함할 수 있고, 상기 입력 래치를 해제시키는 단계는, 상기 입력 래치에 저장된 데이터를 상기 n개의 래치들 중 다른 래치에 복사하는 단계를 포함할 수 있다.

본 개시의 기술적 사상에 따른 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 동작 방법에 의하면, 비휘발성 메모리 장치에 데이터를 기입하는 시간이 단축될 수 있다.

또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 그것의 동작방법에 의하면, 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템에 데이터를 기입하는 시간이 단축될 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 복수의 메모리 블록들 중 하나인 제1 메모리 블록의 일 예를 나타내는 사시도이다.
도 5는 도 4의 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 데이터의 기입이 완료된 후 메모리 셀이 가지는 문턱 전압 산포를 나타내는 그래프이다.
도 7은 도 2의 메모리 장치에 포함된 페이지 버퍼의 일 예를 나타낸다.
도 8은 도 7의 페이지 버퍼에 포함된 제1 래치 모듈의 일 예를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 데이터 기입 동작의 타이밍도를 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 12a 및 도 12b는 데이터의 기입 과정에 따라 메모리 셀들이 가지는 문턱 전압 산포를 나타내는 그래프들이다.
도 13은 데이터 기입 동작 동안 메모리 셀에 인가되는 펄스들을 나타내는 그래프이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 셀에 펄스를 인가하는 방법을 나타내는 순서도이다.
도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따라 도 11의 단계 S50의 예시들을 포함하는 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따라 도 11의 단계 S70의 예시를 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따라 도 11의 단계 S90의 예시를 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 20a 및 도 20b는 도 9의 tDMA와 뱅크의 개수와 관계를 설명하기 위한 타이밍도이다.
도 21은 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 기입 제어부(122)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 메모리 셀 어레이(110)는 3차원 (3D) 메모리 어레이일 수 있다. 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. "모놀리식"은 메모리 셀 어레이(110)를 구성하는 각 레벨의 층들이 메모리 셀 어레이(110) 중 각 하부 층들의 바로 위에 적층되어 있음을 지칭할 수 있다.

미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.

본 발명의 예시적 실시예에 따라, 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 스트링들을 포함할 수 있고, 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다(도 3 및 도 4 참조). 즉, 복수의 메모리 셀들은 3차원 (3D) 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀 어레이(110)의 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들이 상술될 것이다. 다른 실시예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드(planner NAND) 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 이상의 데이터를 저할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 이하에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 트리플 레벨 셀(TLC)인 것으로 설명되나, 본 개시의 기술적 사상은 이에 한정되지 아니한다. 예를 들면, 본 개시의 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다. 또한, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)로서 사용될 수도 있다.

기입 제어부(122)는 메모리 장치(100)에 데이터를 저장하는 동작을 제어할 수 있다. 즉, 기입 제어부(122)는 외부로부터 데이터를 수신하는 동작 및 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 기입 동작을 제어할 수 있다. 본 명세서에서 기입 동작은 메모리 장치(100)의 외부로부터 수신된 데이터를 메모리 셀 어레이(110)의 적어도 하나의 메모리 셀에 저장하는 동작을 지칭할 수 있다. 본 개시의 예시적 실시예에 따라, 기입 제어부(122)는 메모리 셀 어레이(110)의 제1 셀 그룹에 제1 데이터를 기입하는 동안 메모리 셀 어레이(110)의 제2 셀 그룹에 기입될 제2 데이터를 제1 데이터의 기입이 완료되기 전에 준비할 수 있다. 이에 따라, 제1 데이터의 기입이 완료된 후, 이어서 제2 데이터의 기입이 시작될 수 있다. 제1 및 제2 셀 그룹은 병렬적으로 데이터의 기입 또는 독출이 가능한 메모리 셀들을 각각 포함할 수 있다. 예를 들면, 제1 및 제2 셀 그룹은, 후술되는 바와 같이 페이지 버퍼(150)에 의해 병렬적으로 데이터를 기입하거나 독출할 수 있는 m개의 메모리 셀들을 포함할 수 있고, 메모리 셀 어레이(110)에 포함된 메모리 셀이 n-비트 데이터를 저장할 수 있는 경우 제1 및 제2 셀 그룹은 n x m-비트 데이터를 저장할 수 있다. 메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 기입, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.

도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 사용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 지원할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.

도 2는 도 1의 메모리 시스템(10)에 포함된 메모리 장치(100)의 일 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(control logic)(120), 전압 생성부(130), 로우 디코더(140), 페이지 버퍼(150), 컬럼 디코더(160) 및 데이터 입출력 회로(170)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들이 상술될 것이다.

메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 도시되지는 않았지만, 메모리 셀 어레이(110)는 하나 이상의 스트링 선택 라인(string selection line, SSL) 및 하나 이상의 접지 선택 라인(ground selection line, GSL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(예컨대, 도 5의 MC1 내지 MC8)을 포함할 수 있다. 복수의 메모리 셀들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다.

메모리 셀 어레이(110)의 메모리 셀에 소거 전압이 인가되면 메모리 셀은 소거 상태가 되며, 메모리 셀 어레이(110)의 메모리 셀에 프로그램 전압이 인가되면 복수의 메모리 셀들은 프로그램 상태가 된다. 이때, 메모리 셀은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태 중 하나를 가질 수 있다.

일 실시예에서, 메모리 셀이 싱글 레벨 셀로서 사용되는 경우, 메모리 셀은 소거 상태 및 프로그램 상태를 가질 수 있다. 다른 실시예에서, 메모리 셀은 소거 상태 및 복수의 프로그램 상태들 중 하나를 가질 수 있다. 예를 들어, 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀은 소거 상태 및 3개의 프로그램 상태들 중 하나를 가질 수 있다. 다른 예에서, 메모리 셀이 트리플 레벨 셀인 경우, 메모리 셀은 소거 상태 및 7개의 프로그램 상태들 중 하나를 가질 수 있다.

제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 저장하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.

제어 로직(120)에서 출력된 각종 내부 제어 신호는 전압 생성부(130), 로우 디코더(140), 페이지 버퍼(150), 컬럼 디코더(160) 및 데이터 입출력 회로(170)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 페이지 버퍼(150)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 컬럼 디코더(160)에 컬럼 어드레스(Y-ADDR)를 제공할 수 있으며, 데이터 입출력 회로(170)에 입출력 제어 신호(CTRL_I/O)를 제공할 수 있다. 그러나, 본 개시는 이에 제한되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140), 페이지 버퍼(150), 컬럼 디코더(160) 및 데이터 입출력 회로(170)에 다른 내부 제어 신호들을 더 제공할 수 있다.

전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 복수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 인히빗(inhibit) 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(130)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.

로우 디코더(140)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 비선택 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 비선택 전압을 인가할 수 있다.

페이지 버퍼(150)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 프로그램 동작 또는 독출 동작을 수행할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다. 페이지 버퍼(150)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 m개에 데이터를 병렬적으로 데이터를 기입하거나 m개의 메모리 셀들로부터 데이터를 병렬적으로 독출하도록 구성될 수 있다. 페이지 버퍼(150)의 구체적인 동작은 이하에서 도 7 및 도 8을 참조하여 상술될 것이다.

도시되지는 않았으나, 메모리 장치(100)는 멀티플렉서(미도시)를 포함할 수 있고, 멀티플렉서는 메모리 셀 어레이(110) 및 페이지 버퍼(150) 사이에 배치될 수 있다. 멀티플랙서는 메모리 셀 어레이(110)와 비트라인들(BL)을 통해서 연결될 수 있고, 제어 로직(120)으로부터 수신된 내부 제어 신호에 기초하여 비트라인들(BL) 중 일부를 페이지 버퍼(150)와 연결할 수 있다.

컬럼 디코더(160)는 페이지 버퍼(150)와 연결되고, 데이터 라인들(DL)을 통해서 데이터 입출력 회로(170)와 연결될 수 있다. 컬럼 디코더(160)는 제어 로직(120)로부터 수신한 컬럼 어드레스(Y-ADDR)에 응답하여 페이지 버퍼(150)와 연결된 라인들 중 일부를 데이터 라인들(DL)과 연결할 수 있다.

데이터 입출력 회로(170)는 외부로부터 입력된 데이터(DATA)를 데이터 라인들(DL)을 통해서 컬럼 디코더(160)로 전송하거나 컬럼 디코더(160)로부터 출력된 데이터(DATA)를 메모리 장치(100)의 다수의 입출력 핀들 또는 데이터 버스를 통하여 메모리 장치(100)의 외부, 예컨대 도 1의 메모리 컨트롤러(200)로 전송할 수 있다.

본 실시예에서, 제어 로직(120)은 기입 제어부(122)를 포함할 수 있다. 도 1을 참조하여 전술한 바와 같이, 기입 제어부(122)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 기입 동작을 제어할 수 있다. 구체적으로, 본 개시의 예시적 실시예에 따라, 기입 제어부(122)는 메모리 셀 어레이(110)의 제1 셀 그룹에 제1 데이터를 기입하는 동안 메모리 셀 어레이(110)의 제2 셀 그룹에 기입될 제2 데이터를 제1 기입이 완료되기 전에 준비할 수 있다. 예를 들어, 제1 셀 그룹 및 제2 셀 그룹의 크기는 페이지의 정수배일 수 있다. 이하에서는, 도 2를 참조하여 제1 데이터 및 제2 데이터의 기입과 관련된 기입 제어부(122)의 동작이 개략적으로 설명될 것이고, 기입 제어부(122)의 구체적인 동작은 도 6 내지 도 17에서 상술될 것이다.

기입 제어부(122)는, 메모리 셀 어레이(110)의 제1 셀 그룹에 기입될 제1 데이터가 페이지 버퍼(150)에 포함된 래치들에 저장되도록, 페이지 버퍼(150), 컬럼 디코더(160) 및 데이터 입출력 회로(170)를 제어할 수 있다. 예를 들어, 기입 제어부(122)는, 데이터 입출력 회로(170)가 제1 데이터를 수신하도록 입출력 제어 신호(CTRL_I/O)를 생성하고, 제1 셀 그룹에 대응하는 컬럼 어드레스(Y-ADDR)를 생성하고, 페이지 버퍼(150)에 포함된 래치들이 제1 데이터를 저장하도록 페이지 버퍼 제어 신호(CTRL_PB)를 생성할 수 있다.

기입 제어부(122)는, 페이지 버퍼(150)의 래치들에 저장된 제1 데이터의 기입이 시작되도록, 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 예를 들어, 기입 제어부(122)는, 전압 생성부(130)가 프로그램 전압을 생성하도록 전압 제어 신호(CTRL_vol)를 생성하고, 로우 디코더(140)가 제1 셀 그룹에 대응하는 워드라인을 활성화 하도록 로우 어드레스(X-ADDR)를 생성하고, 페이지 버퍼(150)가 제1 데이터에 대응하는 신호를 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 출력하도록 페이지 버퍼 제어 신호(CTRL_PB)를 생성할 수 있다.

기입 제어부(122)는, 제1 데이터가 기입되는 동안 메모리 셀 어레이(110)의 제2 셀 그룹에 기입될 제2 데이터가 페이지 버퍼(150)에 포함된 래치들에 저장되도록, 페이지 버퍼(150), 컬럼 디코더(160) 및 데이터 입출력 회로(170)를 제어할 수 있다. 예를 들어, 기입 제어부(122)는, 데이터 입출력 회로(170)가 제2 데이터를 수신하도록 입출력 제어 신호(CTRL_I/O)를 생성하고, 제2 셀 그룹에 대응하는 컬럼 어드레스(Y-ADDR)를 생성하고, 페이지 버퍼(150)에 포함된 래치들이 제2 데이터를 저장하도록 페이지 버퍼 신호(CTRL_PB)를 생성할 수 있다. 본 실시예에서, 제1 셀 그룹에 제1 데이터의 기입이 완료되기 전에, 페이지 버퍼(150)의 래치들에 제2 데이터의 저장이 완료될 수 있고, 이에 따라 제1 데이터의 기입이 완료된 직후 제2 데이터의 기입이 시작될 수 있다.

본 실시예에서, 기입 제어부(122)는 전술한 제어 신호들을 생성하기 위한 소프트웨어 모듈 또는 하드웨어 모듈일 수 있다. 예를 들어, 제어 로직(120)는 프로세서 및 프로세서에서 수행되는 명령어들을 저장하는 메모리를 포함할 수 있고, 기입 제어부(122)는 메모리에 저장된 소프트웨어 모듈일 수 있다. 다른 예에서, 제어 로직(120)은, 예컨대 제어 신호(CTRL) 또는 커맨드(CMD)에 의해서 트리거되는 유한 스테이트 머신(finite state machine; FSM)과 같은 하드웨어 모듈일 수도 있다.

도 3은 도 2의 메모리 장치(100)에 포함된 메모리 셀 어레이(110)의 일 예(110')를 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(110')는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있다.

복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK 내지 BLKi) 중 각각은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 예를 들어, 각 메모리 블록은 제2 방향을 따라 신장된 복수의 스트링들 또는 낸드 스트링들을 포함할 수 있다. 이때, 복수의 스트링들은 제1 및 제3 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다.

복수의 메모리 블록들(BLK1 내지 BLKi)은 도 2에 도시된 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 이때, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1 내지 BLKz)은 도 4를 참조하여 더 상세하게 설명된다.

도 4는 도 3의 복수의 메모리 블록들(BLK1 내지 BLKi) 중 하나인 제1 메모리 블록(BLK1)의 일 예를 나타내는 사시도이다. 도 4를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 도 4에서는, 제1 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

기판(SUB)은 제1 도전형(예컨대, p 타입)을 가질 수 있고, 기판(SUB) 상에 제1 방향을 따라 신장되고 제2 도전형(예컨대, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 배치될 수 있다. 인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제2 방향을 따라 순차적으로 제공될 수 있고, 복수의 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들면, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.

인접한 2개의 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되고 제2 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(P)이 형성될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(pillar)(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

인접한 2개의 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 형성될 수 있다. 예를 들면, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.

복수의 필라들(P) 상에는 드레인들(DR)이 각각 배치될 수 있다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 배치될 수 있다.

도 5는 도 4의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다. 도 5를 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKi)은 도 5에 도시된 바와 같이 표현될 수 있다.

도 5를 참조하면, 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.

제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예컨대, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링은 스트링으로 지칭될 수 있다.

하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.

하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들면, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.

복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 연결될 수 있다. 또한, 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.

동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결될 수 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리될 수 있다. 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 중 동일한 스트링 라인에 연결되는 복수의 낸드 스트링들 또는 복수의 메모리 셀들은 플레인(plane)으로 지칭될 수 있다. 예를 들면, 제1 스트링 선택 라인(SSL1)에 연결되는 낸드 스트링들(NS11, NS12, NS13)은 하나의 플레인으로 지칭될 수 있다.

복수의 스트링 선택 라인들(SSL1 내지 SSL3) 중 하나를 선택하고, 복수의 워드 라인들(WL1 내지 WL8) 중 하나를 선택함으로써 프로그램될 메모리 셀을 선택할 수 있다. 예를 들면, 제1 스트링 선택 라인(SSL1)이 선택되고 제1 워드 라인(WL1)에 프로그램 전압이 인가되면, 제1 로우의 낸드 스트링(NS11, NS12, NS13)에 포함되고 제1 워드 라인(WL1)에 연결되어있는 메모리 셀들이 프로그램될 수 있다. 즉, 하나의 스트링 선택 라인 및 하나의 워드 라인에 의해서 선택된 m개의 메모리 셀들은 동시에 프로그램될 수 있다. 이와 같이, 복수의 메모리 셀들(MC1 내지 MC8)이 각각 싱글 레벨 셀일 때 동시에 m개의 메모리 셀들에 프로그램될 수 있는 데이터 단위를 페이지(또는, 페이지 데이터)로서 지칭할 수 있고, 페이지는 m-비트 데이터이다. 따라서, 메모리 셀들(MC1 내지 MC8) 중 각각이 트리플 레벨 셀인 경우, 하나의 스트링 선택 라인 및 하나의 워드 라인에 의해서 선택된 메모리 셀들은 3개의 페이지, 즉 3m-비트 데이터를 저장할 수 있다.

도 6은 데이터의 기입이 완료된 후 메모리 셀이 가지는 문턱 전압 산포를 나타내는 그래프이다. 구체적으로, 도 6은 3-비트 데이터를 저장할 수 있는 트리플 레벨 셀인 예를 나타낸다. 도 6에서, 가로축은 문턱 전압(Vth)를 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.

도 6을 참조하면, 메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 하나를 가질 수 있다. 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7)은 서로 다른 3-비트 데이터에 각각 대응할 수 있다. 서로 인접한 상태들 사이의 전압을 사용하여 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1 내지 P7) 중 메모리 셀이 가지는 상태가 판별될 수 있고, 이에 따라 메모리 셀에 저장된 데이터가 판별될 수 있다.

메모리 셀은 연결된 워드 라인을 통해서 인가되는 프로그램 전압(또는, 프로그램 펄스)에 의해서, 소거 상태(E)로부터 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 어느 하나로 천이할 수 있다. 메모리 셀의 문턱 전압(Vth)은 프로그램 펄스에 기초하여 상승(예컨대, 도 6에서 우측 방향으로 이동)할 수 있고, 제1 내지 제7 검증 전압들(V1 내지 V7)에 의해서 검증됨으로써 원하는 상태에 대응하는 값까지 이동할 수 있다. 이와 같이 메모리 셀에 데이터를 기입하는 동작은, 반복해서 수행되는 프로그램 펄스를 인가하는 프로그램 단계 및 검증 전압을 사용하는 검증 단계를 포함할 수 있다.

메모리 셀은 데이터가 기입되기 전 소거 상태(E)를 가질 수 있고, 메모리 셀을 메모리 셀에 저장될 데이터에 대응하는 최종 상태로 천이시키기 위한 다양한 프로그램 방식들이 존재할 수 있다. 도 2를 함께 참조하면, 기입 제어부(122)는 메모리 장치(100)의 특성, 예컨대 메모리 셀 어레이(110)의 물리적 특성에 기초하여 다양한 프로그램 방식들 중 하나에 기초하여 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다.

본 개시의 예시적 실시예에 따라, 데이터 기입 동작이 시작할 때 2-bit 이상의 데이터가 요구될 수 있다. 소거 상태(E)에서 메모리 셀에 인가되는 프로그램 펄스가 억제(inhibit)되는지 여부 또는 메모리 셀이 최종 상태에 도달하였는지 여부를 판단하기 위하여, 데이터 기입 동작이 시작할 때 2-bit 이상의 데이터(예컨대, 트리플 레벨 셀에서 3-bit 데이터)가 요구될 수 있다. 예를 들면, 메모리 셀은 제1 내지 제7 프로그램 상태들(P1 내지 P7) 순으로 천이됨으로써 메모리 셀이 저장하는 데이터에 대응하는 최종 상태를 가질 수 있고, 이러한 프로그램 방식은 순차적 이동 프로그래밍(sequential shift programming)으로 지칭될 수 있다. 즉, 메모리 셀에 저장될 데이터에 대응하는 상태가 제7 프로그램 상태(P7)인 경우, 메모리 셀은 소거 상태(E)로부터 제1 내지 제6 프로그램 상태들(P1 내지 P6) 순으로 천이될 수 있고, 최종적으로 제6 프로그램 상태(P6)로부터 제7 프로그램 상태(P7)로 천이될 수 있다. 또한, 인접한 워드 라인에 연결된 메모리 셀을 고려하는 재프로그램 방식(reprogramming)도 2-bit 이상의 데이터가 요구될 수 있다. 이하에서, 도 2의 기입 제어부(122)는 순차적 이동 프로그래밍을 사용하여 트리플 레벨 셀인, 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입하는 것으로 설명되지만, 본 개시의 기술적 사상은 이에 제한되지 아니한다.

도 5 및 도 6을 함께 참조하면, 순차적 이동 프로그래밍을 위하여, 하나의 스트링 선택 라인 및 하나의 워드 라인에 의해서 선택된, 각각이 트리플 레벨 셀인 m개의 메모리 셀들에 데이터가 기입되기 전 3개 페이지가 요구될 수 있다. 도 2의 기입 제어부(122)는 메모리 셀 어레이(110)에 프로그램 펄스를 인가하기 전에 페이지 버퍼(150)에 포함된 래치들이 3개 페이지, 즉 3m-비트 데이터를 저장하도록 내부 제어 신호들을 생성할 수 있다.

도 7은 도 2의 메모리 장치(100)에 포함된 페이지 버퍼(150)의 일 예(150')를 나타낸다. 도 7을 참조하면, 페이지 버퍼(150')는 래치 모듈 컨트롤러(152) 및m개의 래치 모듈들(154_1 내지 154_m)을 포함할 수 있다. 이하에서, 페이지 버퍼(150')는 도 2 및 도 7을 참조하여 상술될 것이다.

래치 모듈 컨트롤러(152)는, 기입 제어부(122)가 생성한 페이지 버퍼 제어신호(CTRL_PB)를 제어 로직(120)으로부터 수신할 수 있고, 페이지 버퍼 제어신호(CTRL_PB)에 기초하여 m개의 래치 모듈들(154_1 내지 154_m)을 제어할 수 있다. 예를 들면, 래치 모듈 컨트롤러(152)는 페이지 버퍼 제어 신호(CTRL_PB)에 기초하여, 페이지 버퍼(150')에 수신되는 데이터(D1 내지 Dm)를 m개의 래치 모듈들(154_1 내지 154_m)에 저장할 수 있고, m개의 래치 모듈들(154_1 내지 154_m)에 저장된 데이터에 따라 비트 라인들(BL1 내지 BLm)으로 신호를 출력할 수 있다. 또한, 래치 모듈 컨트롤러(152)는 페이지 버퍼 제어 신호(CTRL_PB)에 기초하여, 비트 라인들(BL1 내지 BLm)을 통해서 메모리 셀 어레이(110)로부터 신호를 수신할 수 있고, 수신된 신호에 따라 데이터(D1 내지 Dm)를 출력할 수도 있다.

본 개시의 예시적 실시예에 따라, 페이지 버퍼(150')는 하나의 스트링 선택 라인 및 하나의 워드 라인에 의해서 선택되는 메모리 셀들의 개수와 동일한 개수, 즉 m개의 래치 모듈들(154_1 내지 154_m)을 포함할 수 있다. 이에 따라, m개의 메모리 셀들에 데이터가 병렬적으로 기입될 수 있고, m개의 메모리 셀들로부터 데이터가 병렬적으로 독출될 수 있다.

도 8은 도 7의 페이지 버퍼(150')에 포함된 제1 래치 모듈(154_1)의 일 예(154_1')를 나타낸다. 도 8을 참조하면, 제1 래치 모듈(154_1')은 비트라인 감지부(1545) 및 제1 내지 제3 래치들(1541 내지 1543)를 포함할 수 있다. 이하에서, 제1 래치 모듈(154_1')은 도 2 및 도 8을 참조하여 상술될 것이다.

비트 라인 감지부(1545)는 제1 비트 라인(BL1)을 통해서 메모리 셀 어레이(110)에 연결될 수 있고, 제1 비트 라인(BL1)을 통해서 입력되는 신호를 감지하거나 제1 비트 라인(BL1)에 신호를 출력할 수 있다. 예를 들면, 비트 라인 감지부(1545)는 센스 래치를 포함할 수 있고, 제1 비트 라인(BL1)을 통해서 입력되는 신호를 감지하여 생성된 데이터를 센스 래치에 저장하거나, 센스 래치에 저장된 데이터에 기초하여 제1 비트 라인(BL1)에 신호를 출력할 수 있다. 센스 래치는 제1 래치 모듈(154_1')에 포함된 다른 래치들(예컨대, 제1 내지 제3 래치들(1541 내지 1543))과 연결될 수 있고, 서로 데이터를 주고받을 수 있다.

메모리 셀 어레이(110)에서 메모리 셀의 물리적인 크기가 감소하고 메모리 셀의 집적도가 증가함에 따라, 페이지 버퍼(150)의 물리적인 크기가 상대적으로 중대해질 수 있다. 이에 따라, 페이지 버퍼(150)에 포함된 래치 모듈들(154_1 내지 154_m) 중 각각은 기입 동작 및 독출 동작에 필요한 최소한의 래치들을 포함하도록 구성될 수 있다. 따라서, 래치 모듈들(154_1 내지 154_m) 중 각각에 포함된 래치들 중 적어도 하나는 하나의 프로그램 동작 및 독출 동작 동안 일정한 데이터를 유지하는 대신, 다양한 용도를 위하여 시간에 따라 변경되는 데이터를 저장할 수 있다.

제1 내지 제3 래치들(1541 내지 1543)은 메모리 셀에 기입될 3-비트 데이터 (또는 기입될 3-비트 데이터에 일대일 대응하는 변환된 3-비트 데이터)를 저장할 수 있다. 비트 라인 감지부(1545)는 제1 내지 제3 래치들(1541 내지 1543)에 저장된 데이터에 기초하여 제1 비트 라인(BL1)을 통해서 신호를 출력할 수 있다.

제1 내지 제3 래치들(1541 내지 1543) 중 하나가 컬럼 디코더(160)를 통해서 제1 데이터 라인(DL1)과 연결될 수 있다. 컬럼 디코더(160)를 통해서 데이터 라인(DL)과 연결된 래치는 입력 래치로서 지칭될 수 있고, 도 8의 예시에서 제3 래치(1543)가 입력 래치로 지칭될 수 있다. 제1 및 제2 래치들(1541 및 1542)은 입력 래치(1543)로부터 1-비트 데이터를 각각 전달받을 수 있다. 따라서, 페이지 버퍼(150)는 m개의 입력 래치들을 포함할 수 있다.

입력 래치(1543)는 컬럼 디코더(160)를 통해서 데이터 입출력 회로(170)와 데이터를 주고 받기 위해서, 제1 래치 모듈(154_1')에 포함된 다른 래치들 사이의 거리보다 상대적으로 더 이격되어 배치될 수 있다. 예를 들면, 입력 래치(1543)와 제1 래치 모듈(154_1')에 포함된 래치들 사이의 데이터 이동 시간 보다, 컬럼 디코더(160)를 통해 입력 래치(1543)와 데이터 입출력 회로(170) 사이의 데이터 이동 시간이 상대적으로 더 길기 때문에, 입력 래치(1543)는 제1 래치 모듈(154_1')에 포함된 다른 래치들 사이의 거리보다 상대적으로 더 이격되어 배치될 수 있다.

도시되지는 않았으나, 제1 래치 모듈(154_1')은 추가적인 래치를 더 포함할 수 있다. 예를 들면, 제1 래치 모듈(154_1')은 제1 비트 라인(BL1)을 통해서 메모리 셀을 프로그램하는 과정에서 생성된 정보를 저장하기 위한 래치를 더 포함할 수도 있다.

도 9는 본 개시의 예시적 실시예에 따라 데이터를 저장하는 동작의 타이밍도를 나타낸다. 구체적으로, 도 9는 일반적인 저장 동작의 경우(case A) 및 저장 동작의 수행 시간이 단축된 경우(case B)를 나타낸다. 이하에서, 데이터를 저장하는 동작은 도 2 및 도 9를 참조하여 상술 될 것이다.

일반적인 저장 동작의 경우(case A)를 참조하면, 메모리 장치(100)는 메모리 장치의 외부(예컨대, 도 1의 메모리 컨트롤러(200))로부터 메모리 셀 어레이(110)의 제1 셀 그룹에 기입할 제1 데이터를 수신할 수 있다. 제1 데이터는 3개 페이지 크기를 가질 수 있고, 도 9에서 3개의 페이지는 'L1', 'C1', 'M1'으로 각각 표현된다. 메모리 장치(100)는 't0'로부터 't1'까지, 즉 'tDMA' 동안 제1 데이터를 수신할 수 있다. 구체적으로, 기입 제어부(122)는 데이터 입출력 회로(170)를 통해서 제1 데이터를 수신하고, 수신된 제1 데이터를 페이지 버퍼(150)의 래치들에 저장하도록 내부 제어 신호들을 생성할 수 있다.

메모리 장치(100)는 제1 셀 그룹에 제1 데이터를 기입할 수 있다. 구체적으로, 기입 제어부(122)는 메모리 셀 어레이(110)의 제1 셀 그룹에 제1 데이터를 기입하도록 내부 제어 신호들을 생성할 수 있다. 도 6을 참조하여 전술한 바와 같이, 제1 데이터를 기입하는 동작은 반복되는 프로그램 단계 및 검증 단계를 포함할 수 있고, 제1 데이터를 기입하는 동작은 상대적으로 긴 시간이 소요될 수 있다. 즉, 제1 셀 그룹에 제1 데이터를 기입하는데 소요되는 'tPROG'는 제1 데이터를 수신하는데 소요되는 'tDMA'보다 길 수 있다.

't5'에서 제1 데이터의 기입이 완료되면, 메모리 장치(100)는 메모리 장치의 외부로부터 메모리 셀 어레이(110)의 제2 셀 그룹에 기입할 제2 데이터를 수신하고, 수신된 제2 데이터를 제2 셀 그룹에 기입할 수 있다. 제1 데이터의 경우와 같이, 제2 데이터를 수신하는데 'tDMA'가 소요되고, 제2 셀 그룹에 제2 데이터를 기입하는데 'tPROG'이 소요될 수 있다. 't8'에서 제2 데이터의 기입이 완료될 수 있고, 결과적으로 제1 및 제2 데이터를 메모리 장치(100)에 기입하는데 '2tDMA + 2tPROG'의 시간이 소요될 수 있다.

다음으로 저장 동작의 수행 시간이 단축된 경우(case B)를 참조하면, 일반적인 저장 동작의 경우(case A)와 유사하게, 't5'에서 제1 데이터의 기입이 완료될 수 있다. 그러나 저장 동작의 수행 시간이 단축된 경우(case B)에서, 메모리 셀 어레이(110)의 제1 셀 그룹에 제1 데이터를 기입하는 동안(즉, 'tPROG' 동안), 메모리 장치(100)는 메모리 셀 어레이(110)의 제2 셀 그룹에 기입할 제2 데이터를 수신할 수 있다. 구체적으로, 기입 제어부(122)는 메모리 셀 어레이(110)의 제1 셀 그룹에 제1 데이터를 기입하도록 내부 제어 신호들을 생성하는 동안, 't2', 't3' 및 't4'에서 제2 데이터의 3개 페이지들(L2, C2, M2)을 각각 수신하도록 내부 제어 신호들을 생성할 수 있다.

제1 데이터의 기입이 완료되는 시점인 't5'에 앞서서 제2 데이터의 마지막 페이지가 수신될 수 있고, 't5'에서 메모리 셀 어레이(110)의 제2 셀 그룹에 제2 데이터를 기입하는 동작이 시작될 수 있다. 구체적으로, 기입 제어부(122)는 페이지 버퍼(150)의 래치들에 저장된 제2 데이터를 메모리 셀 어레이(110)의 제2 셀 그룹에 제2 데이터를 기입하도록 내부 제어 신호들을 생성할 수 있다. 't7'에서 제2 데이터의 기입이 완료될 수 있고, 결과적으로 제1 및 제2 데이터를 메모리 장치(100)에 저장하는데 'tDMA + 2tPROG'의 시간이 소요될 수 있다. 따라서, 제1 및 제2 데이터를 메모리 장치(100)에 저장하는데 걸리는 시간이 'tDMA'만큼 단축될 수 있다. 도 9는 제1 및 제2 데이터를 도시하였으나, 데이터를 메모리 장치(100)에 저장하는데 걸리는 시간은 메모리 장치(100)에 저장될 데이터의 양이 많을수록 더 단축될 수 있다.

도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 구체적으로, 도 10은 제1 데이터를 기입하는 동안(즉, 'tPROG' 동안) 제2 데이터의 일부를 수신하는 방법을 나타내는 순서도로서, 도 10에 도시된 메모리 장치의 동작 방법에 포함된 각 단계들의 수행은 도 1 또는 도 2의 기입 제어부(122)가 생성한 내부 제어 신호들에 의해서 제어될 수 있다. 이하에서, 메모리 장치의 동작 방법은 도 2 도 7 및 도 10을 참조하여 상술될 것이다.

단계 S2에서, 제1 데이터를 m개의 래치 모듈들(154_1 내지 154_m)로부터 제1 셀 그룹에 기입하기 위하여, 적어도 하나의 펄스를 제1 셀 그룹에 인가하는 동작이 수행될 수 있다. 제1 셀 그룹에 포함된 메모리 셀들 중 적어도 하나는 인가된 펄스에 응답하여 문턱 전압이 이동함으로써 원래 상태로부터 다른 상태로 천이될 수 있다. 단계 S2에 따른 동작의 구체적인 내용은 이하에서 도 14를 참조하여 상술될 것이다.

단계 S4에서, 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, m개의 입력 래치들을 해제(release)하는 동작이 수행될 수 있다. 래치의 해제는 래치가 새로운 데이터를 저장할 수 있는 상태에 도달한 것을 지칭할 수 있다. 즉, m개의 입력 래치들이 해제됨으로써, m개의 입력 래치들은 새로운 m-비트 데이터, 즉 제2 데이터 중 m-비트 데이터를 저장할 수 있는 상태가 될 수 있다. 단계 S4에 따른 동작의 구체적인 내용은 이하에서 도 11 내지 도 13, 및 도 15a 내지 도 16을 참조하여 상술될 것이다.

단계 S6에서, 제2 셀 그룹에 기입할 제2 데이터를 m-비트 데이터 단위로, 해제된 m개의 입력 래치들에 전송하는 동작이 수행될 수 있다. 제1 데이터의 기입이 완료되기 전에, 즉 제1 데이터의 기입이 완료될 때까지 제1 셀 그룹에 인가되는 복수의 펄스들 중 일부가 완료된 시점에서, 제2 데이터의 m-비트 데이터가 전송되고 전송된 m-비트 데이터는 제1 데이터의 기입이 완료될 때까지 유지될 수 있다. 제1 데이터의 기입이 완료될 때까지 제2 데이터의 모든 m-비트 데이터가 전송될 수 있고, 이에 따라 제1 데이터의 기입이 완료된 직후 제2 데이터의 기입을 시작할 수 있다. 단계 S6에 따른 동작의 구체적인 내용은 이하에서 도 17을 참조하여 상술될 것이다.

도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다. 구체적으로 도 11은 제1 셀 그룹에 제1 데이터를 기입하는 방법을 나타내는 순서도로서, 도 11에 도시된 메모리 장치의 데이터 기입 방법에 포함된 각 단계들의 수행은 도 1 또는 도 2의 기입 제어부(122)가 생성한 내부 제어 신호들에 의해서 제어될 수 있다. 이하에서, 메모리 장치의 데이터 기입 방법은 도 2 및 도 11을 참조하여 상술될 것이다.

단계 S10에서, m개의 래치 모듈들로부터 제1 셀 그룹에 제1 데이터를 기입하기 위하여, 적어도 하나의 펄스를 제1 셀 그룹에 인가하는 동작이 수행될 수 있다. 단계 S10은 도 10의 단계2와 유사하므로, 단계 S10에 관한 중복된 설명은 생략된다.

단계 S30에서, 제1 데이터의 기입이 완료되었는지 판단하는 동작이 수행될 수 있다. 예를 들면, 제1 셀 그룹에 포함된 m개의 메모리 셀들이 제1 데이터에 대응하는 상태들로 천이된 경우, 제1 데이터의 기입이 완료된 것으로 결정될 수 있다. 구체적으로, 기입 제어부(122)는 페이지 버퍼(150)에 포함된 패스/페일(pass/fail) 회로(미도시)로부터 패스/폐일 신호를 수신할 수 있고, 패스/페일 신호에 기초하여 메모리 셀들이 제1 데이터에 대응하는 상태들로 천이되었는지 여부를 판단할 수 있다. 제1 데이터의 기입이 완료된 경우, 제1 데이터의 기입 동작은 종료할 수 있다. 그러나, 제1 데이터의 기입이 완료되지 아니한 경우, 단계 S10에 의해서 제1 셀 그룹에 적어도 하나의 펄스가 인가될 수 있다. 즉, 단계 S10 및 단계 S30은 제1 루프(L1)을 구성할 수 있다.

단계 S50에서, 입력 래치를 해제하는 것이 가능한지 판단하는 동작이 수행될 수 있다. 제1 셀 그룹에 인가된 펄스에 의해서 변경된, 제1 셀 그룹의 m개의 메모리 셀들의 상태들에 기초하여 페이지 버퍼(150)의 m개의 래치 모듈들에 포함된 m개의 입력 래치들을 해제할 수 있는지가 판단될 수 있다. 단계 S50에 따른 동작의 구체적인 내용은 이하에서 도 12a, 도 12b 및 도 13을 참조하여 상술될 것이다.

단계 S70에서, 단계 S50에서 입력 래치를 해제하는 것이 가능한 것으로 결정한 경우, m개의 입력 래치들을 해제하는 동작이 수행될 수 있다. m개의 입력 래치들을 해제하는 동작은 m개의 입력 래치들에 저장된 데이터를 다른 m개의 래치들에 복사하는 동작을 포함할 수 있다. 단계 S70에 따른 동작의 구체적인 내용은 이하에서 도 16을 참조하여 상술될 것이다.

단계 S90에서, 제2 데이터의 일부인 m-비트 데이터를 m개의 입력 래치들에 전송하는 동작이 수행될 수 있다. 단계 S70에서 m개의 입력 래치들은 해제되었으므로, m개의 입력 래치들은 새로운 데이터인 제2 데이터의 m-비트 데이터를 저장할 수 있다. 단계 S90은 단계 S6과 유사하므로, 단계 S90에 관한 중복된 설명은 생략된다.

도 11을 참조하면, 단계들(S50, S70, S90)은 제2 루프(L2)를 구성할 수 있다. 본 개시의 예시적 실시예에 따라, 제1 루프(L1)는 제2 루프(L2)로부터 독립적으로 제1 데이터의 기입이 완료될 때까지 수행될 수 있다. 제2 루프(L2)는 단계 S50에 의해서, 제1 루프(L1)(즉, 단계(S10))에 의해서 변화된, 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여 단계들(S70, S90)이 선택적으로 수행될 수 있다.

도 12a 및 도 12b는 데이터의 기입 과정에 따라 메모리 셀들이 가지는 문턱 전압 산포를 나타내는 그래프들이다. 구체적으로, 도 12a 및 도 12b는 하나의 스트링 선택 라인 및 하나의 워드 라인에 의해 선택된 메모리 셀들(즉, 제1 셀 그룹의 메모리 셀들 또는 제2 셀 그룹의 메모리 셀들)에 순차적 이동 프로그래밍에 의해서 데이터가 기입되는 과정 중 2개의 서로 다른 시점에서의 메모리 셀들이 가지는 문턱 전압 산포를 나타내는 그래프들이다. 이하에서, 도 12a 및 도 12b의 그래프들은 1 데이터가 기입되는 과정에서 제1 셀 그룹에 포함된 메모리 셀들이 가지는 문턱 전압 산포를 나타내는 것으로서 설명될 것이다. 도 12a 및 도 12b에서 산포의 크기는 설명의 편의를 위한 것일 뿐, 스케일에 맞지 아니하는 점은 인정되어야 할 것이다.

도 12a를 참조하면, 순차적 이동 프로그래밍에 의해서 제1 셀 그룹은 소거 상태(E) 및 제1 내지 제4 프로그래밍 상태들(P1 내지 P4)을 각각 가지는 메모리 셀들을 포함할 수 있다. 이 때, 도 12a에서 각각 실선으로 표시된 소거 상태(E) 및 제1 내지 제3 프로그래밍 상태들(P1 내지 P3)을 가지는 메모리 셀들은 제1 데이터에 대응하는 최종 상태에 도달한 것으로 판단될 수 있다. 또한, 도 12a에서 실선으로 표시된 제4 프로그래밍 상태(P4)를 가지는 메모리 셀들 중 일부도 최종 상태에 도달한 것으로 판단될 수 있다.

도 12a에서 실선으로 표시된 제4 프로그래밍 상태(P4)를 가지는 메모리 셀들은 제1 데이터에 대응하는 최종 상태가 제5 내지 제7 프로그래밍 상태들(P5 내지 P7) 중 하나인 메모리 셀을 포함할 수 있다. 추가적으로 인가되는 펄스에 의해서 제4 프로그래밍 상태(P4)를 가지는 메모리 셀들 중 일부는 제5 내지 제7 프로그래밍 상태들(P5 내지 P7) 중 하나인 최종 상태로 천이될 수 있다.

도 12a에 도시된 메모리 셀들이 가지는 문턱 전압 산포에서 추가적인 펄스가 제1 셀 그룹에 인가될 때, 제1 셀 그룹은 현재 자신의 상태를 유지하는 메모리 셀들 및 제5 내지 제7 프로그래밍 상태들(P5 내지 P7) 중 하나인 최종 상태로 천이되는 메모리 셀들을 포함할 수 있다. 따라서, 도 12a에 도시된 시점에서 제1 데이터의 기입 동작은 총 4개의 경우들을 처리하면 되고, 이러한 4개의 경우들은 2-비트 데이터로서 표현될 수 있다. 이에 따라, 도 8을 참조하면, 제1 내지 제3 래치들(1541 내지 1543) 중 하나의 래치, 예컨대 제3 래치(입력 래치)(1543)는 해제될 수 있다.

도 12b를 참조하면, 순차적 이동 프로그래밍에 의해서 제1 셀 그룹은 소거 상태(E) 및 제1 내지 제6 프로그래밍 상태들(P1 내지 P6)을 각각 가지는 메모리 셀들을 포함할 수 있다. 도 12a에서 설명된 바와 유사하게, 도 12b에서 실선으로 표시된 소거 상태(E) 및 제1 내지 제6 프로그래밍 상태들(P1 내지 P6)을 가지는 메모리 셀들은 제1 데이터에 대응하는 최종 상태에 도달한 것으로 판단될 수 있다. 또한, 도 12b에서 실선으로 표시된 제6 프로그래밍 상태(P6)를 가지는 메모리 셀들 중 일부도 최종 상태에 도달한 것으로 판단될 수 있다.

도 12b에서 실선으로 표시된 제 6프로그래밍 상태(P6)를 가지는 메모리 셀들은 제1 데이터에 대응하는 최종 상태가 제7 프로그래밍 상태(P7)인 메모리 셀을 포함할 수 있다. 추가적으로 인가되는 펄스에 의해서 제6 프로그래밍 상태(P6)를 가지는 메모리 셀들 중 일부는 제7 프로그래밍 상태(P7)로 천이될 수 있다.

도 12b에 도시된 메모리 셀들이 가지는 문턱 전압 산포에서 추가적인 펄스가 제1 셀 그룹에 인가될 때, 제1 셀 그룹은 현재 자신의 상태를 유지하는 메모리 셀들 및 제7 프로그래밍 상태(P7)로 천이되는 메모리 셀들을 포함할 수 있다. 따라서, 도 12b에 도시된 시점에서 제1 데이터의 기입 동작은 총 2개의 경우들을 처리하면 되고, 이러한 2개의 경우들은 1-비트 데이터로서 표현될 수 있다. 이에 따라, 도 8을 참조하면, 제1 내지 제3 래치들(1541 내지 1543) 중 2개의 래치들이 해제될 수 있다. 즉, 도 12a에 도시된 데이터 기입 동작의 시점에서 하나의 래치가 해제된 경우, 도 12b에 도시된 데이터 기입 동작의 시점에서, 하나의 래치가 더 해제될 수 있다.

도 12a 및 도 12b는 래치를 해제하는 시점들의 예시들에 불과하고, 본 개시의 기술적 사상에 따른 실시예들은 데이터 기입 동작 과정에서 도 12a 및 도 12b에서 도시된 시점들과 다른 시점에서 래치를 해제할 수 있다. 예를 들면, 도 8을 참조하여 전술한 바와 같이, 제1 데이터 기입 동작 중 제1 래치 모듈(154_1')에 포함된 래치들에 저장된 데이터는 변경될 수 있고, 또는 비트 라인 감지부(1545)는 센스 래치를 포함할 수도 있으며, 또는 제1 래치 모듈(154_1')이 추가적인 래치를 더 포함할 수도 있다. 이에 따라, 도 12a에 도시된 시점 이전에 하나의 래치가 해제될 수도 있고, 특정 시점에서 동시에 2개 이상의 래치들이 해제될 수도 있다.

도 13은 데이터 기입 동작 동안(즉, 'tPROG' 동안) 메모리 셀에 인가되는 펄스들을 나타내는 그래프이다. 구체적으로, 도 13은 트리플 레벨 셀에 인가되는 펄스들을 나타내고, 트리플 레벨 셀에 데이터를 기입하기 위하여 도 13에 도시된 펄스들 보다 많은 펄스들이 인가될 수도 있다. 이하에서, 도 13의 그래프는, 도 12a 및 도 12b를 참조하여 제1 셀 그룹에 인가되는 펄스들을 나타내는 것으로서 설명될 것이다. 도 13에 도시된 펄스의 크기 및 펄스들 사이의 간격은 설명의 편의를 위한 것일 뿐, 스케일에 맞지 아니한 점은 인정되어야 한다.

제1 셀 그룹에 인가되는 펄스들은 프로그램 펄스들(Vpgm1 내지 Vpgm7) 및 검증 펄스들(Vvfy1 내지 Vvfy7)을 포함할 수 있다. 프로그램 펄스들(Vpgm1 내지 Vpgm7)은 메모리 셀의 문턱 전압을 이동시킬 수 있고, 검증 펄스들(Vvfy1 내지 Vvfy7)은 메모리 셀의 문턱 전압을 검증하는데 사용될 수 있다. 설명의 편의를 위하여, 도 13에 도시된 펄스들(Vpgm1 내지 Vpgm7) 중 하나에 의해서 메모리 셀은 도 12a 및 도 12b에 도시된 하나의 상태로부터 인접한 상태로 천이하는 것으로서 설명될 것이다. 예를 들면, 소거 상태(E)를 가지는 메모리 셀은 'Vpgm1'이 인가되면 제1 프로그램 상태(P1)로 천이될 수 있고, 'Vvfy1'을 사용하여 제1 프로그램 상태(P1)를 가지는지(또는, 제1 프로그램 상태(P1)로의 천이가 성공했는지) 검증될 수 있다.

도 12a 및 도 12b를 참조하여 설명된 바와 같이, 제1 셀 그룹이 제4 프로그램 상태(P4)를 가지는 메모리 셀을 포함하는 시점, 즉 도 13에서 'Vpgm4'가 인가되고 'Vvfy4'가 인가된 후인 't11'에서, 하나의 래치가 해제될 수 있다. 마찬가지로, 제1 셀 그룹이 제6 프로그램 상태(P6)를 가지는 메모리 셀을 포함하는 시점, 즉 도 13에서 'Vpgm6'가 인가되고 'Vvfy6'가 인가된 후인 't12'에서, 하나의 래치가 더 해제될 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 메모리 셀에 펄스를 인가하는 방법을 나타내는 순서도이다. 구체적으로, 도 14는, 전술된 도 10의 단계 S2와 도 11의 단계 S10, 및 후술될 도 15a의 단계 S10a와 도 15b의 단계 S10b의 일 예일 수 있다.

단계 S22에서, 펄스의 억제 여부를 판단하는 동작이 수행될 수 있다. 즉, 제1 셀 그룹에 포함된 메모리 셀이 제1 데이터에 대응하는 최종 상태에 도달한 경우, 그 메모리 셀은 후속하는 펄스가 억제될 수 있다. 예를 들면, 도 8의 제1 래치 모듈(154_1')에서 비트 라인 감지부(1545)는 제1 비트 라인(BL1)을 통해서 연결되는 메모리 셀이 최종 상태에 도달한 경우, 후속하는 펄스에 의해서 상태의 천이가 일어나지 아니하도록 제1 비트 라인(BL1)에 신호를 인가할 수 있다.

단계 S24에서, 프로그램 펄스 및 검증 펄스를 순차적으로 제1 셀 그룹에 인가하는 동작이 수행될 수 있다. 예를 들면, 도 2의 메모리 장치(100)의 기입 제어부(122)는 도 13의 그래프에서 한 쌍의 프로그램 펄스 및 검증 펄스가 순차적으로 제1 셀 그룹에 인가되도록 전압 생성부(130) 및 로우 디코더(140)를 제어할 수 있다.

단계 S26에서, 제1 셀 그룹을 검증하는 동작이 수행될 수 있다. 단계 S24에서 인가된 검증 펄스에 기초하여 제1 셀 그룹의 메모리 셀들을 검증함으로써, 메모리 셀들이 단계 S24에서 인가된 프로그램 펄스에 대응하는 상태로 천이하였는지 여부가 판단될 수 있다.

도 15a 및 도 15b는 본 개시의 예시적 실시예들에 따라 도 11의 단계 S50의 예시들을 포함하는 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다. 구체적으로, 도 15a 및 도 15b는 도 11의 단계 S50에 대응하는 단계들(S52a, S54a, S52b, S54b)를 나타낼 뿐만 아니라, 도 11의 다른 단계들(S10, S30, S70, S90)에 대응하는 단계들도 나타낸다. 도 15a 및 도 15b의 단계들(S10a, S30a, S70a, S90a, S10b, S30b, S70b, S90b)은 도 11의 다른 단계들(S10, S30, S70, S90)과 유사하므로, 중복된 설명은 생략한다. 또한, 도 15a 및 도 15b의 제1 및 제2 루프들(L1a, L2a, L1b, L2b)은 도 11의 제1 및 제2 루프들(L1, L2)와 유사하므로, 중복된 설명은 생략한다.

도 15a 및 도 15b의 순서들에서 사용된 변수 'x', 함수 'V(x)' 및 함수 'T(x)'는 도 11의 단계 S50의 예시들에 대한 설명의 편의를 위하여 사용된 것으로서, 본 개시의 다른 실시예들은 도 15a 및 도 15b에 도시된 것과 다른 방식으로 도 15a 또는 도 15b의 예시와 동일한 동작을 수행할 수 있다.

도 15a를 참조하면, 단계 S05a에서 변수 'x'는 1을 가지도록 초기화될 수 있다. 또한, 단계 S54a에서 변수 'x'는 1이 증가된 값을 가질 수 있다. 변수 'x'는 정수값을 가질 수 있고, 1부터 트리플 레벨 셀이 저장할 수 있는 데이터의 비트 수인 3까지 래치가 해제될 때마다 순차적으로 변경될 수 있다.

단계 S52a에서, 단계 S10a의 검증이 성공하고 검증에 사용된 전압이 'V(x)'인지 여부를 판단하는 동작이 수행될 수 있다. 즉, 도 2의 기입 제어부(122)는 미리 정해진 적어도 하나의 기준 전압들을 저장할 수 있고, 단계 S10a에서 검증에 사용된 전압이 기준 전압에 일치하는지 여부에 기초하여 제1 셀 그룹에 대한 데이터 기입 동작의 진행 시점을 파악할 수 있다. 예를 들면, 단계 S10a에서 전압 'V(x)'는 도 12a의 'V4'일 수 있고, 단계 S10a에서 검증이 성공하고 검증에 사용된 전압이 'V4'라면 제1 셀 그룹은 제4 프로그램 상태(P4)까지 데이터 기입 동작이 진행되었음이 파악될 수 있다.

단계 S52a에서, 단계 S10a에서 검증 전압 'V(x)'를 사용한 검증이 성공한 것으로 결정된 경우, 단계 S54a에서 검증 전압과 비교될 기준 전압이 미리 정해진 기준 전압들 중 다음 기준 전압으로 변경되고, 단계 S70a에서 m개의 입력 래치들이 해제될 수 있다.

도 15b를 참조하면, 단계들(S05b, S54b)은 도 15a의 단계들(S05a, S54a)과 유사할 수 있다. 단계들(S05b, S54b)에 대한 중복된 설명은 생략한다.

단계 S52b에서, 단계 S10b의 검증이 성공하고 성공된 검증이 'T(x)'번째 인지 여부를 판단하는 동작이 수행될 수 있다. 즉, 도 2의 기입 제어부(122)는 미리 정해진 적어도 하나의 정수들을 저장할 수 있고, 미리 정해진 정수들 중 하나인 k에 대하여 단계 S10b에서 성공한 검증이 k번째 인지 여부에 기초하여 제1 셀 그룹에 대한 데이터 기입 동작의 진행 시점을 파악할 수 있다. 예를 들면, 단계 S10b에서 k는 4일 수 있고, 도 12a의 그래프와 같은 산포는 4번째 검증이 성공한 경우에 나타날 수 있으므로, 제1 셀 그룹은 제4 프로그램 상태(P4)까지 데이터 기입 동작이 진행되었음이 파악될 수 있다.

단계 S52a와 유사하게, 단계 S52b에서, 단계 S10b에서 성공한 검증이 k번째 검증인 것으로 결정된 경우, k는 사용될 미리 정해진 정수들 중 다음 정수로 변경되고, 단계 S70b에서 m개의 입력 래치들이 해제될 수 있다.

도 16은 본 개시의 예시적 실시예에 따라 도 11의 단계 S70의 예시를 나타내는 순서도이다. 도 16을 참조하면, 도 11의 단계 S70은 단계들(S72, S74, S76)을 포함할 수 있다.

도 8 및 도 16을 함께 참조하면, 제1 래치 모듈(154_1')에 포함된 입력 래치(1543)에 데이터가 입력되거나 입력 래치(1543)로부터 데이터가 출력될 수 있다. 제 1 래치 모듈(154_1')에 새로운 데이터(즉, 1-비트 데이터)가 기입되는 경우 입력 래치(1543)를 통과하여야만 하므로, 입력 래치(1543)에 저장되어 있던 데이터가 유용한 경우 입력 래치(1543)에 저장되어 있던 데이터를 다른 래치로 복사(dump)하고 새로운 데이터가 덮어써질 수 있다.

단계 S72에서, m개의 입력 래치들의 해제가 최초의 해제인지 여부를 판단하는 동작이 수행될 수 있다. 즉, 제1 셀 그룹에 제1 데이터를 기입하는 동작이 개시된 후 최초의 해제인지 여부를 판단하는 동작이 수행될 수 있다. 최초의 해제인 경우, m개의 입력 래치들은 제1 데이터를 기입하기 위한 데이터를 각각 저장하고 있었기 때문에, m개의 입력 래치들에 새로운 데이터가 덮어써질 수 있다. 제1 데이터를 기입하는 동작 중에 m개의 입력 래치들에 저장된 m-비트 데이터는 더 이상 유용하지 아니할 수 있기 때문이다.

단계 S74에서, 단계 S72에서 m개의 입력 래치가 최초의 해제가 아닌 것으로 결정된 경우, m개의 입력 래치들에 저장된 데이터를 다른 m개의 래치들에 복사하는 동작이 수행될 수 있다. 즉, 제1 셀 그룹에 제1 데이터를 기입하는 동작이 개시된 후 최초의 해제가 아닌 경우, m개의 입력 래치들은 제2 셀 그룹에 기입할 제2 데이터에 포함되는 m-비트 데이터를 저장하고 있었기 때문에, m개의 입력 래치들에 저장된 m-비트 데이터는 각각의 래치 모듈들(154_1 내지 154_m)에 포함된 다른 래치들에 복사(dump)될 수 있다. 예를 들면, 도 2 및 도 7을 참조하면, 도 2의 기입 제어부(122)는 페이지 버퍼(150)의 m개의 입력 래치들을 해제하기 위하여, 도 7의 래치 모듈 컨트롤러(152)가 m개의 입력 래치들에 저장된 데이터를 다른 m개의 입력 래치들에 복사하도록, 페이지 버퍼 제어 신호(CTRL_PB)를 생성할 수 있다.

단계 S76에서, 해제 신호가 출력되는 동작이 수행될 수 있다. 도 2를 참조하면, 기입 제어부(122)는 페이지 버퍼 제어 신호(CTRL_PB)를 생성함으로써 m개의 입력 래치들을 해제하고, 해제 신호를 메모리 장치(100)의 외부(예컨대, 도 1의 메모리 컨트롤러(200))로 출력할 수 있다. 예를 들면, 기입 제어부(122)는 제어 신호(CTRL) 또는 커맨드(CMD)가 수신되는 입력 핀의 상태(예컨대, 풀-업 또는 풀-다운)를 변경함으로써, 메모리 장치(100)의 외부로 해제 신호를 출력할 수 있다. 도 1의 메모리 컨트롤러(200)는 메모리 장치(100)로부터 수신된 해제 신호에 응답하여 제2 데이터 중 일부인 m-비트 데이터를 메모리 장치(100)에 전송할 수 있다. 트리플 레벨 셀들을 포함하는 메모리 셀 어레이(110)에서, 제1 셀 그룹에 제1 데이터를 기입하는 동안(즉, 'tPROG' 동안) m개의 입력 래치들이 3번 해제되는 경우, m개의 메모리 셀들을 포함하는 제2 셀 그룹에 기입될 제2 데이터 전체가 제1 데이터의 기입이 완료되기 전에 페이지 버퍼(150)에 저장될 수 있다.

도 17은 본 개시의 예시적 실시예에 따라 도 11의 단계 S90의 예시를 나타내는 순서도이다. 구체적으로, 도 17은 도 2의 페이지 버퍼(150)에 m-비트 데이터를 전송하는 방법을 나타내는 순서도이다. 이하에서, 도 17의 순서도는 도 2 및 도 17을 함께 참조하여 상술될 것이다.

단계 S92에서, 메모리 장치(100)의 외부로부터 m-비트 데이터를 수신하는 동작이 수행될 수 있다. 예를 들면, 기입 제어부(122)는 데이터 입출력 회로(170)가 외부로부터 m-비트 데이터를 수신하도록 입출력 제어 신호(CTRL_I/O)를 생성할 수 있다.

단계 S94에서, 수신된 m-비트 데이터를 m개의 입력 래치들에 전송하는 동작이 수행될 수 있다. 예를 들면, 기입 제어부(122)는 데이터 입출력 회로(170)로부터 컬럼 디코더(160)를 통해서 m-비트 데이터가 전달되도록, 입출력 제어 신호(CTRL_I/O) 및 컬럼 어드레스(Y-ADDR)를 생성할 수 있다. 또한, 페이지 버퍼(150)에 전달된 m-비트 데이터가 페이지 버퍼(150)의 m-개의 입력 래치들에 저장되도록 페이지 버퍼 제어 신호(CTRL_PB)를 생성할 수 있다.

도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다. 도 1을 참조하여 전술된 바와 같이, 메모리 시스템은 메모리 컨트롤러(200a) 및 메모리 장치(100a)를 포함할 수 있다.

도 18을 참조하면, 단계 S110에서, 메모리 컨트롤러(200a)는 제1 데이터를 전송할 수 있다. 메모리 컨트롤러(200a)는 제1 데이터뿐만 아니라 기입 커맨드, 제1 셀 그룹에 대응하는 기입 어드레스를 더 전송할 수 있다.

단계 S120에서, 메모리 장치(100a)는 수신된 제1 데이터를 m개의 래치 모듈들에 저장할 수 있다. 그 다음에 단계 S130에서, 메모리 장치(100a)는 제1 셀 그룹에 제1 데이터를 기입하기 위하여, 제1 셀 그룹에 적어도 하나의 펄스, 예컨대 프로그램 펄스 및 검증 펄스를 순차적으로 인가할 수 있다. 제1 셀 그룹에 포함된 메모리 셀들은 인가된 펄스에 의해서 상태가 변경될 수 있다. 단계 S140에서, 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, m개의 입력 래치들을 해제할 수 있고, 그 다음에 단계 S150에서, 메모리 장치(110a)는 해제 신호를 출력할 수 있다.

단계 S160에서, 메모리 컨트롤러(200a)는 제2 데이터의 일부인 m-비트 데이터를 전송할 수 있다. 즉, 메모리 컨트롤러(200a)는 메모리 장치(100a)로부터 출력된 해제 신호에 응답하여 메모리 장치(100a)에 제1 데이터에 연속적으로 저장할 제2 데이터의 일부인 m-비트 데이터를 전송할 수 있다. 단계 S170에서, 메모리 장치(100a)는 m-비트 데이터를 해제된 m개의 입력 래치들에 전송할 수 있다.

도시되지 않았지만, 단계들(S140 내지 S170)은 제1 데이터가 제1 셀 그룹에 기입되는 동안 2번 이상 수행될 수 있다. 예를 들면, 메모리 장치(100a)에 포함된 메모리 셀이 n-비트를 저장할 수 있는 경우, 단계들 (S140 내지 S170)은 제1 데이터가 제1 셀 그룹에 기입되는 동안 n번 이상 수행될 수 있다. 또한, 도시되지 않았지만, 단계 S130은 단계들(S140 내지 S170)로부터 독립적으로 제1 데이터의 기입이 완료될 때까지 수행될 수 있다. 제1 데이터의 기입이 완료되면, 단계 S190에서, 메모리 장치(110a)는 제2 셀 그룹에 제2 데이터의 기입을 위하여 제2 셀 그룹에 적어도 하나의 펄스를 인가할 수 있다.

도 19은 본 개시의 예시적 실시예에 따른 메모리 시스템(10')을 나타내는 블록도이고, 도 20a 및 도 20b는 도 9의 tDMA와 뱅크의 개수와 관계를 설명하기 위한 다이밍도이다. 도 19을 참조하면, 메모리 시스템(10')은 메모리 컨트롤러(200') 및 복수의 메모리 장치들(101_1 내지 104_4)을 포함할 수 있다.

도 19을 참조하면, 메모리 시스템(10')은 복수의 메모리 장치들이 메모리 컨트롤러(200')와 연결된 채널을 공유하는 구조를 포함할 수 있다. 예를 들면, 메모리 장치들(101_1 내지 101_4)은 제1 채널(CH1)을 공유할 수 있고, 제1 채널(CH1)을 통해서 메모리 컨트롤러(200')와 통신할 수 있다. 이 경우, 제1 채널(CH1)이 비지(busy) 상태가 아니라면, 메모리 장치들(101_1 내지 101_4) 중 하나가 메모리 컨트롤러(200')와 통신할 수 있다.

메모리 시스템(10')에서 서로 다른 채널들을 통해서 메모리 컨트롤러(200')에 연결된 메모리 장치들은 병렬적으로 통신할 수 있다. 도 19을 참조하면, 4개의 채널들(CH1 내지 CH4) 각각에 연결된 4개의 메모리 장치들(101_1 내지 104_1)은 제1 뱅크(BANK1)로 정의될 수 있고, 마찬가지로 제2 내지 제4 뱅크(BANK2 내지 BANK4)가 각각 정의될 수 있다. 하나의 뱅크에 포함된 메모리 장치들은 메모리 컨트롤러(200')와 동시에 통신할 수 있다.

하나의 채널을 공유하는 메모리 장치들(예컨대, 제1 채널(CH1)을 공유하는 메모리 장치들(101_1 내지 101_4))은 다른 메모리 장치가 채널을 사용하여 메모리 컨트롤러(200')와 통신하는 동안 메모리 컨트롤러(200')와의 통신이 제한된다. 예를 들면, 메모리 컨트롤러(200')가 메모리 장치(101_1)에 데이터를 전송하는 동안(즉, tDMA 동안) 메모리 장치들(101_2 내지 101_4)은 메모리 컨트롤러(200')로부터 데이터를 수신할 수 없다.

도 20a는 4개의 뱅크를 가지는 경우로서 제1 채널(CH1)에 연결된 4개의 메모리 장치들(101_1 내지 101_4)에 대한 연속적으로 데이터를 저장하는 동작을 나타내고, 도 20b는 2개의 뱅크를 가지는 경우로서 제1 채널(CH1)에 연결된 2개의 메모리 장치들(101_1 및 101_2)만 사용될 때 연속적으로 데이터를 저장하는 동작을 나타낸다. 도 20a 및 도 20b에 도시된 예시들에서, 메모리 컨트롤러(200')로부터 제1 채널(CH1)을 통해서 각각의 메모리 장치들로 총 8번의 데이터 전송이 발생한다.

도 20a를 참조하면, 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 저장 방법은 일반적인 데이터 저장 방법 보다 데이터의 저장을 완료하는 시간을 'tDMA'만큼 단축시킬 수 있다. 즉, 일반적인 데이터 저장 방법에 따르면, 제4 뱅크(BANK4)에서 도 20a에 도시된 데이터 저장의 종료 시점보다 'tDMA'만큼 지난 시점에서 데이터의 저장이 종료될 수 있다.

도 20b를 참조하면, 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 기입 방법은 일반적인 데이터 기입 방법 보다 데이터의 기입을 완료하는 시간을 '3tDMA'만큼 단축시킬 수 있다. 즉, 일반적인 데이터 기입 방법에 따르면, 제2 뱅크(BANK2)에서 도 20b에 도시된 데이터의 기입 종료 시점보다 '3tDMA'만큼 지난 시점에서 데이터의 기입이 종료될 수 있다.

메모리 시스템(10')이, 도 3 및 도 4에 도시된 바와 같은, 수직 구조의 낸드(VNAND) 플래쉬 메모리 셀들을 포함하는 메모리 장치를 포함하는 경우, 메모리 장치에 포함되는 메모리 셀들의 집적도가 증가함에 따라, 뱅크의 개수가 감소할 수 있다. 뱅크의 개수가 감소할수록, 메모리 컨트롤러(200')로부터 메모리 장치에 데이터를 전송하는 시간(즉, tDMA)으로 인한 오버헤드가 높을 수 있다. 즉, 동일한 채널에 연결된 반도체 메모리 장치들 사이 인터리빙(interleaving)이 감소될 수 있다. 따라서, 본 개시의 예시적 실시예들에 따른 메모리 장치의 동작 방법은 연속적인 데이터의 저장 시간을 단축함으로써, 이러한 오버헤드의 영향을 줄일 수 있다.

도 21은 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다. 도 21을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다.

호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있으며, 실시예들에 따라 메모리 장치(1230)에 연속적인 데이터의 저장 시간이 단축됨으로써, 호스트(1100)의 쓰기 요청에 대한 메모리 카드(1200)의 응답 시간이 단축될 수 있다.

호스트(1100)는 메모리 카드(1200)에 데이터를 저장하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.

카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.

메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.

도 22은 본 개시의 실시예들에 따른 메모리 시스템(2100)을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다. 도 22을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 도 22에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있고, 실시예들에 따라 메모리 장치(2110)에 연속적인 데이터의 저장 시간이 단축됨으로써, 프로세서(2220) 등으로부터 수신되는 쓰기 요청에 대한 메모리 시스템(2100)의 응답 시간이 단축될 수 있다. 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

RAM(2300)은 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램(mobile DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.

입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.

도 23은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다. 도 23을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 상기 복수의 메모리 장치들(3230, 3240, 3250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(3200)는 도 1 내지 도 22를 참조하여 설명된 실시예들을 이용하여 구현될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

기판 상에 수직으로 적층되고 n-비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 복수의 메모리 셀들 중 m개의 메모리 셀들에 데이터를 병렬적으로 기입하기 위한 페이지 버퍼를 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
상기 페이지 버퍼는 입력 래치를 포함한 n개의 래치들을 각각 포함하는 m개의 래치 모듈들을 포함하고,
상기 m 및 n은 2이상의 정수이고,
상기 비휘발성 메모리 장치의 동작 방법은,
상기 m개의 래치 모듈들에 저장된 제1 데이터를 상기 메모리 셀 어레이의 제1 셀 그룹에 기입하기 위하여, 상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계;
상기 적어도 하나의 펄스에 따라 변경된 상기 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, 상기 m개의 래치 모듈들의 m개의 입력 래치들을 해제시키는 단계; 및
상기 메모리 셀 어레이의 제2 셀 그룹에 기입할 제2 데이터를 m-비트 데이터 단위로, 해제된 상기 m개의 입력 래치들에 전송하는 단계를 포함하고,
상기 m개의 입력 래치들을 해제시키는 단계는, 상기 m개의 래치 모듈들 각각에 대하여 입력 래치에 저장된 데이터를 n개의 래치들 중 다른 래치에 복사하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 m개의 입력 래치들을 해제시키는 단계 및 상기 제2 데이터의 m-비트 데이터를 전송하는 단계는, 상기 제1 데이터가 상기 제1 셀 그룹에 기입되는 동안 n번 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제2항에 있어서,
상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계는 상기 제1 데이터의 기입이 완료될 때까지 적어도 n번 이상 수행되고,
상기 비휘발성 메모리 장치의 동작 방법은, 상기 제1 데이터의 기입 완료에 이어서, 상기 m개의 래치 모듈들에 저장된 상기 제2 데이터를 상기 제2 셀 그룹에 기입하기 위하여, 상기 제2 셀 그룹에 적어도 하나의 펄스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제3항에 있어서,
상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계는, 상기 적어도 n번 이상의 수행들 중 첫 번째 수행에서 상기 m개의 래치 모듈들 각각에 대하여 n개의 래치들 중 적어도 2개 이상에 저장된 데이터에 기초하여 상기 적어도 하나의 펄스를 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제3항에 있어서,
상기 적어도 하나의 펄스에 의해서 상기 제1 셀 그룹의 메모리 셀들 중 상기 제1 데이터에 대응하는 상태에 도달한 메모리 셀에 대하여, 상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계의 상기 적어도 n번 이상 수행들 중 후속하는 수행에 의한 펄스를 억제(inhibit)하는 단계를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 m개의 입력 래치들을 해제시키는 단계는, 상기 비휘발성 메모리 장치의 외부로 해제 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제2 데이터의 m-비트 데이터를 전송하는 단계는,
상기 비휘발성 메모리 장치의 외부로부터 상기 제2 데이터의 일부로써 m-비트 데이터를 수신하는 단계; 및
수신된 상기 m-비트 데이터를 해제된 상기 m개의 입력 래치들에 전송하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 입력 래치에 저장된 데이터를 복사하는 단계는, 상기 제2 데이터의 m-비트 데이터를 전송하는 단계에서 상기 제2 데이터의 첫 번째 m-비트 데이터가 전송된 후 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1항에 있어서,
상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계는, 상기 제1 셀 그룹에 적어도 하나의 프로그램 펄스 및 적어도 하나의 검증 펄스를 인가하는 단계를 포함하고,
상기 m개의 입력 래치들을 해제시키는 단계는, 상기 적어도 하나의 검증 펄스에 의한 검증 결과에 기초하여 상기 m개의 래치들을 해제시키는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
상기 메모리 장치는, 기판 상에 수직으로 적층되고 n-비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들 중 m개의 메모리 셀들에 데이터를 병렬적으로 기입하기 위한 페이지 버퍼를 포함하고,
상기 페이지 버퍼는 입력 래치를 포함한 n개의 래치들을 각각 포함하는 m개의 래치 모듈들을 포함하고,
상기 m 및 n은 2이상의 정수이고,
상기 메모리 시스템의 동작 방법은,
상기 메모리 장치에서, 상기 m개의 래치 모듈들에 저장된 제1 데이터를 상기 메모리 셀 어레이의 제1 셀 그룹에 기입하기 위하여, 상기 제1 셀 그룹에 적어도 하나의 펄스를 인가하는 단계;
상기 메모리 장치에서, 상기 적어도 하나의 펄스에 따라 변경된 상기 제1 셀 그룹의 메모리 셀들의 상태들에 기초하여, 상기 m개의 래치 모듈들의 m개의 입력 래치들을 해제시키는 단계;
상기 메모리 장치에서 상기 메모리 컨트롤러로 해제 신호를 출력하는 단계; 및
상기 메모리 컨트롤러에서, 상기 해제 신호에 응답하여 상기 메모리 셀 어레이의 제2 셀 그룹에 기입할 제2 데이터 중 m-비트 데이터를 상기 메모리 장치로 전송하는 단계를 포함하고,
상기 m개의 입력 래치들을 해제시키는 단계 및 상기 제2 데이터의 m-비트 데이터를 전송하는 단계는, 상기 제1 데이터가 상기 제1 셀 그룹에 기입되는 동안 적어도 2회 이상 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.