CN101883989A - 估计金属互连的电阻和电容的方法和设备 - Google Patents

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Abstract

本发明描述用于估计金属互连(530)的电阻和电容的技术。一种设备可包括一互连、一组焊盘(550、552、554、556)、一组隔离电路(560、562、564、566)以及一测试电路。所述组焊盘可耦合到所述互连，并用于施加电流(572)穿过所述互连且同时测量所述互连上的电压(572)。所述电流和电压可用以估计所述互连的电阻。所述测试电路可对所述互连进行充电和放电以估计所述互连的电容。所述隔离电路可在所述测试电路对所述互连进行充电和放电时使所述焊盘与所述互连隔离。所述设备可进一步包括可以镜像方式耦合的另一互连、另一组焊盘以及另一组隔离电路。可准确地估计所述两个互连之间的电阻和/或电容失配。

Description

估计金属互连的电阻和电容的方法和设备
技术领域
本发明大体上涉及电子器件，且更具体地说，涉及用于估计电子电路中的金属互连的电阻和电容的技术。
背景技术
电子电路通常具有许多电路块，所述电路块中的每一者可用各种电路元件(例如，晶体管、电阻器、电容器、电感器等)来实施。电路块可经由金属互连而耦合，所述金属互连可传导在这些电路块之间交换的信号。理想的是，金属互连应具有零电阻和零电容，且应最小程度地影响信号的传播。然而，实际上，金属互连并不理想且具有寄生电阻和电容，其可能影响信号传播以及由这些金属互连耦合的电路块的操作。可能希望能
够准确地估计金属互连的电阻和电容以便说明其效应。
发明内容
本文中描述用于估计互连的电阻和电容的技术。互连是两个点或节点之间的电连接。可用经蚀刻的金属线或迹线、或者某一其它类型的导电材料的线来形成互连。
在一种设计中，设备(例如，集成电路)可包括一第一互连、第一组焊盘和一测试电路。所述第一组焊盘可耦合到所述第一互连，并用于施加第一电流穿过所述第一互连且同时测量所述第一互连上的第一电压。所述第一电流和所述第一电压可用以估计所述第一互连的电阻。所述测试电路可对所述第一互连进行充电和放电以估计所述第一互连的电容。所述设备可进一步包括位于所述第一组焊盘与所述第一互连之间的第一组隔离电路。所述第一组隔离电路可包含熔丝或通门(pass gate)且可用以在所述测试电路对所述第一互连进行充电和放电时将所述第一组焊盘与所述第一互连隔离。
所述设备可进一步包括第二互连和耦合到所述第二互连的第二组焊盘。所述第二组焊盘可用于施加第二电流穿过所述第二互连且同时测量所述第二互连上的第二电压。所述第二电流和所述第二电压可用以估计所述第二互连的电阻。所述测试电路可对所述第一互连和所述第二互连进行充电和放电以估计所述第一互连与所述第二互连之间的电容失配。第二组隔离电路可位于所述第二组焊盘与所述第二互连之间。所述第二组隔离电路可用以在所述测试电路对所述第二互连进行充电和放电时将所述第二组焊盘与所述第二互连隔离。
下文进一步详细描述本发明的各个方面和特征。
附图说明
图1展示时钟分配网络。
图2展示所述时钟分配网络中的时钟偏斜的时序图。
图3展示用于估计小电容的测试配置。
图4展示用于测试电路的控制信号的时序图。
图5展示用于估计电阻与电容两者的测试配置。
图6展示平均电流对频率的曲线图。
图7展示用于估计两个金属互连之间的电阻失配与电容失配两者的测试配置。
图8展示具有抗时钟偏斜电路的时钟分配网络。
图9展示RC估计器电路和控制电路。
图10展示用于估计电阻和电容的过程。
具体实施方式
金属互连是集成电路(IC)裸片或印刷电路板(PCB)中用以连接电路块的线或迹线。金属互连可用任何类型的金属或导电材料来制造且可具有任何尺寸和形状。电路块可包括任何数目的电路元件。举例来说，在数字电路中，电路块可为反相器、缓冲器、逻辑门、锁存器、触发器等。
金属互连固有地具有寄生电阻和电容，其可能影响经由所述金属互连发送的电信号的时序和波形。金属互连的特性可能因此而影响由所述金属互连耦合的电路块的操作。
图1展示具有金属互连的时钟分配网络100的框图。时钟分配网络100包括缓冲器110、114和124，且可制造在IC裸片上。金属互连112将缓冲器110的输出(点X)耦合到缓冲器114的输入(点Y)。类似地，金属互连122将缓冲器110的输出耦合到缓冲器124的输入(点Z)。缓冲器110接收输入时钟信号CLKIN，且分别经由金属互连112和122来驱动缓冲器114和124。缓冲器114接收其输入时钟信号CLKY，并提供用于数字电路116的输出时钟信号。类似地，缓冲器124接收其输入时钟信号CLKZ，并提供用于数字电路126的输出时钟信号。
可能希望使CLKY信号与CLKZ信号按时间对准。金属互连112可被设计成与金属互连122相同，且可具有相同的尺寸(例如，长度、宽度和/或高度)以及相同的形状(例如，彼此的镜像)。然而，IC制造过程中的随机变化可能致使金属互连112与122在某一方面不同。所述差异可接着在点Y和点Z处的时钟信号中引起偏斜。
图2展示说明图1中的时钟分配网络100中的时钟偏斜的时序图。缓冲器110的输出处的CLKX信号展示于顶部，缓冲器114的输入处的CLKY信号展示于中间，且缓冲器124的输入处的CLKZ信号展示于底部。CLKX信号与CLKY信号之间的延迟由金属互连112的寄生效应决定。CLKX信号与CLKZ信号之间的延迟由金属互连122的寄生效应决定。理想的是，金属互连112和122应完全匹配，且CLKY信号与CLKZ信号应按时间对准。
然而，金属互连112与122之间的因随机工艺变化而导致的差异可能在CLKY信号和CLKZ信号中引起时序偏斜。时序偏斜的量可视金属互连112与122之间的差异的程度而定。在任何情况下，时序偏斜均可导致数字电路116与数字电路126在不同的时间激活，此可不利地影响性能。
可能希望能够准确地估计金属互连的寄生电阻和电容。寄生信息可用以辅助设计电路、检测时序偏斜、补偿检测到的时序偏斜、改进IC制造工艺等。
图3展示可用以准确地估计小电容的测试配置300的示意图。测试配置300利用基于电荷的电容测量(CBCM)，所述CBCM由D·西尔威斯特(D.Sylvester)和C·胡(C.Hu)在可公开得到的标题为“深亚微米互连的分析建模和表征(Analytical Modeling andCharacterization of Deep-Submicron Interconnect)”(IEEE会议记录，第89卷，第634到664页，2001年5月)的论文中详细地描述。
测试电路310包括P沟道金属氧化物半导体(PMOS)晶体管312a和312b以及N沟道MOS(NMOS)晶体管314a和314b。PMOS晶体管312a和312b使其源极分别耦合到电流表320a和320b，使其栅极接收V1控制信号，且使其漏极分别耦合到节点A和B。NMOS晶体管314a和314b使其漏极分别耦合到节点A和B，使其栅极接收V2控制信号，且使其源极耦合到电路接地。测试信号产生器340产生V1和V2控制信号。电流表320a和320b进一步经由单独的节点耦合到电源电压VDD。
金属互连330a从节点A延伸到节点D。电容待估计的电容器332在节点U处耦合到金属互连330a。金属互连330b从节点B延伸到节点V，且与从节点A到节点U的金属互连330a匹配。因此，金属互连330a和330b与连接电容器332的点相符。
图4展示用于测试电路310的V1和V2控制信号的时序图。两个控制信号具有相同频率f，但经产生以使得在任何给定时刻仅接通图3中的PMOS晶体管312或NMOS晶体管314。
测试电路310如下操作。在从图4中的时间T4到T5的时间间隔TN期间，V1和V2控制信号均处于逻辑高，NMOS晶体管314a和314b接通，且PMOS晶体管312a和312b关断。金属互连330a和330b、电容器332以及晶体管312和314的电容经由NMOS晶体管314a和314b完全放电。在从图4中的时间T8到T9的时间间隔TP期间，V1和V2控制信号均处于逻辑低，NMOS晶体管314a和314b关断，且PMOS晶体管312a和312b接通。金属互连330a和330b、电容器332以及晶体管312和314的电容经由PMOS晶体管312a和312b完全充电到电源电压VDD。在t＝1/f的每一测试周期中重复对所述电容的充电和放电。
在接通NMOS晶体管314之前，PMOS晶体管312完全关断。为实现此目的，V2控制信号在图4中的时间T3处开始转变为逻辑高，这在V1控制信号在时间T2处已达到逻辑高之后发生。类似地，在接通PMOS晶体管312之前，NMOS晶体管314完全关断。为实现此目的，V1控制信号在时间T7处开始转变为逻辑低，这在V2控制信号在时间T6处已达到逻辑低之后发生。V1和V2控制信号的时序无需为精确的。V2控制信号上的低到高转变(例如，在时间T3处)应在V1控制信号已经达到逻辑高(例如，在时间T2处)之后开始。V1控制信号上的高到低转变(例如，在时间T7处)应在V2控制信号已经达到逻辑低(例如，在时间T6处)之后开始。
可将每一测试周期中的总电荷表达为：
QA＝(CA+C)·VDD＝IA·t，以及                            等式(1)
QB＝CB·VDD＝IB·t，                                    等式(2)
其中CA是与节点A相关联的寄生电容，
CB是与节点B相关联的寄生电容，
C是电容器332的电容，
IA和IB分别是节点A和B的平均充电电流，且
QA和QB分别是节点A和B的总电荷。
可分别用电流表320a和320b来准确地测量平均电流IA和IB。电容CA包括从节点A到节点U的金属互连330a的电容以及晶体管312a和314b的寄生电容。电容CB包括金属互连330b的电容以及晶体管312b和314b的寄生电容。电容CB应等于电容CA，因为金属互连330a和330b是匹配的，且晶体管也是匹配的。
可组合等式(1)与等式(2)，如下：
I net = I A - I B = ( C A + C - C B ) · V DD t ≈ C · V DD · f . 等式(3)
等式(3)指示可基于平均电流IA与IB之间的差、电源电压VDD以及频率f来估计电容C。可测量平均电流IA和IB。电源电压VDD和频率f是已知的或可确定。
测试配置300可准确地估计电容器332的电容，所述电容可为非常小的电容(例如，小于1毫微微法拉(fF))。电容估计的准确性取决于平均电流IA与IB的测量的准确性、金属互连330a与330b的匹配，以及PMOS晶体管312与NMOS晶体管314的匹配。
可能希望准确地估计金属互连的电阻和电容两者。电阻和电容信息可用以更好地或更完整地表征金属互连。测试配置300可准确地估计电容，但并不非常适合用于估计电阻。
图5展示可用以准确地估计电阻和电容两者的测试配置500的示意图。测试电路510包括PMOS晶体管512和NMOS晶体管514。PMOS晶体管512使其源极耦合到电流表520，使其栅极接收V1控制信号，且使其漏极耦合到节点A。NMOS晶体管514使其漏极耦合到节点A，使其栅极接收V2控制信号，且使其源极耦合到电路接地。测试信号产生器540产生可如图4中所示的V1和V2控制信号。电流表520进一步耦合到电源电压VDD。
电阻和电容待估计的金属互连530在节点P与节点Q之间延伸。一般来说，金属互连530可具有任何形状、长度、尺寸、结构(例如，布局式样或层)以及其它属性(例如，到最靠近的线的距离)，所有所述属性均可影响金属互连530的电阻和电容特性。在图5中所示的实例中，金属互连530具有之字形形状。节点A经由金属线532耦合到节点P，所述金属线532可被视为金属互连530的一部分。
测试焊盘550和554分别经由隔离(Iso)电路560和564耦合到节点P。测试焊盘552和556分别经由隔离电路562和566耦合到节点Q。每一隔离电路可为熔丝或通门。熔丝是可提供电连接或可被烧断以提供电绝缘的结构。一旦熔丝被烧断，所述效应便是永久性的。通门可为晶体管或某一其它类型的开关。通门可闭合以提供电连接，或通门可断开以提供电绝缘。不同于熔丝，通门可经由控制信号来闭合或断开。
可经由开尔文(Kelvin)型四点测量来准确地估计金属互连530的电阻。为了估计电阻，将电流源570应用于测试焊盘554和556，且电流源570提供电流IL穿过这些测试焊盘和金属互连530。将电压表572应用于测试焊盘550和552，且电压表572测量金属互连530上的电压VL。由于电压表572使用小量电流来测量电压，因此来自电流源570的电流IL相对于被电压表572虹吸的电流应较大，以便减少电压表572对电阻估计的准确性的影响。可将电压表572应用于最靠近节点P和Q的测试焊盘，以改进金属互连530上的电压测量的准确性。
可如下估计金属互连530的电阻RL：
R L = V L I L . 等式(4)
可准确地为电流源570设置电流IL，且可由电压表572来准确地测量电压VL。接着可基于电压VL和电流IL的准确值来准确地估计金属互连530的电阻RL。
将测试焊盘550到556用于四点测量以准确地估计金属互连530的电阻。这些测试焊盘的寄生电容与金属互连530的待估计电容相比可能较大。因此可能希望在进行测量以估计金属互连530的电容时隔离所述测试焊盘并去除其寄生电容。这可通过使用隔离电路560到566隔离测试焊盘来实现。
为了估计金属互连530的电容，可首先隔离四个测试焊盘550到556(例如，通过针对四个相关联的隔离电路560到566烧断熔丝或断开通门)。信号产生器540接着可产生V1和V2控制信号(例如，如图4中所示)。电流表520可测量用以经由PMOS晶体管512将金属互连530的电容CL以及与节点A相关联的寄生电容CP完全充电到电源电压VDD的平均电流I。
可将平均电流I表达为：
I＝(CL+CP)·VDD·f。                                         等式(5)
等式(5)指示平均电流I取决于正被充电的电容CL和CP以及电源电压VDD和频率f。可针对不同的电源电压和/或不同的频率来进行平均电流的测量，以改进准确性。
图6展示图5中的测试配置500的平均电流I对频率f的曲线图。可在三个不同频率f1、f2和f3下进行测量，以分别获得平均电流I1、I2和I3。可将这些测量值标绘在平均电流对频率的图表上。可确定三个数据点的最佳拟合直线610，并将其绘制在所述曲线图中。线610在电流I0处与垂直轴(其对应于DC或f＝0)相交。I0是寄生漏电流，其可包括金属互连530的迹线上的电介质泄漏以及节点A处的PMOS晶体管512与NMOS晶体管514的结泄漏。
可基于线610来估计金属互连530的电容，如下：
C L + C P = I x - I 0 V DD · f x ≈ C L , 等式(6)
其中Ix和fx可对应于线610上的任何点。金属互连530的电容CL可比寄生电容CP大得多。因此可基于线610来准确地估计金属互连530的电容CL。
图6展示平均电流I对频率f的曲线图。可针对特定频率获得平均电流I对电源电压VDD的类似曲线图。可基于可用数据点来绘制最佳拟合直线，且将所述最佳拟合直线用以估计金属互连530的电容CL。
图7展示可用以准确地估计两个金属互连中的电阻失配和电容失配两者的测试配置700的示意图。测试电路710包括如上文针对图3所描述的那样耦合的PMOS晶体管712a和712b以及NMOS晶体管714a和714b。测试信号产生器740产生V1和V2控制信号(例如，如图4中所示)。电流表720a和720b分别耦合到PMOS晶体管712a和712b的源极，且还经由单独的节点耦合到电源电压VDD。
金属互连730a在节点P与节点Q之间延伸，其中节点P经由金属线732a耦合到节点A。测试焊盘750a和754a分别经由隔离电路760a和764a耦合到节点P。测试焊盘752a和756a分别经由隔离电路762a和766a耦合到节点Q。类似地，金属互连730b在节点R与节点S之间延伸，其中节点R经由金属线732b耦合到节点B。测试焊盘750b和754b分别经由隔离电路760b和764b耦合到节点R。测试焊盘752b和756b分别经由隔离电路762b和766b耦合到节点S。每一隔离电路可为熔丝或通门。金属互连730b可与金属互连730a匹配。
可用四点测量来准确地估计金属互连730a的电阻。为了进行此测量，电流源770a可提供电流ILA穿过测试焊盘754a和756a以及金属互连730a，且电压表772a可在测试焊盘750a和752a处测量金属互连730a上的电压VLA。接着可基于所述电流ILA和所述电压VLA来估计金属互连730a的电阻RLA，如等式(4)中所示。可以类似方式来准确地估计金属互连730b的电阻。电流源770b可提供电流ILB穿过测试焊盘754b和756b以及金属互连730b，且电压表772b可在测试焊盘750b和752b处测量金属互连730b上的电压VLB。接着可基于所述电流ILB和所述电压VLB来估计金属互连730b的电阻RLB。可将电阻失配计算为电阻RLA与RLB之间的差。
为了估计金属互连730a与730b的电容失配，可首先隔离八个测试焊盘750a到756b(例如，通过针对八个相关联的隔离电路760a到766b烧断熔丝或断开通门)。信号产生器740接着可产生V1和V2控制信号(例如，如图4中所示)。电流表720a可测量用以经由PMOS晶体管712a将金属互连730a的电容CLA以及与节点A相关联的寄生电容CPA完全充电到电源电压VDD的平均电流IA。电流表720b可测量用以经由PMOS晶体管712b将金属互连730b的电容CLB以及与节点B相关联的寄生电容CPB完全充电到电源电压VDD的平均电流IB。
可将平均电流IA与IB之间的差表达为：
I net = I A - I B = ( C LA + C PA - C LB - C PB ) · V DD t ≈ ( C LA - C LB ) · V DD · f . 等式(7)
等式(7)指示可基于平均电流IA与IB之间的差、电源电压VDD和频率f来估计电容失配CLA-CLB。可准确地测量平均电流IA和IB。电源电压VDD和频率f是已知的或可准确地确定。可准确地估计电容失配，因为：(i)寄生电容CPB应大致等于寄生电容CPA，因为节点A和节点B处的线结构是匹配的，且测试电路710中的晶体管也是匹配的；且/或(ii)电容CLA和CLB分别比寄生电容CPA和CPB大得多。
可估计金属互连730a的电容CLA(例如，如上文针对图5所描述)。也可以类似方式来估计金属互连730b的电容CLB。
电阻可取决于温度，而电容可不取决于温度。如果用熔丝来实施隔离电路，那么可在烧断熔丝以进行电容测量之前针对不同温度来测量每一金属互连的电阻。
图5展示可用以估计金属互连530的电阻和电容的实例测试配置500。图7展示可用以估计金属互连730a和730b的电阻失配和电容失配的实例测试配置700。还可设计并使用其它测试配置来估计电阻、电容和失配。举例来说，可通过共享焊盘来减少测试焊盘的数目。
测试配置500和/或700可实施在IC裸片上，并用以表征IC制造工艺中的变化。明确地说，可基于本文中所描述的测试配置来测量后端(其指代IC制造工艺的互连和金属化步骤)中的随机工艺变化。电阻和电容测量可用以得出准确的后端统计失配模型，可接着在电路设计阶段中使用所述模型。举例来说，可使用准确的统计失配模型来改进时钟分配网络的设计。通常，可获得失配的保守估计，且可加上额外容限以获得总失配估计。可接着通过所述总失配估计来确定可在距离缓冲器114多远处放置缓冲器114和124的上限。如果可更准确地估计所述失配，那么可使用较小的容限，且可将缓冲器114和124放置成离缓冲器114较远。
还可使用对电阻和电容的准确估计来改进IC制造工艺。一些参数(例如，有效电阻率、金属粒度和势垒厚度变化)可仅取决于电阻。一些其它参数(例如，电介质污染)可仅取决于电容。可基于准确的电阻和电容估计来改进IC制造工艺的特定部分。
图5和图7中的电流源、电流表和电压表可为用以进行测量以估计金属互连的电阻和电容的外部测试装备，其可制造在IC裸片或PCB上。也可用可连同所述测试配置一起实施的电路来实施电流源、电流表和/或电压表(或其等效功能)。
图8展示具有抗时钟偏斜电路850的时钟分配网络800的框图。时钟分配网络800包括缓冲器810、814和824、金属互连812和822以及数字电路816和826，其如上文分别针对图1中的缓冲器110、114和124、金属互连112和122以及数字电路116和126所描述的那样耦合。
测试焊盘830和831分别经由隔离电路840和841耦合到抗时钟偏斜电路850的节点A。测试焊盘832和833分别经由隔离电路842和843耦合到缓冲器814的输入处的节点Y。测试焊盘834和835分别经由隔离电路844和845耦合到抗时钟偏斜电路850的节点B。测试焊盘836和837分别经由隔离电路846和847耦合到缓冲器824的输入处的节点Z。每一隔离电路可为熔丝或通门。
测试焊盘830到833可用以经由四点测量来估计金属互连812的电阻，如上文针对图5所描述。类似地，测试焊盘834到837可用以经由四点测量来估计金属互连822的电阻。可将对金属互连812和822的电阻估计和/或电阻失配估计提供给抗时钟偏斜电路850。隔离电路840到847可将测试焊盘830到837耦合到金属互连812和822以进行电阻测量，且可使所述焊盘与金属互连隔离以进行电容测量。
抗时钟偏斜电路850可动态地估计金属互连812与822之间的因随机工艺变化而导致的失配，且可补偿因所述失配而导致的时钟偏斜。在图8所示的设计中，抗时钟偏斜电路850包括电阻和电容(RC)估计器电路860以及失配补偿控制电路870。估计器电路860可估计金属互连812的电阻和/或电容、金属互连822的电阻和/或电容、金属互连812与822之间的电阻失配、金属互连812与822之间的电容失配等。估计器电路860可将电阻和/或电容信息提供给控制电路870。控制电路870可调整缓冲器814和/或缓冲器824的操作，使得点Y处的CLKY信号与点Z处的CLKZ信号按时间对准。
图9展示图8中的抗时钟偏斜电路850内的RC估计器电路860和控制电路870的设计的示意图。在此设计中，RC估计器电路860包括测试电路910、电流源920a和920b以及控制单元930，其分别以与图7中的测试电路710、电流表720a和720b以及测试信号产生器740类似的方式耦合。
测试电路910包括如上文针对图7所描述的那样耦合的PMOS晶体管912a和912b以及NMOS晶体管914a和914b。测试电路910进一步包括耦合在节点A与节点C之间的开关916a以及耦合在节点B与节点C之间的开关916b。开关916a和916b可在对电阻或电容进行测量时断开，且可在正常操作期间闭合。开关916a和916b可被设计成在正常操作期间具有较小损耗。
控制单元930可基于参考时钟信号(图9中未展示)而产生V1和V2控制信号(例如，如图4中所示)。控制单元930还可从电流源920a和920b接收电流，并提供关于金属互连812和822的电容或电容失配的信息。如果电源电压VDD和频率f是已知的，那么来自电流源920a和920b的平均电流之间的差与电容失配成比例。
在图9中所示的设计中，控制电路870包括查找表970和控制信号产生器980。查找表970可接收来自控制单元930的电容信息，以及电阻信息，其可在操作开始时确定或在操作期间动态地确定。查找表970可基于电阻和电容信息而提供控制信息。产生器980可产生用于缓冲器814和/或824的适当控制信号，以使CLKY信号与CLKZ信号按时间对准。举例来说，如果金属互连812具有高于金属互连822的电阻和/或电容的电阻和/或电容，那么用于缓冲器814的控制信号可增加缓冲强度，且反之亦然。对缓冲器814或824进行调整的量可取决于金属互连812和822之间的失配的量。
图8和图9展示本文中所描述的用于时钟分配网络的技术的实例应用。所述技术还可用以估计用于其它应用的金属互连的电容、电阻和/或失配。
图10展示用于估计电阻和电容的过程1000的设计。可通过经由第一焊盘和第二焊盘施加第一电流穿过第一互连且同时经由第三焊盘和第四焊盘测量所述第一互连上的第一电压，来估计所述第一互连的电阻(框1012)。可通过在所述第一到第四焊盘与所述第一互连隔离的情况下对所述第一互连进行充电和放电，来估计所述第一互连的电容(框1014)。
可通过经由第五焊盘和第六焊盘施加第二电流穿过第二互连且同时经由第七焊盘和第八焊盘测量所述第二互连上的第二电压，来估计所述第二互连的电阻(框1016)。可通过在所述第五到第八焊盘与所述第二互连隔离的情况下对所述第二互连进行充电和放电，来估计所述第二互连的电容(框1018)。可基于第一控制信号分别用第一晶体管和第二晶体管对第一互连和第二互连进行充电，且可基于第二控制信号分别用第三晶体管和第四晶体管对第一互连和第二互连进行放电。
另外或代替地，可通过在所述第一到第四焊盘与所述第一互连隔离且所述第五到第八焊盘与所述第二互连隔离的情况下对所述第一互连和所述第二互连进行充电和放电，来估计所述第一互连与所述第二互连之间的电容失配(框1020)。对于框1020，可确定分别用于对第一互连和第二互连进行充电的第一平均电流与第二平均电流之间的差。还可确定对第一互连和第二互连进行充电和放电所处的频率。接着可基于所述第一平均电流与所述第二平均电流之间的差以及所述频率来估计所述第一互连与所述第二互连之间的电容失配(例如，如等式(7)中所示)。
可将本文中所描述的测试配置实施在IC、射频IC(RFIC)、混合信号IC、专用集成电路(ASIC)、PCB、电子装置等上。还可用例如互补金属氧化物半导体(CMOS)、NMOS、PMOS、双极型结晶体管(BJT)、双极型CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等各种IC工艺技术来制造测试配置。
实施本文中所描述的测试配置的设备可为独立装置，或可为较大装置的一部分。装置可为(i)单独IC；(ii)一组一个或一个以上IC，其可包括用于存储数据和/或指令的存储器IC；(iii)RFIC，例如RF接收器(RFR)或RF发射器/接收器(RTR)；(iv)ASIC，例如移动台调制解调器(MSM)；(v)可嵌入其它装置内的模块；(vi)接收器、蜂巢式电话、无线装置、手持机或移动单元；(vii)其它。
提供本发明的先前描述是为了使所属领域的技术人员能够制作或使用本发明。对本发明的各种修改对于所属领域的技术人员来说将是显而易见的，且在不脱离本发明的范围的情况下，本文中所定义的一般原理可适用于其它变化。因此，本发明无意限于本文中所描述的实例和设计，而是将被赋予与本文中所揭示的原理和新颖特征一致的最广范围。

Claims (25)

1.一种设备，其包含：
第一互连；
第一组焊盘，其耦合到所述第一互连，并用于施加第一电流穿过所述第一互连且同时测量所述第一互连上的第一电压，所述第一电流和所述第一电压用以估计所述第一互连的电阻；以及
测试电路，其经配置以对所述第一互连进行充电和放电，以估计所述第一互连的电容或估计所述第一互连的电容失配。
2.根据权利要求1所述的设备，其中所述第一组焊盘包含
第一焊盘，其耦合到所述第一互连的第一端，
第二焊盘，其耦合到所述第一互连的第二端，所述第一和第二焊盘用以测量所述第一互连上的所述第一电压，
第三焊盘，其耦合到所述第一互连的所述第一端，以及
第四焊盘，其耦合到所述第一互连的所述第二端，所述第三和第四焊盘用以施加所述第一电流穿过所述第一互连。
3.根据权利要求1所述的设备，其进一步包含：
第一组隔离电路，其位于所述第一组焊盘与所述第一互连之间。
4.根据权利要求3所述的设备，其中当所述测试电路对所述第一互连进行充电和放电以估计所述第一互连的所述电容时，所述第一组隔离电路使所述第一组焊盘与所述第一互连隔离。
5.根据权利要求3所述的设备，其中所述第一组隔离电路包含熔丝或通门。
6.根据权利要求1所述的设备，其中所述测试电路包含
第一晶体管，其经配置以基于第一控制信号对所述第一互连进行充电，以及
第二晶体管，其耦合到所述第一晶体管且经配置以基于第二控制信号对所述第一互连进行放电。
7.根据权利要求6所述的设备，其中在所述第二控制信号接通所述第二晶体管之前，所述第一控制信号完全关断所述第一晶体管，且其中在所述第一控制信号接通所述第一晶体管之前，所述第二控制信号完全关断所述第二晶体管。
8.根据权利要求6所述的设备，其中所述第一晶体管是P沟道金属氧化物半导体(PMOS)晶体管，且所述第二晶体管是N沟道MOS(NMOS)晶体管。
9.根据权利要求1所述的设备，其进一步包含：
第二互连；以及
第二组焊盘，其耦合到所述第二互连，并用于施加第二电流穿过所述第二互连且同时测量所述第二互连上的第二电压，所述第二电流和所述第二电压用以估计所述第二互连的电阻，其中所述测试电路经配置以对所述第一和第二互连进行充电和放电，以估计所述第一互连与所述第二互连之间的电容失配。
10.根据权利要求9所述的设备，其中所述第一组焊盘包含
第一和第二焊盘，其耦合到所述第一互连的第一端，
第三和第四焊盘，其耦合到所述第一互连的第二端，所述第一和第三焊盘用以施加所述第一电流穿过所述第一互连，且所述第二和第四焊盘用以测量所述第一互连上的所述第一电压，
第五和第六焊盘，其耦合到所述第二互连的第一端，以及
第七和第八焊盘，其耦合到所述第二互连的第二端，所述第五和第七焊盘用以施加所述第二电流穿过所述第二互连，且所述第六和第八焊盘用以测量所述第二互连上的所述第二电压。
11.根据权利要求10所述的设备，其进一步包含：
第一组隔离电路，其位于所述第一组焊盘与所述第一互连之间；以及
第二组隔离电路，其位于所述第二组焊盘与所述第二互连之间，当所述测试电路对所述第一和第二互连进行充电和放电以估计所述第一互连与所述第二互连之间的所述电容失配时，所述第一组隔离电路使所述第一组焊盘与所述第一互连隔离，且所述第二组隔离电路使所述第二组焊盘与所述第二互连隔离。
12.根据权利要求9所述的设备，其中所述测试电路包含
第一和第二晶体管，其经配置以基于第一控制信号分别对所述第一和第二互连进行充电，以及
第三和第四晶体管，其分别耦合到所述第一和第二晶体管且经配置以基于第二控制信号分别对所述第一和第二互连进行放电。
13.一种集成电路，其包含：
第一互连；
第一组焊盘，其耦合到所述第一互连，并用于施加第一电流穿过所述第一互连且同时测量所述第一互连上的第一电压，所述第一电流和所述第一电压用以估计所述第一互连的电阻；以及
测试电路，其经配置以对所述第一互连进行充电和放电，以估计所述第一互连的电容或估计所述第一互连的电容失配。
14.根据权利要求13所述的集成电路，其进一步包含：
第二互连；以及
第二组焊盘，其耦合到所述第二互连，并用于施加第二电流穿过所述第二互连且同时测量所述第二互连上的第二电压，所述第二电流和所述第二电压用以估计所述第二互连的电阻，其中所述测试电路经配置以对所述第一和第二互连进行充电和放电，以估计所述第一互连与所述第二互连之间的电容失配。
15.一种方法，其包含：
通过经由第一和第二焊盘施加第一电流穿过第一互连且同时经由第三和第四焊盘测量所述第一互连上的第一电压，来估计所述第一互连的电阻；以及
通过在所述第一到第四焊盘与所述第一互连隔离的情况下对所述第一互连进行充电和放电，来估计所述第一互连的电容或所述第一互连的电容失配。
16.根据权利要求15所述的方法，其中所述估计所述第一互连的所述电容或所述第一互连的所述电容失配包含
基于第一控制信号用第一晶体管对所述第一互连进行充电，以及
基于第二控制信号用第二晶体管对所述第一互连进行放电。
17.根据权利要求15所述的方法，其进一步包含：
通过经由第五和第六焊盘施加第二电流穿过第二互连且同时经由第七和第八焊盘测量所述第二互连上的第二电压，来估计所述第二互连的电阻，且
其中所述估计所述第一互连的所述电容或所述第一互连的所述电容失配包含通过在所述第一到第四焊盘与所述第一互连隔离且所述第五到第八焊盘与所述第二互连隔离的情况下对所述第一和第二互连进行充电和放电，来估计所述第一互连与所述第二互连之间的电容失配。
18.根据权利要求17所述的方法，其中所述估计所述第一互连与所述第二互连之间的所述电容失配包含
确定分别用于对所述第一和第二互连进行充电的第一平均电流与第二平均电流之间的差，
确定对所述第一和第二互连进行充电和放电所处的频率，以及
基于所述第一平均电流与所述第二平均电流之间的所述差以及所述频率来估计所述第一互连与所述第二互连之间的所述电容失配。
19.一种设备，其包含：
用于通过经由第一和第二焊盘施加第一电流穿过第一互连且同时经由第三和第四焊盘测量所述第一互连上的第一电压来估计所述第一互连的电阻的装置；以及
用于通过在所述第一到第四焊盘与所述第一互连隔离的情况下对所述第一互连进行充电和放电来估计所述第一互连的电容或所述第一互连的电容失配的装置。
20.根据权利要求19所述的设备，其进一步包含：
用于通过经由第五和第六焊盘施加第二电流穿过第二互连且同时经由第七和第八焊盘测量所述第二互连上的第二电压来估计所述第二互连的电阻的装置；且
其中所述用于估计所述第一互连的所述电容或所述第一互连的所述电容失配的装置包含
用于通过在所述第一到第四焊盘与所述第一互连隔离且所述第五到第八焊盘与所述第二互连隔离的情况下对所述第一和第二互连进行充电和放电来估计所述第一互连与所述第二互连之间的电容失配的装置。
21.根据权利要求20所述的设备，其中所述用于估计所述第一互连与所述第二互连之间的所述电容失配的装置包含
用于确定分别用于对所述第一和第二互连进行充电的第一平均电流与第二平均电流之间的差的装置，
用于确定对所述第一和第二互连进行充电和放电所处的频率的装置，以及
用于基于所述第一平均电流与所述第二平均电流之间的所述差以及所述频率来估计所述第一互连与所述第二互连之间的所述电容失配的装置。
22.一种设备，其包含：
第一电路，其用于估计第一互连与第二互连之间的电容失配；以及
第二电路，其用于基于所述第一互连与所述第二互连之间的所述所估计的电容失配而产生至少一个控制信号。
23.根据权利要求22所述的设备，其中所述第一电路
基于第一控制信号对所述第一和第二互连进行充电，
基于第二控制信号对所述第一和第二互连进行放电，且
基于用以对所述第一互连进行充电的第一平均电流和用以对所述第二互连进行充电的第二平均电流来估计所述第一互连与所述第二互连之间的所述电容失配。
24.根据权利要求22所述的设备，其中所述第二电路进一步基于所述第一互连与所述第二互连之间的所估计的电阻失配而产生所述至少一个控制信号。
25.根据权利要求22所述的设备，其进一步包含：
第一缓冲器，其用以经由所述第一互连接收第一时钟信号；以及
第二缓冲器，其用以经由所述第二互连接收第二时钟信号，且其中所述第二电路产生所述至少一个控制信号以调整所述第一和第二缓冲器中的至少一者的操作，以使所述第一时钟信号与所述第二时钟信号按时间对准。
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