CN103439585A - 一种集成电路互连线寄生电容的测量电路及其测量方法 - Google Patents
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Abstract
本发明公开了一种集成电路互连线寄生电容的测量电路，包括信号发生单元，其输入端接收第一输入电压信号后生成两路控制信号；工作电源，其提供工作电压；晶体管控制单元，其与信号发生单元、工作电源以及待测电容结构的第一端连接，其根据两路控制信号将待测电容结构第一端的与工作电源连接或接地；信号控制单元，其输入端接收第二输入电压信号，输出端与待测电容结构的第二端连接，输出端输出第三控制信号调节待测电容结构第二端的电势；直流电流表，其设置在工作电源与晶体管控制单元之间，用于测量工作电源通向晶体管控制单元的平均电流，计算待测电容结构的寄生电容。本发明还公开了一种应用集成电路互连线寄生电容的测量电路的测量方法。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种集成电路互连线寄生电容的测量电路及其测量方法。
背景技术
随着半导体集成电路工艺的特征尺寸逐渐减小并进入纳米级别，电路设计布线越来越复杂，后道互连工艺产生的寄生电容、电阻引入的延时越来越大，并开始超过MOSFET的栅电容延迟，因而精确描述集成电路互连线的寄生电容并建立准确的后道模型对电路设计者来说至关重要。在研究集成电路互连线建模时，如何能够精确测量集成电路互连线的寄生电容尤其重要。目前测量集成电路互连线的方法是直接利用电容测试仪器(如Agilent4284)对电容结构的电容值直接测量。该方法的缺点是由于常规电容测试仪器的精度不高，一般只有pF量级，所以必须设计非常大的电容结构，占版图面积过大(一般都要超过10000平方微米)，成本过高并且测试精度不足。因此如何设计测试小面积互连线电容结构的测试方法从而节约成本并提高测试精度成为关键。
基于电荷的电容测试方法(Charge-based Capacitance measurement，CBCM)已经是一种较为成熟的微小电容测试技术。有关CBCM可参考下述论文(James C.Chen，Bruce W.McGaughy，“An On-Chip Attofarad Interconnect Charge-Based Capacitance Measurement(CBCM)Technique”，IEDM Technial Digest，1996，pp.69-72)，CBCM测试方法测试精度可以达到0.01fF，但是其有三个缺点：一是由于MOSFET的泄漏电流导致的电荷注入效应使得测试结果不够准确；二是是由于集成电路工艺特征尺寸减小到了纳米级别，在同一个die内的MOSFET存在失配效应，CBCM测量电路的两对同尺寸的伪反相器必然引入MOSFET失配效应导致测试结果不够准确；三是必须设计辅助结构，浪费了一定的版图面积。
为了获得更精确的测试结果，现有技术通过无电荷注入效应的基于电荷的电容测试方法(Charge Injection-Induced Error-Free Charge-Based Capacitance Measurement，CIEF-CBCM)解决了上述三个CBCM测试方法的缺点。有关CIEF-CBCM可参考下述论文(Yao-WenChang，Hsing-Wen Chang，“A Novel Simple CBCM Method Free From ChargeInjection-Induced Errors”IEEE ELECTRON DEVICE LETTERS，2004，VOL25，NO.5，pp.262-264)，CIEF-CBCM测量电路的确可以更精准的测量小电容，但是其缺点是常规的信号发生装置无法同时输出三端脉宽不同的电压信号，测试难度非常之大。
为了克服现有技术中测量精度低、设计版图面积大、测试难度大等缺陷，提出了一种集成电路互连线寄生电容的测量电路及其测量方法。
发明内容
本发明提出的集成电路互连线寄生电容的测量电路，其电路结构简单，且具有较高的测量精度。本发明还提出了一种应用集成电路互连线寄生电容的测量电路的测量方法，其能够输出三端脉宽不同的电压信号，测量的操作过程简单方便。
本发明提出了一种集成电路互连线寄生电容的测量电路，与待测电容结构连接，包括：信号发生单元，其输入端接收第一输入电压信号后生成两路控制信号，其第一输出端输出第一控制信号，第二输出端输出第二控制信号；工作电源，其提供工作电压；晶体管控制单元，其与所述第一输出端、所述第二输出端、所述工作电源以及所述待测电容结构的第一端连接，其根据所述两路控制信号将所述待测电容结构第一端的与所述工作电源连接或接地，控制所述待测电容结构进行充电或放电；信号控制单元，其输入端接收第二输入电压信号，输出端与所述待测电容结构的第二端连接，所述输出端输出第三控制信号调节所述待测电容结构第二端的电势；直流电流表，其设置在所述工作电源与所述晶体管控制单元之间，用于测量所述工作电源通向所述晶体管控制单元的平均电流，计算所述待测电容结构的寄生电容。
本发明提出的集成电路互连线寄生电容的测量电路中，所述信号发生单元包括第一与非门、第二与与非门、第一延迟电路、第二延迟电路、第一反相器与第二反相器；
所述输入端、第一与非门、所述第一延迟电路与所述第一输出端依次连接，所述第一延迟电路输出的信号作为所述第二与非门的输入；
所述输入端还与所述第一反相器、第二与非门、第二延迟电路以及所述第二输出端连接，所述第二反相器输出的信号作为所述第一与非门的输入。
本发明提出的集成电路互连线寄生电容的测量电路中，所述第一延迟电路与所述第二延迟电路为相等偶数个反相器串联而成，所述第一延迟电路与所述第二延迟电路的延迟时间相等。
本发明提出的集成电路互连线寄生电容的测量电路中，所述信号控制单元由偶数个反相器串联而成，反相器的个数与所述第一延迟电路及所述第二延迟电路不相等，起到为所述第二输入电压信号的延迟的作用。
本发明提出的集成电路互连线寄生电容的测量电路中，所述第一控制信号与所述第二控制信号为两相脉宽不交叠时钟信号。
本发明提出的集成电路互连线寄生电容的测量电路中，所述晶体管控制单元包括PMOS管与NMOS管；所述PMOS管的源极与所述工作电源连接，栅极与所述第一输出端连接，漏极与所述NMOS管的漏极连接，所述NMOS管的栅极与所所述第二输出端连接，源极接地；所述PMOS管的漏极与所述NMOS管的漏极的连接处与所述待测电容结构的第一端连接。
本发明提出的集成电路互连线寄生电容的测量电路中，所述待测电容结构为单层梳状金属寄生耦合电容测量结构、层间梳状金属寄生交叠电容测量结构或层间梳状金属寄生边缘电容测量结构。
本发明还提出了一种应用所述集成电路互连线寄生电容的测量电路的测量方法，包括如下步骤：
步骤一：将所述PMOS管与所述NMOS管关断，向所述信号发生单元输入第一输入电压信号，生成所述第一控制信号与所述第二控制信号，所述第二输入电压信号保持低电平；
步骤二：当所述第一控制信号与所述第二控制信号为低电平时，所述PMOS管导通，所述NMOS管关断，所述待测电容结构、所述NMOS管以及所述PMOS管漏端对地的寄生电容均被充电；
步骤三：当所述第一控制信号与所述第二控制信号为高电平时，所述PMOS管关断，所述NMOS管导通，所述待测电容结构、所述NMOS管以及所述PMOS管漏端对地的寄生电容均被放电；
步骤四：利用所述直流电流表测量在一个充放电周期内所述工作电源通向所述晶体管控制单元的第一平均电流，记作I1；
步骤五：将所述PMOS管与所述NMOS管关断，向所述信号发生单元输入第一输入电压信号的同时向所述信号控制单元输入第二输入电压信号，所述信号控制单元输出所述第三控制信号至所述待测电容结构的第二端；
步骤六：当所述第一控制信号与所述第二控制信号为低电平，所述第三控制信号为高电平时，所述PMOS管导通，所述NMOS管关断，所述NMOS管以及所述PMOS管漏端对地的寄生电容被充电；
步骤七：当所述第一控制信号与所述第二控制信号为高电平，所述第三控制信号为低电平时，所述PMOS管关断，所述NMOS管导通，所述NMOS管以及所述PMOS管漏端对地的寄生电容被放电；
步骤八：利用所述直流电流表测量在一个充放电周期内所述工作电源通向所述晶体管控制单元的第二平均电流，记作I2；
步骤九：所述测量单元根据前后测得的所述第一平均电流I1与所述第二平均电流I2，计算所述待测电容结构的寄生电容。
本发明提出的集成电路互连线寄生电容的测量方法中，所述步骤五中，所述第二输入电压信号与所述第一输入电压信号的振幅、占空比及频率相同。
本发明提出的集成电路互连线寄生电容的测量方法中，所述步骤九中根据如下方式计算所述待测电容结构的寄生电容：
I1＝(Cdut+Cpar)*vdd*f，I2＝Cpar*Vdd*f，Cdut＝(I1-I2)/Vdd*f；
其中，I1表示第一平均电流，I2表示第二平均电流，Cdut表示所述待测电容结构的寄生电容，Cpar表示所述PMOS管和所述NMOS管的漏端对地的寄生电容，所述Vdd表示所述工作电源的工作电压，所述f表示所述第一控制信号与所述第二控制信号的频率。
本发明具有以下有益效果：
本发明通过两相脉宽不交叠时钟电路驱动第一输入电压信号与第二输入电压信号，是一种无MOSFET电荷注入效应以及无MOSFET失配效应的互连线寄生电容测量电路，用于精确测量集成电路互连线同层金属寄生耦合电容、层间金属寄生交叠电容和层间金属寄生边缘电容，其在测试中具有高精度与易于测试实现的特点，能够为集成电路互连线建模提供精确的寄生电容测量参数。
附图说明
图1是本发明集成电路互连线寄生电容的测试电路的结构图。
图2是第一输入电压信号与第二输入电压信号的波形图；其中，图2a为测量第一平均电流时的波形图，图2b为测量第二平均电流时的波形图。
图3为各控制信号的波形图。
图4为第三控制信号与平均电流的波形图。
图5为待测电容结构是若干层单层梳状金属寄生耦合电容测量结构的示意图。
图6为待测电容结构是层间梳妆金属寄生交叠电容测量结构的示意图。
图7为待测电容结构是层间梳妆金属寄生边缘电容测量结构的示意图。
具体实施方式
结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。
图1为本发明集成电路互连线寄生电容的测量电路结构图。本发明的集成电路互连线寄生电容的测量电路包括信号发生单元1、晶体管控制单元2、信号控制单元3、工作电源4、待测电容结构5以及直流电流表6。
信号发生单元1的输入端10接收第一输入电压信号In1后生成两路控制信号，其第一输出端输出11第一控制信号，第二输出端12输出第二控制信号。更为具体地，信号发生单元1为两相脉宽不交叠时钟电路(non_overlap clock)，其包括第一与非门101、第二与非门102、第一延迟电路103、第二延迟电路104、第一反相器105与第二反相器106。输入端10、第一与非门101、第一延迟电路103与第一输出端11依次连接，第一延迟电路103输出的信号作为第二与非门102的输入。输入端10还与第一反相器105、第二与非门102、第二延迟电路104以及第二输出端12连接，第二反相器106输出的信号作为第一与非门101的输入。第一延迟电路103与第二延迟电路104为相等偶数个反相器串联而成，第一延迟电路103与第二延迟电路104的延迟时间相等。信号控制单元3也由偶数个反相器串联而成，反相器的个数与第一延迟电路103、第二延迟电路104不相等，起到为第二输入电压信号In2的延迟的作用。第一输入电压信号In1为振幅为Vdd的固定频率矩形波电压信号，第一输入电压信号In1经过信号发生单元1后生成的第一控制信号与第二控制信号为两相脉宽不交叠时钟信号，其波形如图3所示。
晶体管控制单元2与第一输出端11、第二输出端12、工作电源4以及待测电容结构5的第一端连接，其包括一个PMOS管21与一个NMOS管22。PMOS管21的源极与工作电源4连接，栅极与第一输出端连接，漏极与NMOS管22的漏极连接，NMOS管22的栅极与所第二输出端连接，源极接地；PMOS管21的漏极与NMOS管22的漏极的连接处与待测电容结构5的第一端连接。由于第一控制信号与第二控制信号为两相脉宽不交叠时钟信号，在同一时刻导通PMOS管21或者NMOS管22，使待测电容结构5与工作电源4连接进行充电或者接地进行放电。
信号控制单元3，其输入端30接收第二输入电压信号In2，输出端31与待测电容结构5的第二端连接，输出端31输出第三控制信号调节待测电容结构5第二端的电势。信号控制单元3由多对偶数个反相器串联而成。第二输入电压信号In2与第一输入电压信号In1的振幅、占空比及频率相同，所以第一控制信号、第二控制信号与第三控制信号构成了同步三端不交叠脉宽时钟信号(参照图3)，提供了准确的测量电压信号。
待测电容结构5为单层梳状金属寄生耦合电容测量结构、层间梳状金属寄生交叠电容测量结构或层间梳状金属寄生边缘电容测量结构。
图5显示的是若干层单层梳状金属寄生耦合电容(Ccoupling)测量结构。该测量结构用于精确获得各层互连线金属的同层寄生耦合电容，从而评估金属互连线厚度受工艺波动的影响。
图6显示的是层间梳状金属寄生交叠电容(Carea)测量结构。该测量结构用于精确获得互连线层间金属寄生交叠电容，从而评估金属互连线宽度受工艺波动的影响。
图7为本发明一实施例中Cdut中层间梳状金属寄生边缘电容(Cfringe)测量结构图。该测量结构用于精确获得互连线层间金属寄生边缘电容，从而评估金属互连线横截面角度变化受工艺波动的影响。
直流电流表6，其设置在工作电源4与晶体管控制单元2之间，用于测量工作电源4通向晶体管控制单元2的平均电流，计算待测电容结构5的寄生电容。
在测量之前保持PMOS管21与NMOS管22关断。当第一次向信号发声单元1输入输入第一输入电压信号In1时，生成第一控制信号与第二控制信号，第二输入电压信号In2保持低电平，如图2a所示。
当第一控制信号与第二控制信号为低电平时，NMOS管22保持关断，PMOS管21导通，待测电容结构5、NMOS管22和PMOS管21漏端对地的寄生电容Cpar都被充电，PMOS管21漏端对地的寄生电容Cpar的等效模型如图1所示。
当第一控制信号与第二控制信号为高电平时，PMOS管21关断，NMOS管22导通，待测电容结构5、NMOS管22和PMOS管21漏端对地的寄生电容Cpar都被放电。
直流电流表6测得整个充放电周期的工作电源4端的第一平均电流，记为I1。
将NMOS管22和PMOS管21全部关断，向信号发生单元1输入第一输入电压信号In1，并同时向信号控制单元3输入第二输入电压信号In2，第二输入电压信号In2与第一输入电压信号In1的振幅、占空比及频率相同，如图2b所示。
当第一控制信号与第二控制信号为低电平，第三控制信号为高电平时，NMOS管22保持关断，PMOS管21导通，NMOS管22和PMOS管21漏端对地的寄生电容Cpar被充电。
然后当第一控制信号与第二控制信号为高电平，第三控制信号为低电平时，PMOS管21关断，NMOS管22导通，NMOS管22和PMOS管21漏端对地的寄生电容Cpar被放电。
直流电流表6测得整个充放电周期的工作电源4端的第二平均电流，记为I2
直流电流表6根据前后测得的第一平均电流I1与第二平均电流I2，计算待测电容结构5的寄生电容Cdut，其具体计算方法如下所示：
I1＝(Cdut+Cpar)*vdd*f，I2＝Cpar*Vdd*f，Cdut＝(I1-I2)/Vdd*f；
其中，I1表示第一平均电流，I2表示第二平均电流，Cdut表示待测电容结构5的寄生电容，Cpar表示PMOS管21与NMOS管22的漏端对地的寄生电容，Vdd表示工作电源4的工作电压，f表示第一控制信号与第二控制信号的频率。
图4显示的是第三控制信号的电压以及工作电源4的电流信号，该波形都基于本发明测量电路的结构版图的Hspice仿真结果。通过仿真可以看到，2um秒之前与之后的Vdd端(即工作电源4)的电流大小不一致，2um秒之前的第一平均电流即为11，2um秒之后的第二平均电流即为12。
表1为图1中利用RaphaelNXT进行的纯互连线电容结构仿真以及基于测量电路结构版图的Hspice模拟测量环境的仿真结果比对。Synopsys Raphael NXT仿真器采用了浮点随机漫步法对电位移矢量通量在整个寄生电容结构的表面积分进行数值模拟运算，该算法较一般解析模拟法准确，较有限元分析法快速。被业界广泛采用对电容测试结构进行仿真。
表1中选取了图5中的金属层M1的同层耦合电容测量结构Ccoupling、图6中的金属层M1-M2的层间交叠电容测量结构Carea以及图7中的金属层M1-M2的层间边缘电容测量结构Cfringe这三种待测结构进行了Raphael NXT进行仿真，同时又将此三种结构放入本发明的集成电路互连线寄生电容的测量电路中，用Hspice模拟测量环境进行比对。从表1可得，Raphael NXT的仿真值与Hspice的模拟测量环境的测试值误差均在3%以下，可以说明本发明的集成电路互连线寄生电容的测量电路可以正常工作并且能达到所需的测试精度。
表1仿真结果表
| Raphael NXT仿真结果 | Hspice模拟测试环境测试值 | 误差 | |
| M1 Ccoupling | 6.92015E-13F | 6.94143E-13F | 0.31％ |
| M1-M2Carea | 1.32573E-13F | 1.35012E-13F | 1.80％ |
| M1-M2Cfringe | 0.98646E-13F | 1.01252E-13F | 2.50％ |
本发明的保护内容不局限于以上实施例。在不背离发明构思的精种和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。
Claims (10)
1.一种集成电路互连线寄生电容的测量电路，与待测电容结构(5)连接，其特征在于，包括：
信号发生单元(1)，其输入端(10)接收第一输入电压信号后生成两路控制信号，其第一输出端输出(11)第一控制信号，第二输出端(12)输出第二控制信号；
工作电源(4)，其提供工作电压；
晶体管控制单元(2)，其与所述第一输出端(11)、所述第二输出端(12)、所述工作电源(4)以及所述待测电容结构(5)的第一端连接，其根据所述两路控制信号将所述待测电容结构(5)第一端的与所述工作电源(4)连接或接地，控制所述待测电容结构(5)进行充电或放电；
信号控制单元(3)，其输入端(30)接收第二输入电压信号，输出端(31)与所述待测电容结构(5)的第二端连接，所述输出端(31)输出第三控制信号调节所述待测电容结构(5)第二端的电势；
直流电表(6)，其设置在所述工作电源(4)与所述晶体管控制单元(2)之间，用于测量所述工作电源(4)通向所述晶体管控制单元(2)的平均电流，计算所述待测电容结构(5)的寄生电容。
2.如权利要求1所述的集成电路互连线寄生电容的测量电路，其特征在于，所述信号发生单元(1)包括第一与非门(101)、第二与非门(102)、第一延迟电路(103)、第二延迟电路(104)、第一反相器(105)与第二反相器(106)；
所述输入端(10)、第一与非门(101)、所述第一延迟电路(103)与所述第一输出端(11)依次连接，所述第一延迟电路(103)输出的信号作为所述第二与非门(102)的输入；
所述输入端(10)还与所述第一反相器(105)、第二与非门(102)、第二延迟电路(104)以及所述第二输出端(12)连接，所述第二反相器(106)输出的信号作为所述第一与非门(101)的输入。
3.如权利要求2所述的集成电路互连线寄生电容的测量电路，其特征在于，所述第一延迟电路(103)与所述第二延迟电路(104)为相等偶数个反相器串联而成。
4.如权利要求1所述的集成电路互连线寄生电容的测量电路，其特征在于，所述信号控制单元(3)由偶数个反相器串联而成。
5.如权利要求1所述的集成电路互连线寄生电容的测量电路，其特征在于，所述第一控制信号与所述第二控制信号为两相脉宽不交叠时钟信号。
6.如权利要求1所述的集成电路互连线寄生电容的测量电路，其特征在于，所述晶体管控制单元(2)包括PMOS管(21)与NMOS管(22)；所述PMOS管(21)的源极与所述工作电源(4)连接，栅极与所述第一输出端连接，漏极与所述NMOS管(22)的漏极连接，所述NMOS管(22)的栅极与所所述第二输出端连接，源极接地；所述PMOS管(21)的漏极与所述NMOS管(22)的漏极的连接处与所述待测电容结构(5)的第一端连接。
7.如权利要求1所述的集成电路互连线寄生电容的测量电路，其特征在于，所述待测电容结构为单层梳状金属寄生耦合电容测量结构、层间梳状金属寄生交叠电容测量结构或层间梳状金属寄生边缘电容测量结构。
8.一种应用所述权利要求1至7中任一项所述的集成电路互连线寄生电容的测量电路的测量方法，其特征在于，包括如下步骤：
步骤一：将所述PMOS管(21)与所述NMOS管(22)关断，向所述信号发生单元(1)输入第一输入电压信号，生成所述第一控制信号与所述第二控制信号，所述第二输入电压信号保持低电平；
步骤二：当所述第一控制信号与所述第二控制信号为低电平时，所述PMOS管(21)导通，所述NMOS管(22)关断，所述待测电容结构(5)、所述NMOS管(22)以及所述PMOS管(21)漏端对地的寄生电容均被充电；
步骤三：当所述第一控制信号与所述第二控制信号为高电平时，所述PMOS管(21)关断，所述NMOS管(22)导通，所述待测电容结构(5)、所述NMOS管(22)以及所述PMOS管(21)漏端对地的寄生电容均被放电；
步骤四：利用所述直流电流表(6)测量在一个充放电周期内所述工作电源(4)通向所述晶体管控制单元(2)的第一平均电流，记作I1；
步骤五：将所述PMOS管(21)与所述NMOS管(22)关断，向所述信号发生单元(1)输入第一输入电压信号的同时向所述信号控制单元(3)输入第二输入电压信号，所述信号控制单元(3)输出所述第三控制信号至所述待测电容结构(5)的第二端；
步骤六：当所述第一控制信号与所述第二控制信号为低电平，所述第三控制信号为高电平时，所述PMOS管(21)导通，所述NMOS管(22)关断，所述NMOS管(22)以及所述PMOS管(21)漏端对地的寄生电容被充电；
步骤七：当所述第一控制信号与所述第二控制信号为高电平，所述第三控制信号为低电平时，所述PMOS管(21)关断，所述NMOS管(22)导通，所述NMOS管(22)以及所述PMOS管(21)漏端对地的寄生电容被放电；
步骤八：利用所述直流电流表(6)测量在一个充放电周期内所述工作电源(4)通向所述晶体管控制单元(2)的第二平均电流，记作I2；
步骤九：所述直流电流表(6)根据前后测得的所述第一平均电流I1与所述第二平均电流I2，计算所述待测电容结构(5)的寄生电容。
9.如权利要求8所述的测量方法，其特征在于，所述步骤五中，所述第二输入电压信号与所述第一输入电压信号的振幅、占空比及频率相同。
10.如权利要求8所述的测量方法，其特征在于，所述步骤九中根据如下方式计算所述待测电容结构(5)的寄生电容：
I1＝(Cdut+Cpar)*vdd*f，I2＝Cpar*Vdd*f，Cdut＝(I1-I2)/Vdd*f；
其中，I1表示第一平均电流，I2表示第二平均电流，Cdut表示所述待测电容结构(5)的寄生电容，Cpar表示所述PMOS管(21)与所述NMOS管(22)的漏端对地的寄生电容，所述Vdd表示所述工作电源(4)的工作电压，所述f表示所述第一控制信号与所述第二控制信号的频率。
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