CN104882162A

CN104882162A - 字线电压转换驱动电路

Info

Publication number: CN104882162A
Application number: CN201510330740.6A
Authority: CN
Inventors: 赵以诚; 周刚
Original assignee: CETC 4 Research Institute
Current assignee: CETC 4 Research Institute
Priority date: 2015-06-12
Filing date: 2015-06-12
Publication date: 2015-09-02
Anticipated expiration: 2035-06-12
Also published as: CN104882162B

Abstract

本发明提供了一种字线电压转换驱动电路，包括对输入信号进行采样的主从触发器；根据所述主从触发器输出的反相信号对输入的电压进行电压转换的电平升压转换电路；将所述电平升压转换电路输出信号中的一个与控制信号进行逻辑运算的逻辑门电路；和电压逻辑传输选择驱动电路，配置为根据其内部端口输入的信号及所述逻辑门电路和所述电平升压转换电路输出的信号，得到驱动字线的电平信号。该电路在选择FLASH存储单元多条字线中的其中一条进行驱动时，可以快速准确地提供该字线所需要的三种电平，有效地克服字线串扰特性，保证系统的可靠性，最大限度地满足多种基于FLASH的FPGA系统中的电压转换驱动模块，具有结构简单、使用方便等优点。

Description

字线电压转换驱动电路

技术领域

本发明涉及数字电路，特别涉及数字电路中的驱动电路。

背景技术

FPGA(现场可编程门阵列)是现代通信技术、电子技术、计算机技术、自动化技术中广泛采用的重要工具。FLASH存储器是一种新型不挥发性半导体存储器，它结合了其它存储器的优点，具有高密度、低成本和高可靠性的特点。而基于FLASH的FPGA芯片，则将二者有机地结合起来，从而实现了高密度存储和传输功能。由于这种芯片具有低成本、存储密度大的特点，已经广泛应用于各个领域，包括PC及外设、电信交换机、网络互连设备、仪器仪表、汽车电子，同时还包括新兴的语音、图像、数据存储类产品。

基于FLASH单元的FPGA芯片中主要以FLASH存储器为基础，因此其性能主要取决于FLASH存储器的性能。现有设计中FLASH存储器的性能主要体现在它的编程、擦除、读出操作功能和速度上面，而每一种操作进行时，都需要快速、准确地给FLASH存储单元的字线提供一种电压状态，从而使整个系统具有较高的可靠性。但是，FLASH存储器的字线串扰特性会影响其性能，选中字线的电压会对该字线串联的非选中单元产生字线串扰，造成数据的错误存取。

发明内容

针对现有技术的上述缺陷，本发明提出了一种字线电压转化驱动电路，可以快速准确地提供字线所需三种电平。

根据本发明提供的字线电压转化驱动电路包括：主从触发器、电平升压转换电路、逻辑门电路和电压逻辑传输选择驱动电路。主从触发器配置为对输入信号采样，得到的采样信号输入至电平升压转换电路；电平升压转换电路根据所述采样信号的值对输入的电压进行电压转换，产生所需高压输入至逻辑门电路和电压逻辑传输选择驱动电路中；逻辑门电路配置为将电平升压转换电路输出信号的其中一个与接收的控制信号进行逻辑运算，得到的信号输入至电压逻辑传输选择驱动电路；电压逻辑传输选择驱动电路根据其内部端口输入的信号，以及逻辑门电路和电平升压转换电路输出的信号，得到驱动字线的电平信号。

在一些实施方式中，主从触发器由一系列逻辑门组合而成。

在一些实施方式中，电平升压转换电路包括第一级电平升压电路和第二级电平升压电路。主从触发器输出的彼此反相的信号分别输入第一级电平升压电路的两个输入NMOS差分对管中，构成第一级电平转换。第一级输出的反相信号同时接入到第二级电平升压电路的两个PMOS差分对管中，构成第二级电平转换。

在一些实施方式中，逻辑门电路包括或非门。

在一些实施方式中，或非门运算结果为：当控制信号为“1”时，所述或非门输出信号为“0”；当控制信号CTR为“0”时，所述或非门输出信号与其另一个输入信号反相。

在一些实施方式中，电压逻辑传输选择驱动电路包括三组差分对管，适于提供字线所需的分别用于编程、擦除、读出过程的三种电平。

在一些实施方式中，电压逻辑传输选择驱动电路根据其端口信号的赋值，选择用于编程、擦除、读出过程的字线电压并输出。

根据上述方案，提供了一种新型的字线电压转化驱动电路，可以利用三种不同的高低电平随机驱动不同行的存储单元阵列的栅极，从而减小了存储单元阵列间电容的耦合，克服了字线串扰特性，保证了FLASH存储单元在编程、擦除、读出操作时具有较高的可靠性，使FLASH存储器能够快速稳定地工作，提高了整个电路系统的性能。

附图说明

图1是本发明一实施方式的基于FLASH单元的FPGA的字线电压转换驱动电路的原理框图；

图2是图1所示电路框图中主从触发器的一种实现方式的电路原理图；

图3是图1所示电路框图中电平升压转换电路的一种实现方式的电路原理图；

图4是图1所示电路框图中电压逻辑传输选择驱动电路的一种实现方式的电路原理图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

图1是本发明一实施方式的基于FLASH单元的FPGA的字线电压转换驱动电路结构示意图，其中逻辑门电路为或非门30。

如图1所示，该驱动电路包括主从触发器10、电平升压转换电路20、或非门30和电压逻辑传输选择驱动电路40。

主从触发器10设置为对输入信号进行采样，得到反相的采样信号G1、G2。电平升压转换电路20设置为根据主从触发器10输出的信号G1、G2对高压MOS管的电平VDD_H1、VDD_H3进行电压在高、低电平之间的转换，为电压逻辑传输选择驱动电路40提供其输入信号FWL和CWL。

或非门30设置为通过控制信号CTR来决定下一级输入信号B的值。其输入信号为电平升压转换电路20输出信号中的一个和控制信号CTR，电平升压转换电路20的该输出信号同时输入至电压逻辑传输选择驱动电路40的输入端口C。根据或非门30得到的输出信号输入至电压逻辑传输选择驱动电路40的输入端口B。

通过或非门30的或非逻辑运算，当控制信号CTR为“1”时，或非门30的输出信号即电压逻辑传输选择驱动电路40的输入端口B的输入信号为“0”；当控制信号CTR为“0”时，电压逻辑传输选择驱动电路40输入端口B得到的信号与或非门30的输入信号即电压逻辑传输选择驱动电路40输入端口C得到的信号反相。

电压逻辑传输选择驱动电路40设置为根据A、B、C、D、E、F等其内部端口的输入信号的逻辑组合，选择三种电平VDD_H1、VDD_H2、VDD_H3中的一种作为驱动FLASH存储单元字线电平的输出信号。

图2示意性地显示了图1所示电路框图中主从触发器10的一种实现方式的电路原理图。

如图2所示，根据一种实施方式，主从触发器电路10由一系列逻辑门组合而成。其中，端口buffer1、buffer2、buffer2_1、buffer2_2从外部输入主从触发器10的使能信号，TCK_BF3输入采样时钟信号，该采样时钟信号的频率根据电路要实现的特定功能设置，first_A1输入采样输入信号，由主触发器对其进行采样，从触发器同时输出G1、G2两个反相信号，作为电平升压转换电路20的输入。

其中，TCK_BF3通过一个反相器实现正反输出信号，分别作为主触发器和从触发器的时钟信号，实现时钟采样功能；其余的与非门和或非门组成了现有技术已知的反馈结构的触发器，实现了数据寄存的功能。

图3示意性地显示了图1所示电路框图中电平升压转换电路20的一种实现方式的电路原理图。

如图3所示，电平升压转换电路20由两级电平升压电路210、220构成。第一级电平升压电路210包括2个NMOS管NMOS 1、NMOS 2和2个PMOS管PMOS 1、PMOS 2，第二级电平升压电路220包括2个NMOS管NMOS 3、NMOS 4和2个PMOS管PMOS 3、PMOS 4。主从触发器10输出的彼此反相的信号G1、G2分别输入第一级电平升压电路210的两个输入NMOS差分对管NMOS 1、NMOS2中，构成第一级电平转换。第一级电平升压电路210输出的反相信号同时接入到下一级的两个PMOS差分对管PMOS 3、PMOS 4当中，构成第二级电平转换。将MOS管所需的高电平VDD_H1和低电平VDD_H3输出，为电压逻辑传输选择驱动电路40提供输入信号FWL和CWL。

图4示意性地显示了图1所示电路框图中电压逻辑传输选择驱动电路40的一种实现方式的电路原理图。其中，VDD_H1、VDD_H2、VDD_H3是由外部模拟电荷泵电路稳定后提供的电压。

如图4所示，电压逻辑传输选择驱动电路40的输入信号包括端口A、B、C、D、E、F输入的信号。其中，端口A输入外加使能信号，端口D和端口E输入外加输入信号，端口C和端口F输入电平升压转换电路20的两个输出信号CWL和FWL，端口B输入由电平升压转换电路20输出至端口C的信号和控制信号CTR经过或非门逻辑得到的输出信号。如图1中所示，上述端口在电压逻辑传输选择驱动电路40外被全部引出，以便测试电路时使用。电压逻辑传输选择驱动电路40的输出信号是WL，最终连接到FLASH存储单元的栅极电压上，即字线驱动的最终输出电压。

如图4所示，驱动电压VDD_H1输入至PMOS管PMOS 11和PMOS 12的源极，PMOS 11和PMOS 12的漏极接入PMOS 13的源极，PMOS 13的漏极接入PMOS 14的源极，PMOS 14的漏极接输出端口WL；端口C、D分别连入PMOS 11、PMOS 12的栅极，端口B连入PMOS 13的栅极，端口A连入PMOS 14的栅极；

驱动电压VDD_H2输入至PMOS管PMOS 21和PMOS 23的源极，PMOS 21的漏极接入PMOS 22的源极，PMOS 22的漏极与PMOS 33的漏极相连，PMOS 23的漏极接输出端口WL；端口B、C、D分别连入PMOS 23、PMOS 21和PMOS 21的栅极；

驱动电压VDD_H3输入至PMOS管PMOS 31和PMOS 32的源极，PMOS 31和PMOS 32的漏极接入PMOS 33的源极，PMOS 13的漏极与PMOS 22的漏极相连；端口A、E、F分别连入PMOS 33、PMOS 32和PMOS 31的栅极。

根据上述实施方式，将电压逻辑传输选择驱动电路40的输入端口进行有规律的赋值，可开通或关断MOS管，从而分别按照FLASH存储器在编程、擦除、读出操作时所需要的不同电压，选择三种电平VDD_H1、VDD_H2、VDD_H3中的一种输出，达到驱动字线的目的。下表给出了电压逻辑传输选择驱动电路40输入端口的三种赋值情况及相应的输出信号。

CTR	A	B	C	D	E	F	WL
								0	1	0	1	0	1	0	VDD_H3
0	0	0	1	0	1	0	VDD_H1
								0	0	1	0	X	X	1	VDD_H2

由上述表格可以得出，控制信号CTR为“0”，输入信号A、B、C为“101”时，输出信号WL为VDD_H3；控制信号CTR为“0”，输入信号A、B、C为“001”时，输出信号WL为VDD_H1；控制信号CTR为“0”，输入信号A、B、C为“010”时，输出信号WL为VDD_H2，因此上文所述的基于FLASH的FPGA的字线电压转换驱动电路可以实现多种电平传输转换的逻辑功能。

以上所述仅为本发明的实施例，并非因此限定本发明的专利保护范围，本发明还可以对上述各种模块进行附加地改进，或者是采用技术等同物进行替换，例如：增加进一步优化的其他模块等等。故凡运用本发明的说明书及图示内容所作的等效结构变化，或直接或间接运用于其他相关技术领域均同理皆包含于本发明所涵盖的范围内。

Claims

1.一种字线电压转换驱动电路，包括：

主从触发器，接收输入信号，并输出根据对输入信号的采样得到的数字信号；

电平升压转换电路，配置为根据所述主从触发器输出的数字信号对输入的电压进行电压转换，输出转换后的电压；

逻辑门电路，配置为将所述电平升压转换电路输出信号中的一个与接收的控制信号进行逻辑运算，输出经过所述逻辑运算后的信号；和

电压逻辑传输选择驱动电路，配置为根据其内部端口输入的信号，以及所述逻辑门电路和所述电平升压转换电路输出的信号，得到驱动字线的电平信号。

2.根据权利要求1所述的字线电压转换驱动电路，其中所述主从触发器由逻辑门组合而成。

3.根据权利要求1或2所述的字线电压转换驱动电路，其中所述电平升压转换电路包括第一级电平升压电路和第二级电平升压电路。

4.根据权利要求3所述的字线电压转换驱动电路，其中所述主从触发器输出的彼此反相的信号分别输入第一级电平升压电路的两个输入NMOS差分对管中，构成第一级电平转换，第一级电平升压电路输出的反相信号同时接入到第二级电平升压电路的两个PMOS差分对管中，构成第二级电平转换。

5.根据权利要求1-4任一项所述的字线电压转换驱动电路，其中所述逻辑门电路包括或非门。

6.根据权利要求5所述的字线电压转换驱动电路，其中所述或非运算包括：当控制信号为“1”时，所述或非门输出信号为“0”；当控制信号CTR为“0”时，所述或非门输出信号与其另一个输入信号反相。

7.根据权利要求1-6任一项所述的字线电压转换驱动电路，其中所述电压逻辑传输选择驱动电路包括三组差分对管，适于提供字线所需的分别用于编程、擦除、读出过程的三种电平。

8.根据权利要求7所述的字线电压转换驱动电路，其中所述电压逻辑传输选择驱动电路根据所述电压逻辑传输选择驱动电路的端口信号的赋值，选择用于编程、擦除、读出过程的字线电压并输出。