CN101192447B - 动态随机存储器 - Google Patents
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Abstract
本发明公开了一种动态随机存取存储器，特别是涉及使写操作功耗降低的动态随机存取存储器。本发明动态随机存取存储器提供了控制位线隔离端的位线隔离电路和控制互补位线隔离端的互补位线隔离电路，所述位线或互补位线隔离电路包括位线或互补位线节点信号电路和位线或互补位线隔离信号电路，所述位线或互补位线隔离电路产生位线或互补位线隔离信号，通过位线或互补位线隔离信号对于位线隔离端和互补位线隔离端实现分别独立控制，使得同一时刻同一存储单元阵列上的位线或互补位线只有一条导通，从而降低了位线或互补位线上的电流功耗，进而降低整个动态随机存取存储器的功耗。
Description
技术领域
本发明涉及动态随机存储器(DRAM)，特别是涉及使存储器访问操作低功耗的动态随机存储器。
背景技术
动态随机存储器是现在广泛应用的半导体存储器。随着高密度存储器得不断发展，存储单元的尺寸在逐渐减小，而这种趋势使得结构简单的动态随机存储器成为了首选。其中应用最广泛的动态随机存储器结构就是单晶体管动态随机存储器。它由一个存储电容和一个存取晶体管构成。动态随机存储器由于成本低、密度高，因此在家用个人电脑、大型计算机和工作站中广泛用作主存储器。现有的动态随机存储器设计都比较关注电路的动态功耗，以此作为衡量动态随机存储器电路优越性的指标。
电子工业出版社2005年1月出版的CMOS数字集成电路-分析与设计(第三版)公开了采用互补位线结构的动态随机存储器，如图8所示，但这样的结构会带来额外的功耗。如图9所示，现有的动态随机存储器设计了位线控制电路控制存储单元阵列的位线及互补位线。而图1为详细的位线控制电路结构图，从图中可以看到，通过在位线控制电路上连接的位线及互补位线上设立隔离端来实现控制位线及互补位线导通或断开的功能。但这种设计的缺点在于同一个存储单元阵列的位线及互补位线都由统一的隔离端控制，当只需要存储单元阵列中的位线或互补位线导通时，同一个存储单元阵列上的位线或互补位线由于统一的隔离端控制也将导通，即同一个存储单元阵列的位线或互补位线将始终同时导通，如图2、图4所示，这样就增加了位线或互补位线上不必要的电流功耗。随着动态随机存储器的容量越来越大，现今已达到了1T的容量，整个动态随机存储器就会增加非常可观的功耗。
发明内容
本发明所要解决的技术问题是避免同一单元阵列的位线或互补位线同时导通。
为解决上述问题，本发明动态随机存储器的位线隔离端的开启和关闭由接收地址信号、互补地址信号和写使能信号的位线隔离电路产生的位线隔离信号控制；本发明动态随机存储器的互补位线隔离端的开启和关闭由接收地址信号、互补地址信号和写使能信号的互补位线隔离电路产生的互补位线隔离信号控制。
与现有技术相比，本发明动态随机存储器具有以下优点：通过位线隔离电路和互补位线隔离电路对位线及互补位线隔离端的分离控制，使得同一时刻同一存储单元阵列的位线或互补位线只有一条导通，从而降低了位线或互补位线上的电流功耗，进而降低整个动态随机存储器的功耗。
附图说明
图1是现有动态随机存储器的位线控制电路结构图；
图2是现有动态随机存储器对于同一个存储单元阵列应用于位线导通、隔离两种状态的写操作时序图；
图3本发明动态随机存储器对于同一个存储单元阵列应用于位线导通、隔离两种状态的写操作时序图；
图4是现有动态随机存储器对于同一个存储单元阵列应用于位线预充、导通、隔离三种状态的写操作时序图；
图5本发明动态随机存储器对于同一个存储单元阵列应用于位线预充、导通、隔离三种状态的写操作时序图；
图6本发明动态随机存储器的节点信号电路结构图；
图7是本发明动态随机存储器应用于位线导通或隔离两种状态的写操作的隔离信号电路结构图；
图8是现有动态随机存储器的互补位线结构图；
图9是现有动态随机存储器的位线控制电路控制相邻单元阵列图；
图10是本发明动态随机存储器应用于位线预充或导通或隔离三种状态的写操作的隔离信号电路结构图；
图11是本发明动态随机存取存储器对于不同的存储单元阵列应用于位线预充、导通、隔离三种状态的写操作的波形图。
具体实施方式
本发明动态随机存储器的位线隔离端的开启和关闭由接收地址信号、互补地址信号和访问使能信号的位线隔离电路产生的位线隔离信号控制；本发明动态随机存储器的互补位线隔离端的开启和关闭由接收地址信号、互补地址信号和访问使能信号的互补位线隔离电路产生的互补位线隔离信号控制。
所述位线隔离电路包括接收地址信号、互补地址信号和访问使能信号并产生位线存储节点信号的位线节点信号电路和接收阵列选通信号、互补位线存储节点信号并产生位线隔离信号控制位线隔离端的位线隔离信号电路。
所述互补位线隔离电路包括接收地址信号、互补地址信号和访问使能信号并产生互补位线存储节点信号的互补位线节点信号电路和接收阵列选通信号、位线存储节点信号并产生互补位线隔离信号控制互补位线隔离端的互补位线隔离信号电路。
本发明动态随机存取存储器的第一个实施例是选取2K规模的存储单元阵列进行运行试验：按顺序导通位线、隔离位线，观察位线及互补位线上的电压变化，以检验隔离电路效果。
如图3所示，运行操作如下：首先在位线隔离端施加代表导通位线的电压值VPP，接着在时钟沿上跳时，打开字线选中存储单元，给位线施加电压进行写操作，VPP维持一段时间后，在位线隔离端施加代表隔离位线的电压值VSS，观察此时位线及互补位线上的电压变化。
下面对于试验使用的电路做详细阐述，如图6所示，所述位线节点信号电路，包括第一三输入或非门1、第二三输入或非门2、第三二输入或非门3、第四反相器4、第五PMOS管5、第六NMOS管6和第七NMOS管7，所述第一三输入或非门1接收第一地址信号、第二地址信号和访问使能信号，所述第五PMOS管5的栅极接收预充信号、源极接收高电平、漏极与第六NMOS管6的源极相连，所述第六NMOS管6的栅极与第一三输入或非门1的输出相连、漏极接地，所述第二三输入或非门2接收互补第一地址信号、互补第二地址信号和访问使能信号，所述第七NMOS管7的栅极与第二三输入或非门2的输出相连、源极与第六NMOS管6的源极相连、漏极与地相连，所述第三二输入或非门3一端接收访问使能信号，另一端与第六NMOS管6的源极相连并与所述第四反相器4的输出相连，所述第四反相器4的输入与所述第三二输入或非门3的输出相连，所述第三二输入或非门3输出位线存储节点信号.所述访问使能信号为低时，动态随机存储器执行写操作；所述访问使能信号为高时，动态随机存储器执行读操作.
如图6所示，所述互补位线节点信号电路，包括第二十一三输入或非门21、第二十二三输入或非门22、第二十三二输入或非门23、第二十四反相器24、第二十五PMOS管25、第二十六NMOS管26和第二十七NMOS管27，所述第二十一三输入或非门21接收互补第一地址信号、第二地址信号和访问使能信号，所述第二十五PMOS管25的栅极接收预充信号、源极接收高电平、漏极与第二十六NMOS管26的源极相连，所述第二十六NMOS管26的栅极与第二十一三输入或非门21的输出相连、漏极接地，所述第二十二三输入或非门22接收第一地址信号、互补第二地址信号和访问使能信号，所述第二十七NMOS管27的栅极与第二十二三输入或非门22的输出相连、源极与第二十六NMOS管26的源极相连、漏极与地相连，所述二十三二输入或非门23一端接收访问使能信号，另一端与第二十六NMOS管26的源极相连并与所述第二十四反相器24的输出相连，所述第二十四反相器24的输入与所述第二十三二输入或非门23的输出相连，所述第二十三二输入或非门23输出互补位线存储节点信号。所述访问使能信号为低时，动态随机存储器执行写操作；所述访问使能信号为高时，动态随机存储器执行读操作。
由于动态随机存储器对于时间敏感，为了防止信号间的竞争，所述位线或互补位线存储节点信号需要经过延时电路的延时处理，得到延迟位线或互补位线存储节点信号，所述延时电路采用反相器链构成。
如图7所示，所述位线隔离信号电路包括第三十一反相器31、第三十二二输入与非们32和第三十三二输入与非门33，所述第三十一反相器31接收第二阵列选通信号，所述第三十二二输入与非门32接收第一阵列选通信号和延迟互补位线存储节点信号，所述第三十三二输入与非门33与第三十一反相器31输出和第三十二二输入与非门32相连，所述第三十三二输入与非门33输出位线隔离信号。
如图7所示，所述互补位线隔离电路的隔离信号电路包括第四十一反相器41、第四十二二输入与非们42和第四十三二输入与非门43，所述第四十一反相器41接收第二阵列选通信号，所述第四十二二输入与非门42接收第一阵列选通信号和延迟位线存储节点信号，所述第四十三二输入与非门43与反相器输出和第四十二二输入与非门42相连，所述第四十三二输入与非门43输出互补位线隔离信号。
从图3中可以看到，通过本发明静态随机存取存储器的分离控制位线及互补位线隔离端的隔离电路控制，当导通位线时，由于互补位线隔离电路的控制，互补位线并未随之导通，从而降低了线上的电流功耗。因为选取的是2K规模的存储单元阵列，一般位线或互补位线上的电容约140飞法(1飞法＝10-15法)，经过简单计算，相比以前没有隔离电路控制的情况，电流消耗可降低2毫安.
本发明静态随机存取存储器的第二个实施例同样选取2K规模的存储单元阵列进行运行试验：按顺序预充位线、导通位线、隔离位线，观察位线及互补位线上的电压变化，以检验隔离电路效果。
如图5所示，运行操作如下：首先在位线隔离端施加代表预充位线的电压值VDD，接着在时钟沿上跳时，打开字线选中存储单元，在位线隔离端施加代表导通位线的电压值VPP，给位线施加电压进行写操作，然后在位线隔离端施加代表隔离位线的电压值VSS，观察此时位线及互补位线上的电压变化。
下面对于试验使用的电路做详细阐述，如图6所示，所述位线节点信号电路，包括第一三输入或非门1、第二三输入或非门2、第三二输入或非门3、第四反相器4、第五PMOS管5、第六NMOS管6和第七NMOS管7，所述第一三输入或非门1接收第一地址信号、第二地址信号和访问使能信号，所述第五PMOS管5的栅极接收预充信号、源极接收高电平、漏极与第六NMOS管6的源极相连，所述第六NMOS管6的栅极与第一三输入或非门1的输出相连、漏极接地，所述第二三输入或非门2接收互补第一地址信号、互补第二地址信号和访问使能信号，所述第七NMOS管7的栅极与第二三输入或非门2的输出相连、源极与第六NMOS管6的源极相连、漏极与地相连，所述第三二输入或非门3一端接收访问使能信号，另一端与第六NMOS管6的源极相连并与所述第四反相器4的输出相连，所述第四反相器4的输入与所述第三二输入或非门3的输出相连，所述第三二输入或非门3输出位线存储节点信号。所述访问使能信号为低时，动态随机存储器执行写操作；所述访问使能信号为高时，动态随机存储器执行读操作。
如图6所示，所述互补位线节点信号电路，包括第二十一三输入或非门21、第二十二三输入或非门22、第二十三二输入或非门23、第二十四反相器24、第二十五PMOS管25、第二十六NMOS管26和第二十七NMOS管27，所述第二十一三输入或非门21接收互补第一地址信号、第二地址信号和访问使能信号，所述第二十五PMOS管25的栅极接收预充信号、源极接收高电平、漏极与第二十六NMOS管26的源极相连，所述第二十六NMOS管26的栅极与第二十一三输入或非门21的输出相连、漏极接地，所述第二十二三输入或非门22接收第一地址信号、互补第二地址信号和访问使能信号，所述第二十七NMOS管27的栅极与第二十二三输入或非门22的输出相连、源极与第二十六NMOS管26的源极相连、漏极与地相连，所述第二十三二输入或非门23一端接收访问使能信号，另一端与第二十六NMOS管26的源极相连并与所述第二十四反相器24的输出相连，所述第二十四反相器24的输入与所述二十三二输入或非门23的输出相连，所述第二十三二输入或非门23输出互补位线存储节点信号。所述访问使能信号为低时，动态随机存储器执行写操作；所述访问使能信号为高时，动态随机存储器执行读操作。
由于动态随机存储器对于时间敏感，为了防止信号间的竞争，所述位线或互补位线存储节点信号需要经过延时电路的延时处理。所述延时电路采用反相器链构成。
如图10所示，所述位线隔离电路的隔离信号电路，包括第五十一至第五十三反相器51-53、第五十七三输入与非门57、第五十四至第五十六二输入与非门54-56、第五十八至第五十九PMOS管58-59和第六十NMOS管60，所述第五十一反相器51接收第二阵列选通信号，所述第五十七三输入与非门57接收位线存储节点信号、第一阵列选通信号和第五十一反相器51的输出，所述第五十八PMOS管58的栅极与第五十七三输入与非门57的输出相连、源极接高电平、漏极与第六十NMOS管60的源极相连，所述第五十二反相器52接收第二阵列选通信号，所述第五十四二输入与非门54接收互补位线存储节点信号和第一阵列选通信号，所述第五十五二输入与非门55接收所述第五十二反相器52的输出和所述第五十四二输入与非门54的输出，所述第六十NMOS管60的栅极与所述第五十五二输入与非门55的输出相连、漏极接地，所述第五十三反相器53接收所述第五十五二输入与非门55的输出，所述第五十六二输入与非门56接收所述五十七三输入与非门57的输出和所述第五十三反相器53的输出，所述第五十九PMOS管59的栅极与所述第五十六二输入与非门56的输出相连、源极接高电平、漏极与所述第六十NMOS管60的源极相连并输出位线隔离信号.
如图10所示，所述互补位线隔离电路的隔离信号电路，包括第六十一至第六十三反相器61-63、第六十七三输入与非门67、第六十四至第六十六二输入与非门64-66、第六十八至第六十九PMOS管68-69和第七十NMOS管70，所述第六十一反相器61接收第二阵列选通信号，所述第六十七三输入与非门67接收互补位线存储节点信号、第一阵列选通信号和第一反相器61的输出，所述第六十八PMOS管68的栅极与第六十七三输入与非门67的输出相连、源极接高电平、漏极与第七十NMOS管70的源极相连，所述第六十二反相器62接收第二阵列选通信号，所述第六十四二输入与非门64接收位线存储节点信号和第一阵列选通信号，所述第六十五二输入与非门65接收所述第六十二反相器62的输出和所述第六十四二输入与非门64的输出，所述第七十NMOS管70的栅极与所述第六十五二输入与非门65的输出相连、漏极接地，所述第六十三反相器63接收所述第六十五二输入与非门65的输出，所述第六十六二输入与非门66接收所述第六十七三输入与非门67的输出和所述第六十三反相器63的输出，所述第六十九PMOS管69的栅极与所述第六十六二输入与非门66的输出相连、源极接高电平、漏极与所述第七十NMOS管70的源极相连并输出互补位线隔离信号。
从图5中可以看到，通过本发明动态随机存取存储器的分离控制位线及互补位线隔离端的隔离电路控制，当导通位线时，由于互补位线隔离电路的控制，互补位线并未随之导通，从而降低了线上的电流功耗。因为选取的是2K规模的存储单元阵列，一般位线或互补位线上的电容约140飞法(1飞法＝10- 15法)，经过简单计算，相比以前没有隔离电路控制的情况，电流消耗可降低4毫安。
本发明动态随机存取存储器的第三个实施例是分别对于相邻的存储单元阵列进行运行试验，如图11所示，在四个不同的时刻，分别选中阵列0、打开字线0，选中阵列0、打开字线1，第一阵列、打开字线0，选中第一阵列、打开字线1，并且按导通、预充、隔离的顺序在位线隔离端上施加相应的电压，以观察本发明静态随机存取存储器的隔离电路的控制效果。试验结果如图11所示，由于隔离电路的控制，位线或互补位线的隔离端始终在不同时刻打开，从而降低了线上电流功耗。
综上所述，通过位线隔离电路和互补位线隔离电路对位线及互补位线隔离端的分离控制，使得同一时刻同一存储单元阵列的位线或互补位线只有一条导通或断开，从而降低了位线或互补位线上的电流功耗，进而降低整个动态随机存储器的功耗。
Claims (8)
1.一种动态随机存储器，包括控制存储单元阵列位线导通、断开的位线隔离端和控制存储单元阵列互补位线导通、断开的互补位线隔离端，其特征在于，所述位线隔离端的开启和关闭由接收地址信号、互补地址信号和访问使能信号的位线隔离电路产生的位线隔离信号控制；所述互补位线隔离端的开启和关闭由接收地址信号、互补地址信号和访问使能信号的互补位线隔离电路产生的互补位线隔离信号控制，
所述位线隔离电路包括产生位线存储节点信号的位线节点信号电路和接收阵列选通信号、互补位线存储节点信号并产生位线隔离信号的位线隔离信号电路；所述互补位线隔离电路包括产生互补位线存储节点信号的互补位线节点信号电路和接收阵列选通信号、位线存储节点信号并产生互补位线隔离信号的互补位线隔离信号电路，
所述位线节点信号电路包括第一三输入或非门(1)、第二三输入或非门(2)、第三二输入或非门(3)、第四反相器(4)、第五PMOS管(5)、第六NMOS管(6)和第七NMOS管(7)，所述第一三输入或非门(1)接收第一地址信号、第二地址信号和访问使能信号，所述第五PMOS管(5)的栅极接收预充信号、源极接收高电平、漏极与第六NMOS管(6)的源极相连，所述第六NMOS管(6)的栅极与第一三输入或非门(1)的输出相连、漏极接地，所述第二三输入或非门(2)接收互补第一地址信号、互补第二地址信号和访问使能信号，所述第七NMOS管(7)的栅极与第二三输入或非门(2)的输出相连、源极与第六NMOS管(6)的源极相连、漏极与地相连，所述第三二输入或非门(3)一端接收访问使能信号，另一端与第六NMOS管(6)的源极相连并与所述第四反相器(4)的输出相连，所述第四反相器(4)的输入与所述第三二输入或非门(3)的输出相连，所述第三二输入或非门(3)输出位线存储节点信号；
所述互补位线节点信号电路包括第二十一三输入或非门(21)、第二十二三输入或非门(22)、第二十三二输入或非门(23)、第二十四反相器(24)、第二十五PMOS管(25)、第二十六NMOS管(26)和第二十七NMOS管(27)，所述第二十一三输入或非门(21)接收互补第一地址信号、第二地址信号和访问使能信号，所述第二十五PMOS管(25)的栅极接收预充信号、源极接收高电平、漏极与第二十六NMOS管(26)的源极相连，所述第二十六NMOS管(26)的栅极与第二十一三输入或非门(21)的输出相连、漏极接地，所述第二十二三输入或非门(22)接收第一地址信号、互补第二地址信号和访问使能信号，所述第二十七NMOS管(27)的栅极与第二十二三输入或非门(22)的输出相连、源极与第二十六NMOS管(26)的源极相连、漏极与地相连，所述第二十三二输入或非门(23)一端接收访问使能信号，另一端与第二十六NMOS管(26)的源极相连并与所述第二十四反相器(24)的输出相连，所述二十四反相器(24)的输入与所述第二十三二输入或非门(23)的输出相连，所述第二十三二输入或非门(23)输出互补位线存储节点信号。
2.如权利要求1所述的动态随机存储器，其特征在于，所述访问使能信号为低时，动态随机存储器执行写操作；所述访问使能信号为高时，动态随机存储器执行读操作。
3.如权利要求1或2所述的动态随机存储器，其特征在于，所述位线或互补位线存储节点信号需要经过反相器链构成的延时电路的延时处理，得到延迟位线或互补位线存储节点信号。
4.如权利要求1所述的动态随机存储器，其特征在于，所述位线隔离信号电路和互补位线隔离信号电路包括应用于位线或互补位线导通、断开两种状态的隔离信号电路以及应用于位线或互补位线预充、导通、断开三种状态的隔离信号电路。
5.如权利要求4所述的动态随机存储器，其特征在于，所述位线隔离信号电路包括的应用于位线导通、断开两种状态的隔离信号电路包括第三十一反相器(31)、第三十二二输入与非门(32)和第三十三二输入与非门(33)，所述第三十一反相器(31)接收第二阵列选通信号，所述第三十二二输入与非门(32)接收第一阵列选通信号和延迟互补位线存储节点信号，所述第三十三二输入与非门(33)与第三十一反相器(31)输出和第三十二二输入与非门(32)相连，所述第三十三二输入与非门(33)输出位线隔离信号。
6.如权利要求4所述的动态随机存储器，其特征在于，所述互补位线隔离信号电路包括的应用于互补位线导通、断开两种状态的隔离信号电路，包括第四十一反相器(41)、第四十二二输入与非门(42)和第四十三二输入与非门(43)，所述第四十一反相器(41)接收第二阵列选通信号，所述第四十二二输入与非门(42)接收第一阵列选通信号和延迟位线存储节点信号，所述第四十三二输入与非门(43)与第四十一反相器输出和第四十二二输入与非门(42)相连，所述第第四十三二输入与非门(43)输出互补位线隔离信号。
7.如权利要求4所述的动态随机存储器，其特征在于，所述位线隔离信号电路包括的应用于位线预充、导通、断开三种状态的隔离信号电路，包括第五十一至第五十三反相器(51-53)、第五十七三输入与非门(57)、第五十四至第五十六二输入与非门(54-56)、第五十八至第五十九PMOS管(58-59)和第六十NMOS管(60)，所述第五十一反相器(51)接收第二阵列选通信号，所述第五十七三输入与非门(57)接收位线存储节点信号、第一阵列选通信号和第五十一反相器(51)的输出，所述第五十八PMOS管(58)的栅极与第五十七三输入与非门(57)的输出相连、源极接高电平、漏极与第六十NMOS管(60)的源极相连，所述第五十二反相器(52)接收第二阵列选通信号，所述第五十四二输入与非门(54)接收互补位线存储节点信号和第一阵列选通信号，所述第五十五二输入与非门(55)接收所述第五十二反相器(52)的输出和所述第五十四二输入与非门(54)的输出，所述第六十NMOS管(60)的栅极与所述第五十五二输入与非门(55)的输出相连、漏极接地，所述第五十三反相器(53)接收所述第五十五二输入与非门(55)的输出，所述第五十六二输入与非门(56)接收所述第五十七三输入与非门(57)的输出和所述第五十三反相器(53)的输出，所述第五十九PMOS管(59)的栅极与所述第五十六二输入与非门(56)的输出相连、源极接高电平、漏极与所述第六十NMOS管(60)的源极相连并输出位线隔离信号。
8.如权利要求4所述的动态随机存储器，其特征在于，所述互补位线隔离信号电路包括的应用于互补位线预充、导通、断开三种状态的隔离信号电路，包括第六十一至第六十三反相器(61-63)、第六十七三输入与非门(67)、第六十四至第六十六二输入与非门(64-66)、第六十八至第六十九PMOS管(68-69)和第七十NMOS管(70)，所述第六十一反相器(61)接收第二阵列选通信号，所述第六十七三输入与非门(67)接收互补位线存储节点信号、第一阵列选通信号和第六十一反相器(61)的输出，所述第六十八PMOS管(68)的栅极与第六十七三输入与非门(67)的输出相连、源极接高电平、漏极与第七十NMOS管(70)的源极相连，所述第六十二反相器(62)接收第二阵列选通信号，所述第六十四二输入与非门(64)接收位线存储节点信号和第一阵列选通信号，所述第六十五二输入与非门(65)接收所述第六十二反相器(62)的输出和所述第六十四二输入与非门(64)的输出，所述第七十NMOS管(70)的栅极与所述第六十五二输入与非门(65)的输出相连、漏极接地，所述第六十三反相器(63)接收所述第六十五二输入与非门(65)的输出，所述第六十六二输入与非门(66)接收所述第六十七三输入与非门(67)的输出和所述第六十三反相器(63)的输出，所述第六十九PMOS管(69)的栅极与所述第六十六二输入与非门(66)的输出相连、源极接高电平、漏极与所述第七十NMOS管(70)的源极相连并输出互补位线隔离信号.
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-
2006
- 2006-11-28 CN CN200610118819A patent/CN101192447B/zh active Active
Patent Citations (3)
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