CN1237768A - 具有自更新控制电路的动态随机存取存储器 - Google Patents

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Abstract

现有技术的DRAM中存在不能够任意地设定最佳的更新周期并且不能够降低功耗的问题。本发明的DRAM的自更新地址控制单元(11)包括自更新控制电路(7，71)以及行地址缓冲器(8)，该自更新控制电路(7，71)输入用于任意指定自更新的周期的控制信号，根据输入的控制信号设定自更新地址的周期并输出自循环信号，该行地址缓冲器(8)把自循环信号作为触发信号把地址输出到上述存储单元阵列。

Description

具有自更新控制电路的动态随机存取存储器
本发明涉及具有用于进行动态随机存取存储器(DRAM)的自更新的自更新控制电路的DRAM，特别详细地说，涉及能够任意设定自更新的周期并能够减少备用状态时的功耗的DRAM的自更新控制电路。
在现有的DRAM中，例如像美国专利USP5,321,662中所公开的技术所显示的那样，自更新的周期被固定，不能够变更为可编程，另外难以在DRAM的外部观测自更新的周期。由此，存在不能够以最佳的周期进行DRAM的自更新并且在自更新时DRAM的功耗增大的问题。特别是，备用状态时的DRAM的功耗与用最佳周期进行自更新的DRAM的情况相比存在着功耗增大的问题。
另外，现有的DRAM中，如上述那样，由于难以根据需要变更自更新的周期，所以还存在着工作测试变得困难的问题。
这样，在现有的DRAM中，由于固定自更新的周期被固定，即，不能够按照需要把DRAM的自更新周期变更为可编程，也不能够观测自更新的周期，因此存在着不能够设定最佳的自更新周期，不能够实现低功耗的问题。
另外，还存在不能够把自更新的周期改变为任意的周期，不能够容易地进行DRAM测试这样的问题。
本发明是为解决上述问题而进行的，目的在于获得具有能够容易地变更DRAM的自更新周期，能够以最佳的周期进行自更新，由此能够减少功耗，容易地进行测试的自更新控制电路的DRAM以及具有该DRAM的系统LSI。
具备本发明的更新控制电路的DRAM具有由多个存储单元组成的存储单元阵列和设定自更新的周期并以所设定的周期向上述存储单元阵列输出地址并进行自更新的自更新地址控制单元，上述自更新地址控制单元包括自更新控制电路以及行地址缓冲器，该自更新控制电路输入用于任意指定自更新的周期的控制信号，根据输入的控制信号设定自更新地址的周期并输出被设定了周期的自循环信号，该行地址缓冲器输入用上述自更新控制电路设定了的自循环信号，把上述自循环信号作为触发信号把地址输出到上述存储单元阵列。
具备本发明的更新控制电路的DRAM中的自更新控制电路具有更新控制寄存器以及自更新周期用计数器，上述自更新控制寄存器输入用于任意指定自更新周期的控制信号，根据输入的上述控制信号输出显示自更新地址的周期的倍率控制信号，上述自更新周期用计数器输入上述倍率控制信号生成自循环信号，把生成的自循环信号输出到行地址缓冲器中。
具备本发明的更新控制电路的DRAM中的自更新控制电路具有译码器以及自更新周期用计数器，上述译码器输入用于任意指定自更新周期的控制信号，把输入的上述控制信号进行译码生成并输出显示自更新周期的倍率控制信号，上述自更新周期用计数器输入上述倍率控制信号以生成自循环信号，把生成的自循环信号输出到行地址缓冲器中。
具备本发明的更新控制电路的DRAM还具有用于把从自更新控制电路向行地址缓冲器输出的自循环信号发送到外部装置的自循环控制管脚，通过上述自循环控制管脚把上述自循环信号发送到外部装置以控制自更新的周期。
具备本发明的更新控制电路的DRAM具有读/写控制电路，该电路在自更新的测试过程中向列译码器和数据输出缓冲器发送允许信号，使上述列译码器和数据输出缓冲器进行工作，根据用自更新控制电路设定的自更新的周期，把从数据输出缓冲器输出的存储单元阵列内的数据读出到外部。
本发明的另一个实施例是一种系统LSI，包括本发明的上述任一项中的DRAM和处理数据的系统，例如，是具有微机和上述DRAM的系统LSI或者把ASIC和上述DRAM组装在一起的系统LSI。
图1是示出本发明实施例1的具有自更新控制电路的DRAM的结构的框图。
图2是示出图1所示的实施例1的DRAM内的自更新地址控制单元的结构的框图。
图3是示出自更新周期用计数器结构的框图。
图4是示出在自更新周期用计数器内选择的自更新周期的倍率设定的说明图。
图5是示出自更新周期用计数器的工作的时序图。
周6是示出本发明实施例2的具有自更新控制电路的DRAM的结构的框图。
图7是示出图6所示的实施例2的DRAM内的自更新地址控制单元的结构的框图。
以下，说明本发明的实施例。
实施例1
图1是示出本发明实施例1的动态随机存取存储器(DRAM)的具有自更新控制电路的DRAM的框图，图中，10是由存储数据的多个存储单元构成的存储单元阵列，1是为了把存储在存储单元阵列10中的数据输出到外部而暂时进行存储的数据输出缓冲器，2是把输入到存储单元阵列10中的数据暂时进行存储的数据输入缓冲器，3是读/写控制电路，4是生成存储单元阵列10内的存储单元的列地址的列地址生成电路，5是输入来自列地址生成电路4的列地址并且进行译码的列译码器，6是读出放大器和写入驱动器，7是自更新控制电路，8是行地址缓冲器，9是行译码器。另外，11是包括自更新控制电路7以及行地址缓冲器8，生成用于自更新的地址并进行输出的自更新地址控制单元。
这样，在本实施例1的DRAM内，包含用于控制存储单元阵列10的自更新周期的自更新控制电路7的自更新地址控制单元11与存储单元阵列10以及其它部件等一起进行组装。
图2是示出图1所示的实施例1的DRAM内的自更新地址控制单元11的详细结构的框图，图中，20是更新控制寄存器，21是具有自更新周期调整用的熔断器电路的自更新周期用计数器，22是地址生成用计数器，23是地址选择器。这样，自更新控制电路7由更新控制寄存器20以及自更新周期用计数器21构成，另外，行地址缓冲器8由地址生成用计数器22以及地址选择器23构成。
图3是示出图2所示的自更新控制电路7内的自更新周期用计数器21的详细结构的框图，图中，30是使预定频率的时钟起振并进行输出的振荡电路，31～34分别是1比特的增量电路FA1～FA4，即，计数器，35是选择器。
图1所示的数据输出缓冲器1，数据输入缓冲器2，读/写控制电路3，列地址生成电路4以及列译码器5是在通常的读写访问时进行工作，而在自更新的工作中全部不进行工作的电路。然而，在测试模式中进行自更新的情况下，读/写控制电路3向列译码器5和数据缓冲器1发送允许信号。
其次说明其工作。
图4是示出实施例1的DRAM内的自更新地址控制单元11中的自更新周期的倍率设定和控制信号CNT0之间的关系的说明图。如图所示，如果从外部装置例如CPU(未图示)发送来的3比特的控制信号CNT0(0)、CNT0(1)、CNT0(2)写入到更新控制寄存器20中，则根据该控制信号CNT0的值，在更新控制寄存器20内设定图4所示的倍率，×1、×2、×3、×4中的某一个倍率。其次，根据设定的倍率，从更新控制寄存器20向自更新周期用计数器21输出倍率控制信号refcnt。
CTN0(2)是把自更新的周期设定设定为有效还是无效的控制信号。在实施例1的DRAM的情况下，如果设CNT0(0)=0,CNT0(1)=1,CNT0(2)=1，则更新控制寄存器20内的设定成为有效，从更新控制寄存器20输出的倍率控制信号refcnt的值成为×2。如果CNT0(2)=0，则更新控制寄存器20内的设定成为无效，设定为通常的DRAM工作中的标准更新周期。
自更新周期用计数器21内的振荡电路30例如是10msec周期的振荡电路。
图5是示出实施例1的DRAM内的更新电路中的自更新周期用计数器的工作的时序图。
如图5所示，在自更新周期用计数器21内，将从振荡电路30输出的10msec周期的振荡输出信号输入到作为计数器的1比特的增量电路(FA1～FA4)31～34中，在那里进行递增计数。例如，1比特的增量电路(FA1～FA4)31～34的各自的输出信号的周期是F01、F02、F03、F04，输出信号F01成为10msec周期，F02成为20msec周期，F03成为40msec周期，F04成为80msec周期。
选择器35输入从更新控制寄存器20输出的倍率控制信号refcnt的倍率，选择从1比特的增量电路(FA1～FA4)31～34输出的输出信号F01～F04。
在倍率控制信号refcnt=×1的情况下，由选择器35选择输出信号F01，在倍率控制信号refcnt=×2的情况下选择输出信号F02，在倍率控制信号refcnt=×3的情况下，选择输出信号F03，在倍率控制信号refcnt=×4的情况下选择输出信号F04。
在上述实施例1的说明中，由于倍率控制信号refcnt表示的倍率是×2，所以由选择器35选择输出信号F02，作为周期为20msec的自循环信号self cycle，输出到地址生成用计数器22中。另外，该自循环信号self cycle通过自循环控制管脚100还输出到外部装置(未图示)。这样，通过从自循环控制管脚100把自循环信号输出到外部，能够容易地在外部观测自更新的周期。
在行地址缓冲器8中，通常的读/写工作时，即在从读/写控制电路3发送来的控制信号的值CNT1=1时，选择从读/写控制电路3发送来的行地址，把所选择的行地址输出到行译码器9中。
另一方面，在自更新工作时，即，控制信号CNT1=0时，在行地址缓冲器8内，把从自更新控制电路7输出的20msec周期的自循环信号selfcycle作为触发信号，地址生成用计数器22进行增量工作，地址选择器23选择地址生成用计数器22生成的地址，把被选择了的地址输出到行译码器9中。
在实施例1的DRAM中，在自更新工作时即控制信号CNT1=0的情况下，把地址生成用计数器22生成的地址输出到行译码器9中。在行译码器9中，对从行地址缓冲器8输出的地址进行译码，访问对应于被译码了的地址的存储单元阵列10内的存储单元。
存储在被访问的存储单元内的数据由读出放大器、写入驱动器6的读出放大器进行放大，再次写入到同一个存储单元内。由此，完成对于该存储单元的自更新工作。对于全部的存储单元进行相同的工作。在测试模式期间，被访问的存储单元内的数据也从数据输出缓冲器1输出到数据总线上。
另外，在实施例1的具有自更新控制电路的DRAM中，在测试模式中进行自更新的情况下，读/写控制电路3向列译码器5和数据输出缓冲器1发送允许信号。由此，外部装置(未图示)能够读出从数据输出缓冲器1输出的数据，在其周期观测自更新的周期，设定最佳周期的自更新。
在上述实施例1中，说明了在更新控制寄存器20内设定的自更新的周期设定，而通常的工作状态下的DRAM自更新的周期在测试结束时，即在判断为最佳的自更新周期以后，通过有选择地熔断自更新周期用计数器21内的熔断器电路(未图示)的熔断器能够设定最佳的周期。
另外，本发明并不限定于上述那样的自更新的工作，例如也能够适应于CBR(Column Before Refresh在更新前的列)等的自动更新。
另外，在上述实施例1的说明中，通过自更新控制电路7输入控制信号CNT0改写更新控制寄存器20的内容生成自循环信号self cycle，然而本发明并不限定于此，例如行地址缓冲器8也能够通过自循环控制管脚100，输入从外部装置(未图示)输出的预定的自循环信号selfcycle，改变自更新的周期。另外在上述实施例1的说明中，作为存储器仅说明了DRAM单体，然而本发明并不限定于此，例如也能够适用于把微机和DRAM或者把ASIC和DRAM组合起来的系统LSI中。
如上述那样，如果依据本实施例1，则由于在自更新地址控制单元11内设置自更新控制电路7，从外部向自更新控制电路7内的更新控制寄存器20写入控制信号CNT0，易于设定预定周期的自更新工作，进行被设定的各种周期的自更新并进行测试，通过自循环控制管脚能够正确地观察自更新的周期，所以能够设定最佳周期的自更新。
另外，由于能够设定最佳的周期，所以能够降低DRAM的功耗。进而由于将读/写控制电路设定为使得在正常工作中的自更新时把列译码器等的列系列设定为禁止模式，在测试模式工作中的自更新时把列译码器等的列系列设定为允许的模式，因此在正常工作的自更新时能够实现低功耗。
实施例2
说明本发明实施例2的DRAM的自更新控制电路。图6是示出本发明实施例2的DRAM的自更新控制电路的框图，图中，71是自更新控制电路，101是更新控制管脚，111是包含自更新控制电路71和行地址缓冲器8，生成用于自更新的地址并进行输出的自更新地址控制单元，301是读/写控制电路。
图6所示的数据输出缓冲器1，数据输入缓冲器2，读/写控制电路301，列地址生成电路4以及列译码器5是在通常的读写访问时进行工作，而在自更新的工作中全部不进行工作的电路。在测试模式中进行自更新的情况下，读/写控制电路301向列译码器5和数据输出缓冲器1发送允许信号。
图7是示出图6所示的实施例2的DRAM内的自更新地址控制单元111的详细结构的框图，图中，201是译码器。实施例2的具有自更新控制电路的DRAM内的其它结构要素由于与图1所示的实施例1的结构要素相同，所以使用相同的参考号并且在这里省略这些要素的说明。
包含用于控制存储单元阵列10内的自更新周期的自更新控制电路71的自更新地址控制单元111与存储单元阵列10和其它部分等一起组装到实施例2中的DRAM内。
其次说明其工作。
首先，说明自更新控制电路71内的译码器201中的自更新周期的倍率设定。
从外部装置例如CPU(未图示)发送来的更新控制信号经过更新控制管脚101写入到自更新控制电路71内的译码器201内。其次，译码器201对该更新控制信号译码，设定图4所示的倍率，×1、×2、×3、×4中的某一个倍率。然后，译码器201向自更新周期用计数器21输出被设定的倍率即倍率控制信号refcnt。
自更新周期用计数器21内的振荡电路30例如是10msec周期的振荡电路。
如在实施例1中说明的那样，如图5所示，在自更新周期用计数器21内，从振荡电路30输出的10msec周期的振荡输出信号输入到作为计数器的1比特的增量电路(FA1～FA4)31～34中，在那里被进行递增计数。例如，1比特的增量电路(FA1-FA4)31～34的各自的输出信号的周期是F01、F02、F03、F04，输出信号F01成为10msec周期，F02成为20msec周期，F03成为40msec周期，F04成为80msec周期。
选择器35输入从译码器201输入的倍率控制信号refcnt2，由此来选择从1比特的增量电路(FA1～FA4)31～34输出的输出信号F01～F04。
在倍率控制信号refcnt2=×1的情况下，由选择器35选择输出信号F01，在倍率控制信号refcnt2=×2的情况下选择输出信号F02，在倍率控制信号refcnt2=×3的情况下，选择输出信号F03，在倍率控制信号refcnt2=×4的情况下选择输出信号F04。
在实施例2的DRAM中，由于倍率控制信号refcnt2表示的倍率是×2，所以由选择器35选择输出信号F02，作为周期为20msec的自循环信号self cycle，输出到地址生成用计数器22中。另外，该自循环信号self cycle通过自循环控制管脚100还输出到外部装置(未图示)。这样，通过从自循环控制管脚100把自循环信号self cycle输出到外部，能够容易地在外部观测自更新的周期。
接着，在行地址缓冲器8中，通常的读/写工作时，即在控制信号的值CNT2=1时，选择从读/写控制电路301发送来的行地址，把选择的行地址输出到行译码器9中。
另一方面，在自更新工作时，即，控制信号CNT2=0时，在行地址缓冲器8内，把从自更新控制电路71输出的20msec周期的自循环信号selfcycle作为触发信号，地址生成用计数器22进行增量工作，地址选择器23选择地址生成用计数器22生成的地址，把被选择了的地址输出到行译码器9中。
在实施例2的DRAM中，在自更新工作时，即控制信号CNT2=0，把地址生成用计数器22生成的地址输出到行译码器9中。在行译码器9中，把从行地址缓冲器8输出的地址进行译码，访问对应于被译码了的地址的存储单元阵列10内的存储单元。
存储在被访问的存储单元内的数据由读出放大器、写入驱动器6的读出放大器进行放大，再次写入到同一个存储单元内。由此，完成对于该存储单元的自更新工作。对于全部的存储单元进行相同的工作。在测试模式期间，被访问的存储单元内的数据还从数据输出缓冲器1输出到数据总线上。
另外，在实施例2的具有自更新控制电路的DRAM中，在测试模式中进行自更新的情况下，读/写控制电路301向列译码器5和数据输出缓冲器1发送允许信号。由此，外部装置(未图示)能够读出从数据输出缓冲器1输出的数据，在其周期内观测自更新的周期，设定最佳周期的自更新。
在上述实施例2中，说明了通过向译码器201内输入更新控制信号而被设定的自更新的周期设定，而通常的工作状态下的DRAM自更新的周期在测试结束时，即在判断为最佳的自更新周期以后，通过有选择地熔断自更新周期用计数器21内的熔断器电路(未图示)的熔断器能够设定最佳的周期。
另外，本发明并不限定于上述那样的自更新的工作，例如也能够适用于CBR等的自动更新。
另外，在上述实施例2的说明中，通过自更新控制电路71内的译码器201输入更新控制信号并将其进行译码，设定倍率控制信号refcnt2，从而产生自循环信号self cycle，然而本发明并不限定于此，例如行地址缓冲器8也能够通过自循环控制管脚100，输入从外部装置(未图示)输出的预定的自循环信号self cycle，改变自更新的周期。
另外在上述实施例2的说明中，作为存储器仅说明了单一的DRAM，然而本发明并不限定于此，例如也能够适用于把微机和DRAM或者把ASIC和DRAM组合起来的系统LSI中。
如上述那样，如果依据本实施例2，则通过在自更新地址控制单元111内设置译码器201，译码器201输入从外部发送的更新控制信号并将其译码，易于设定预定周期的自更新工作，进行被设定的各种周期的自更新并进行测试，借助自循环控制管脚100能够正确地观察自更新的周期，因此能够设定最佳周期的自更新。
另外，由于能够设定最佳的周期，所以能够降低DRAM的功耗。
进而由于将读/写控制电路301设定为使得在正常工作中的自更新时把列译码器等的列系列设定为禁止模式，在测试模式工作中的自更新时把列译码器5等的列系列设定为允许模式，因此在正常工作的自更新时能够实现低功耗。
如以上那样，如果依据本发明，则由于构成为在自更新地址控制单元内设置自更新控制电路，能够从外部任意地在该自更新控制电路内设定自更新的周期，所以具有能够容易地设定预定周期的自更新，能够设定最佳自更新周期这样的效果。
另外，由于能够以被设定的各种周期进行自更新工作，能够通过自循环控制管脚正确地观察其自更新的周期，所以具有能够设定最佳周期的自更新这样的效果。
进而，由于能够设定最佳周期，所以具有能够降低DRAM的功耗这样的效果。
进而在把该DRAM与其它装置例如CPU,ASIC等装置共同进行系统化形成LSI的情况下也能够得到同样的效果。
如果依据本发明，则由于构成为在自更新地址控制单元内设置自更新控制电路，能够从外部向该自更新控制电路内的更新控制寄存器或者译码器输入用于任意地设定自更新的周期的更新控制信号，所以具有下述效果：能够容易地设定预定周期的自更新，进行被设定的各种周期的自更新工作并进行测试，能够设定最佳的自更新周期。另外，由于能够以各种周期进行自更新工作，通过自循环控制管脚正确地观察其自更新的周期，所以具有能够设定最佳周期的自更新这样的效果。
另外，由于能够设定最佳周期，所以具有能够降低DRAM的功耗这样的效果。
如果依据本发明，则由于构成为在自更新地址控制单元内设置自更新控制电路，能够从外部在该自更新控制电路中输入用于任意地设定自更新周期的更新控制信号，读写控制电路在正常工作中的自更新时把列译码器等的列系列设定为禁止模式，在测试模式工作中的自更新时把列译码器等的列系列设定为允许模式，因此在测试模式中，读写控制电路把读允许控制信号输出到列译码器以及数据输出缓冲器中，使用从存储单元阵列输出的数据能够容易地设定自更新的周期，能够以被设定的各种周期进行自更新工作并进行测试，所以具有能够设定最佳自更新周期，在正常工作的自更新中还能够实现低功耗这样的效果。

Claims (6)

1．一种具备自更新控制电路的DRAM，其特征在于：
具有：
由多个存储单元组成的存储单元阵列；以及
自更新地址控制单元，该单元设定自更新的周期，以设定的周期向上述存储单元阵列输出地址并进行上述存储单元阵列的自更新，
上述自更新地址控制单元包括自更新控制电路以及行地址缓冲器，上述自更新控制电路输入用于任意指定自更新的周期的控制信号，根据输入的控制信号设定自更新地址的周期并输出被设定了周期的自循环信号，上述行地址缓冲器输入用上述自更新控制电路设定了的自循环信号，把上述自循环信号作为触发信号把地址输出到上述存储单元阵列。
2．如权利要求1记述的DRAM，其特征在于：
自更新控制电路具有更新控制寄存器以及自更新周期用计数器，上述自更新控制寄存器输入用于任意指定自更新周期的控制信号，根据输入的上述控制信号输出显示自更新地址的周期的倍率控制信号，上述自更新周期用计数器输入上述倍率控制信号并生成自循环信号，把生成的自循环信号输出到行地址缓冲器中。
3．如权利要求1记述的DRAM，其特征在于：
自更新控制电路具有译码器以及自更新周期用计数器，上述译码器输入用于任意指定自更新周期的控制信号，对输入的上述控制信号进行译码生成并输出显示自更新周期的倍率控制信号，上述自更新周期用计数器输入上述倍率控制信号并生成自循环信号，把生成的自循环信号输出到行地址缓冲器中。
4．如权利要求1至3的任一项中记述的DRAM，其特征在于：
还具有用于把从自更新控制电路向行地址缓冲器输出的自循环信号发送到外部装置的自循环控制管脚，通过上述自循环控制管脚把上述自循环信号发送到外部装置来控制自更新的周期。
5．如权利要求1至3的任一项中记述的DRAM，其特征在于：
在自更新的测试过程中，具有读/写控制电路，该电路向列译码器和数据输出缓冲器发送允许信号，使上述列译码器和数据输出缓冲器进行工作，根据用自更新控制电路设定的自更新的周期，把从数据输出缓冲器输出的存储单元阵列内的数据读出到外部。
6．一种系统LSI，其特征在于：
具有权利要求1至权利要求3的任一项中记述的DRAM和与上述DRAM之间进行数据的输入输出并且处理上述数据的系统。
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