JP4965335B2 - 半導体記憶装置および電子機器 - Google Patents

Description

この発明は、半導体記憶装置およびその半導体記憶装置を備えた電子機器に関し、特に、液晶ディスプレイなどに用いられるＴＦＴ(薄膜トランジスタ)により構成された回路を用いた半導体記憶装置およびその半導体記憶装置を備えた表示装置などの電子機器に関する。

近年、液晶ディスプレイをはじめとするＴＦＴ(Thin Film Transistor：薄膜トランジスタ)を用いた表示装置において、製造コスト削減のため、周辺回路のモノリシック化が進められており、ドライバー回路やメモリ回路などをＴＦＴで構成する動きが進んでいる。

しかし、ガラス基板上にＴＦＴで回路を構成した場合、一般的に、ＴＦＴのチャネル部は非単結晶シリコンにより形成されるため、ＴＦＴの特性ばらつきが深刻な問題となっていた。

例えば、ＴＦＴで構成したメモリから情報を読み出す半導体記憶装置の場合、メモリ素子から読み出した情報をディジタルデータとして出力するための増幅回路が必要となるが、ＴＦＴの特性ばらつきに起因する増幅回路のオフセット電圧によって、誤った結果が出力されることが問題となっていた。

特に、ＴＦＴで不揮発性メモリセルを形成し、この不揮発性メモリセルに記憶された情報を読み出す場合、元来、不揮発性メモリセルにおける情報記憶のための２つの状態(例えばＮチャネルＴＦＴにより構成される不揮発性メモリセルの場合、電子を注入するプログラム状態とホールを注入する消去状態と)の間のウインドゥマージンが小さいため、上記問題が深刻となっていた。

このような増幅回路を構成するＴＦＴの特性ばらつきに起因するオフセット電圧をキャンセルする技術として、図１３に示すような、予め回路動作前にオフセット電圧を検出する期間を設け、検出されたオフセット電圧の情報を電荷情報として容量に蓄え、回路動作時に容量に記憶させた情報を入力電圧に反映させる方法が提案されている(例えば、特開２００２−４１００１号公報(特許文献１)参照)。図１３において、２０１〜２０６はスイッチ、２０７はキャンセル容量、２０９は差動増幅器である。

しかしながら、図１３に示す増幅回路に示されるような電荷を保持する容量を用いてオフセット電圧を補正する回路においては、容量に対して、高い電荷保持能力や歩留りが要求されるが、ガラス基板をはじめとする安価な絶縁性基板上に形成される容量は、基板の耐熱温度が低いことから、６００℃以下の低い成膜温度により形成されるため、電荷を保持する薄膜の膜質が悪く、オフセット電圧の情報を保持する時間が短く、かつ、歩留りも悪い。

このため、このような補正回路を搭載した回路全体の歩留りも悪く、これが表示装置全体の品質を低下させる原因となっていた。
特開２００２−４１００１号公報

そこで、この発明の課題は、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置およびそれを用いた電子機器を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
１ビットの情報を記憶するメモリセルと、
上記メモリセルに記憶された情報を表す信号としての第１の入力信号を第１の切替回路出力端子から出力し、比較用信号としての第２の入力信号を第２の切替回路出力端子から出力する第１のモードか、または、上記第１のモードと同じ上記メモリセルに記憶された情報を表す上記第１の入力信号を上記第２の切替回路出力端子から出力し、上記第２の入力信号を上記第１の切替回路出力端子から出力する第２のモードに切り替える切替回路と、
上記第１のモードのときに、上記切替回路の上記第２の切替回路出力端子からの上記第２の入力信号に対する上記第１の切替回路出力端子からの上記第１の入力信号の差分を増幅して、上記メモリセルに記憶された情報の論理値を表す信号を出力する一方、上記第２のモードのときに、上記切替回路の上記第２の切替回路出力端子からの上記第１の入力信号に対する上記第１の切替回路出力端子からの上記第２の入力信号の差分を増幅して、上記メモリセルに記憶された情報の論理値の反転値を表す信号を出力するための増幅回路と、
上記第１のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値を表すべき信号と、上記第２のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値の反転値を表すべき信号とが一致するとき、読出しエラーであると判定するエラー判定回路と
を備えたことを特徴とする。

上記構成によれば、第１のモードのときに、切替回路の第２の切替回路出力端子からの第２の入力信号に対する第１の切替回路出力端子からの第１の入力信号の差分を増幅回路により増幅して、メモリセルに記憶された情報の論理値を表す信号を出力する。一方、第２のモードのときに、切替回路の第２の切替回路出力端子からの第１の入力信号に対する第１の切替回路出力端子からの第２の入力信号の差分を増幅回路により増幅して、上記第１のモードと同じメモリセルに記憶された情報の論理値の反転値を表す信号を出力する。そして、エラー判定回路は、第１のモードのときに増幅回路から出力されたメモリセルに記憶された情報の論理値を表すべき信号と、第２のモードのときに増幅回路から出力されたメモリセルに記憶された情報の論理値の反転値を表すべき信号とが一致するとき、読出しエラーであると判定する。上記増幅回路おいて高いオフセット電圧を有することが原因で増幅回路に入力される２つの電圧の高低を誤って判定する場合は、切替回路によって第１,第２の入力信号を切り替えても、増幅回路から同じ出力値しか出力されなかったり、増幅回路に不良が生じている場合も、同じ出力値しか出力されなかったりする。これに対して、第１のモードのときに増幅回路から出力されたメモリセルに記憶された情報の論理値を表すべき信号と、第２のモードのときに増幅回路から出力されたメモリセルに記憶された情報の論理値の反転値を表すべき信号と一致しないときは、増幅回路が正常に動作し、かつ、増幅回路から出力された結果が正しいと考えられる。このエラー判定回路の判定結果を利用することによって、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置を実現できる。

また、一実施形態の半導体記憶装置では、
上記第１のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値を表す信号の値を記憶する第１の記憶回路と、
上記第２のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値の反転値を表す信号の値を記憶する第２の記憶回路と
を備え、
上記エラー判定回路は、上記第１の記憶回路に記憶された上記メモリセルに記憶された情報の論理値または上記第２の記憶回路に記憶された上記メモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、上記メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力すると共に、上記第１の記憶回路に記憶された上記メモリセルに記憶された情報の論理値と、上記第２の記憶回路に記憶された上記メモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、第２のエラー判定回路出力端子から上記読出しエラーを表す信号を出力する。

上記実施形態によれば、第１の記憶回路に記憶されたメモリセルに記憶された情報の論理値または第２の記憶回路に記憶されたメモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、エラー判定回路は、メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力する。また、第１の記憶回路に記憶されたメモリセルに記憶された情報の論理値と、第２の記憶回路に記憶されたメモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、エラー判定回路は、第２のエラー判定回路出力端子から読出しエラーを表す信号を出力する。このように、上記第１,第２の記憶回路に記憶されたメモリセルに記憶された情報に基づいて、エラー判定回路は、メモリセルに記憶された情報の論理値を表す信号を出力すると共に、簡単な論理演算によりエラー判定結果を読出しエラーを表す信号として出力することができる。

また、一実施形態の半導体記憶装置では、
上記エラー判定回路は、少なくとも、第１のＮチャネルトランジスタおよび第１のＰチャネルトランジスタより形成されるトランスファーゲートと、互いのゲートおよびドレインとが電気的に接続された第２のＮチャネルトランジスタおよび第２のＰチャネルトランジスタを有し、
上記トランスファーゲートの入力端子は、上記第２のＮチャネルトランジスタのゲートおよび上記第２のＰチャネルトランジスタのゲートと電気的に接続され、
上記トランスファーゲートの出力端子は、上記第２のＮチャネルトランジスタのドレインおよび上記第２のＰチャネルトランジスタのドレインと電気的に接続され、
上記第１の記憶回路に記憶された論理値を表す信号が、上記第１のＰチャネルトランジスタのゲートおよび上記第２のＰチャネルトランジスタのソースに入力され、
上記第１の記憶回路に記憶された論理値の反転値を表す信号が、上記第１のＮチャネルトランジスタのゲートおよび上記第２のＮチャネルトランジスタのソースに入力され、
上記第２の記憶回路に記憶された論理値を表す信号が、上記トランスファーゲートの入力端子に入力される。

上記実施形態によれば、少ない素子数で、エラー判定回路を形成することが可能となる。

また、一実施形態の半導体記憶装置では、
少なくとも上記切替回路と上記増幅回路と上記第１の記憶回路と上記第２の記憶回路と上記エラー判定回路とで構成された判定回路ブロックがｎ個(ｎは２以上の整数)あって、
上記ｎ個の判定回路ブロックの夫々の上記エラー判定回路の第１,第２のエラー判定回路出力端子が接続された多数決回路を備え、
上記多数決回路において、上記ｎ個の判定回路ブロックのうち、上記エラー判定回路の上記第２のエラー判定回路出力端子から上記読出しエラーを表す信号が出力されない上記判定回路ブロックに対して、上記エラー判定回路の上記第１のエラー判定回路出力端子からの上記メモリセルに記憶された情報の論理値を表す信号のみが参照されて、参照された上記メモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、上記多数決の結果に基づく信号を上記メモリセルに記憶された情報の論理値を表す信号として出力する。

上記実施形態によれば、少なくとも切替回路と増幅回路と第１の記憶回路と第２の記憶回路とエラー判定回路とで構成されたｎ個の判定回路ブロックのうち、エラー判定回路の第２のエラー判定回路出力端子から読出しエラーを表す信号が出力されない判定回路ブロックに対して、エラー判定回路の第１のエラー判定回路出力端子からのメモリセルに記憶された情報の論理値を表す信号のみが多数決回路により参照される。そして、多数決回路によって、参照されたメモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、多数決の結果に基づく信号をメモリセルに記憶された情報の論理値を表す信号として出力する。このように、信頼性の高いデータのみの中で多数決を取ってデータを確定させているため、信頼性の高い読出しが可能となる。

また、一実施形態の半導体記憶装置では、
不揮発性メモリセルが複数配置されたメモリセルアレイと、
リファレンスセルとして上記不揮発性メモリセルが複数配置されたリファレンスセルアレイと
を備え、
上記メモリセルアレイ中のｎ個(ｎは２以上の整数)のメモリセルに同じデータが記憶され、
上記ｎ個のメモリセルの夫々が、上記ｎ個の判定回路ブロックの上記各切替回路の上記第１の切替回路入力端子に電気的に接続され、
上記リファレンスセルアレイ中の上記リファレンスセルのいずれか１つが、上記ｎ個の判定回路ブロックの上記各切替回路の上記第２の切替回路入力端子に電気的に接続される。

上記実施形態によれば、信頼性の高い複数の結果の多数決を取ることにより、一部のメモリセルにおいて、リテンション不良などが発生し、リファレンスセルとの間で電流の大小が逆転した場合でも、正しい値を読み出すことが可能となり、より高い信頼性が得られる。

また、一実施形態の半導体記憶装置では、
不揮発性メモリセルが複数配置された第１,第２のメモリセルアレイを備え、
上記第１のメモリセルアレイ中の上記不揮発性メモリセルと上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが対をなし、上記第１のメモリセルアレイ中の上記不揮発性メモリセルが第１の記憶状態であれば、上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが第２の記憶状態である一方、上記第１のメモリセルアレイ中の上記不揮発性メモリセルが上記第２の記憶状態であれば、上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが上記第１の記憶状態であって、
上記第１,第２のメモリセルアレイ中のそれぞれのｎ個の上記不揮発性メモリセルに同じ値が記憶され、
上記第１のメモリセルアレイ中のｎ個の上記不揮発性メモリセルと上記ｎ個の判定回路ブロックの第１の判定回路入力端子とがそれぞれ電気的に接続され、
上記第２のメモリセルアレイ中のｎ個の上記不揮発性メモリセルと上記ｎ個の判定回路ブロックの第２の判定回路入力端子とがそれぞれ電気的に接続される。

上記実施形態によれば、第１,第２のメモリセルアレイの対を成した不揮発性メモリセルの消去状態とプログラム状態の間の電流差よりデータの読出しを行うため、リファレンスセルとの間の電流差よりデータを読出す場合と比べて読出しマージンを広げることが可能となり、より信頼性の高くできる。

また、この発明の半導体記憶装置では、
１ビットの情報を対で記憶する第１,第２の不揮発性メモリセルと、
上記第１の不揮発性メモリセルに記憶された情報を表す信号としての第１の入力信号を第１の切替回路出力端子から出力し、上記第２の不揮発性メモリセルとしての第２の入力信号を第２の切替回路出力端子から出力する第１のモードか、または、上記第１のモードと同じ上記第１の不揮発性メモリセルに記憶された情報を表す上記第１の入力信号を上記第２の切替回路出力端子から出力し、上記第１のモードと同じ上記第２の不揮発性メモリセルに記憶された情報を表す上記第２の入力信号を上記第１の切替回路出力端子から出力する第２のモードに切り替える切替回路と、
上記第１のモードのときに、上記切替回路の上記第２の切替回路出力端子から出力された上記第２の入力信号に対する上記第１の切替回路出力端子から出力された上記第１の入力信号の差分に基づいて、上記第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値を保持する一方、上記第２のモードのときに、上記切替回路の上記第２の切替回路出力端子から出力された上記第１の入力信号に対する上記第１の切替回路出力端子から出力された上記第２の入力信号の差分に基づいて、上記第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値を保持するためのラッチ回路と、
上記第１のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号と、上記第２のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号とが一致するとき、読出しエラーであると判定するエラー判定回路と
を備えたことを特徴とする。

上記構成によれば、第１のモードのときに、切替回路の第２の切替回路出力端子からの第２の入力信号に対する第１の切替回路出力端子からの第１の入力信号の差分に基づいて、第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値をラッチ回路により保持する。一方、第２のモードのときに、切替回路の第２の切替回路出力端子からの第１の入力信号(第１のモードと同じ第１の不揮発性メモリセルに記憶された情報を表す信号)に対する第１の切替回路出力端子からの第２の入力信号(第１のモードと同じ第２の不揮発性メモリセルに記憶された情報を表す信号)の差分に基づいて、第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値をラッチ回路により保持する。そして、エラー判定回路は、第１のモードのときにラッチ回路から出力された第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号と、第２のモードのときにラッチ回路から出力された第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号とが一致するとき、読出しエラーであると判定する。上記増幅回路おいて高いオフセット電圧を有することが原因で増幅回路に入力される２つの電圧の高低を誤って判定する場合は、切替回路によって第１,第２の入力信号を切り替えても、増幅回路から同じ出力値しか出力されなかったり、増幅回路に不良が生じている場合も、同じ出力値しか出力されなかったりする。これに対して、第１のモードのときにラッチ回路から出力された第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号と、第２のモードのときにラッチ回路から出力された第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号と一致しないときは、増幅回路が正常に動作し、かつ、増幅回路から出力された結果が正しいと考えられる。このエラー判定回路の判定結果を利用することによって、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置を実現できる。

また、一実施形態の半導体記憶装置では、
上記切替回路は、
上記第１のモードにおいて、上記ラッチ回路の上記第１の入力部に上記第１の不揮発性メモリセルのドレインを電気的に接続し、上記ラッチ回路の上記第２の入力部に上記第２の不揮発性メモリセルのドレインを電気的に接続し、
上記第２のモードにおいて、上記ラッチ回路の第１の入力部に上記第２の不揮発性メモリセルのドレインを電気的に接続し、上記ラッチ回路の第２の入力部に上記第１の不揮発性メモリセルのドレインを電気的に接続し、
第３のモードにおいて、上記第１,第２の不揮発性メモリセルのドレインを、上記ラッチ回路の上記第１,第２の入力部から電気的に切り離して、その第１,第２の不揮発性メモリセルのドレインを、上記第１,第２の不揮発性メモリセルを書き換えるための電圧を供給する端子に電気的に接続する。

上記実施形態によれば、少ない素子数で信頼性の高いデータの記憶および読出しを行うことが可能となる。

また、一実施形態の半導体記憶装置では、
上記第１のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表す信号の値を記憶する第１の記憶回路と、
上記第２のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値を表す信号の値を記憶する第２の記憶回路と
を備え、
上記エラー判定回路は、上記第１の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値または上記第２の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力し、上記第１の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値と、第２の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、第２のエラー判定回路出力端子から上記読出しエラーを表す信号として出力する。

上記実施形態によれば、第１の記憶回路に記憶された第１の不揮発性メモリセルに記憶された情報の論理値または第２の記憶回路に記憶された第１の不揮発性メモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、エラー判定回路は、第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力する。また、第１の記憶回路に記憶された第１の不揮発性メモリセルに記憶された情報の論理値と、第２の記憶回路に記憶された第１の不揮発性メモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、エラー判定回路は、第２のエラー判定回路出力端子から読出しエラーを表す信号を出力する。このように、上記第１,第２の記憶回路に記憶された第１,第２の不揮発性メモリセルに記憶された情報に基づいて、エラー判定回路は、第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号を出力すると共に、簡単な論理演算によりエラー判定結果を読出しエラーを表す信号として出力することができる。したがって、第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号が信頼性を示すデータ(エラーを表す信号)と共に出力されるため、出力結果の信頼性を高めることが可能となる。

また、一実施形態の半導体記憶装置では、
少なくとも上記第１,第２の不揮発性メモリセルと上記切替回路と上記ラッチ回路と上記第１の記憶回路と上記第２の記憶回路と上記エラー判定回路とで構成されたメモリ回路ブロックがｎ個(ｎは２以上の整数)あって、
上記ｎ個のメモリ回路ブロックの夫々の上記エラー判定回路の第１,第２エラー判定回路出力端子が接続された多数決回路を備え、
上記多数決回路において、上記ｎ個のメモリ回路ブロックのうち、上記エラー判定回路の上記第２のエラー判定回路出力端子から上記読出しエラーを表す信号が出力されない上記メモリ回路ブロックに対して、上記エラー判定回路の上記第１のエラー判定回路出力端子からの上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号のみが参照されて、参照された上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、上記多数決の結果に基づく信号を上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号として出力する。

上記実施形態によれば、少なくとも第１,第２の不揮発性メモリセルと切替回路とラッチ回路と上記第１,第２の記憶回路とエラー判定回路とで構成されたｎ個のメモリ回路ブロックのうち、エラー判定回路の第２のエラー判定回路出力端子から読出しエラーを表す信号が出力されない判定回路ブロックに対して、エラー判定回路の第１のエラー判定回路出力端子からの第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号のみが多数決回路により参照される。そして、多数決回路によって、参照された第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、多数決の結果に基づく信号を第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号として出力する。このように、信頼性の高い複数の結果の多数決を取ることにより、一部のメモリセルにおいて、リテンション不良などが発生し、対となるメモリセルとの間で電流の大小が逆転した場合でも、正しい値を読み出すことが可能となり、より信頼性の高くできる。

また、一実施形態の半導体記憶装置では、全ての素子が薄膜トランジスタにより形成されている。

上記実施形態によれば、ガラス基板などの安価な基板上に一体形成することが可能であることから、安価な半導体記憶装置を提供することが可能となる。

また、この発明の電子機器では、上記のいずれか１つの半導体記憶装置を備えることを特徴とする。

上記構成によれば、信頼性の高い半導体記憶装置を備えていることから、歩留りが高く高品質な電子機器を提供することが可能となる。

以上より明らかなように、この発明の半導体記憶装置によれば、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置を実現することができる。

また、この発明の電子機器によれば、上記信頼性の高い半導体記憶装置を用いることによって、歩留りが高く高品質な電子機器を実現することができる。

以下、この発明の半導体記憶装置および電子機器を図示の実施の形態により詳細に説明する。

(第１実施形態)
図１は、この発明の半導体記憶装置の第１実施形態を示す概略構成図である。

図１に示す半導体記憶装置は、アドレスデコーダ１２と、メモリアレイ１４と、判定回路ブロック１７a〜１７eと、多数決回路２０および記憶回路２２を備えており、アドレスデコーダ１２,メモリアレイ１４,判定回路ブロック１７a〜１７e,多数決回路２０および記憶回路２２の全てを同一のガラス基板上に形成している。上記アドレスデコーダ１２に入力されるアドレス信号１１に応じてワード線１３が選択され、選択されたワード線１３によりメモリアレイ１４中のメモリセルが選択される。

上記メモリセルアレイ１４からの出力線１５a,１６aを判定回路ブロック１７aに接続し、出力線１５b,１６bを判定回路ブロック１７bに接続し、出力線１５c,１６cを判定回路ブロック１７cに接続し、出力線１５d,１６dを判定回路ブロック１７dに接続し、出力線１５e,１６eを判定回路ブロック１７eに接続している。

また、判定回路ブロック１７aからのデータ出力線１８aとエラー出力線１９aを多数決回路２０に接続し、判定回路ブロック１７bからのデータ出力線１８bとエラー出力線１９bを多数決回路２０に接続し、判定回路ブロック１７cからのデータ出力線１８cとエラー出力線１９cを多数決回路２０に接続し、判定回路ブロック１７dからのデータ出力線１８dとエラー出力線１９dを多数決回路２０に接続している。

そして、上記多数決回路２０からの出力線２１を記憶回路２２に接続している。上記記憶回路２２に記憶されたデータは、出力線２３を介して出力される。

図２に上記メモリアレイ１４の一構成例を示す。メモリアレイ１４は、図２に示すように、メモリセルアレイ３０ｍおよびリファレンスセルアレイ３０ｒより構成されており、メモリセルアレイ３０ｍおよびリファレンスセルアレイ３０ｒの全てのメモリセルは、不揮発性メモリセルである。

上記メモリセルアレイ３０ｍにおいて、同一のワード線(３２ｍ１〜３２ｍ４)を介してゲートが電気的に接続されているメモリセルには、同一の情報が書き込まれている。

例えば、アドレス信号により、ワード線３２ｍ２,３２ｒ２が選択された場合、メモリセル３１ｍ１〜３１ｍ５に流れる電流とリファレンスセル３１ｒに流れる電流との大小が比較される。

このとき、５つのメモリセル３１ｍ１〜３１ｍ５とリファレンスセル３１ｒとの電流の比較は、同時に行っても構わないが、順次比較を行った方がより正確な判定を行うことが可能となる。

例えば、メモリセル３１ｍ３とリファレンスセル３１ｒとの比較を行う場合、流れる電流量に応じて、信号線３５ｍ３,３５ｒの信号により負荷抵抗素子３４ｍ３,３４ｒによりビット線３３ｍ３１,３３ｒ１のそれぞれの電位が変化し、かつ、選択信号線３７ｍ３,３７ｒの信号により選択トランジスタ３６ｍ３,３６ｒがオン状態となることによって、出力線３８ｍ３,３８ｒから図１に示す出力線１５c,１６cのそれぞれを通じて、判定回路ブロック１７cと電気的に接続される。

図５に判定回路ブロック１７a〜１７eの一構成例を示す。図５の判定回路ブロックは、切替回路６３と、増幅回路６７と、第１の記憶回路６９aと、第２の記憶回路６９bおよびエラー判定回路７２により構成されている。

図１に示すメモリアレイ１４から出力された第１の入力信号および比較用信号としての第２の入力信号は、切替回路６３の入力線６１,６２を介して入力される。上記切替回路６３の第１,第２の切替回路出力端子から出力線６５,６６を介して増幅回路６７に入力される。

上記切替回路６３は、制御信号線６４に「０」が入力されたときは、入力線６１と出力線６５を電気的に接続し、入力線６２と出力線６６を電気的に接続する一方、制御信号線６４に「１」が入力されたときは、入力線６１と出力線６６を電気的に接続し、入力線６２と出力線６５を電気的に接続する機能を有している。また、上記第１の記憶回路６９aに制御信号線７０aを介して制御信号が入力され、第２の記憶回路６９b制御信号線７０bを介して制御信号が入力される。さらに、上記第１の記憶回路６９aから出力線７１aを介して記憶情報をエラー判定回路７２に入力すると共に、第１の記憶回路６９bから出力線７１bを介して記憶情報をエラー判定回路７２に入力する。

まず、第１のステップ(第１のモード)として、切替回路６３における制御信号線６４に「０」が入力され、図２に示すメモリセル３１ｍ３と入力６１が電気的に接続され、図２に示すリファレンスセル３１ｒと入力６２が電気的に接続され、増幅回路６７において電流の大小が比較され、その結果が、第１の記憶回路６９aに記憶される。

次に、第２のステップ(第２のモード)として、切替回路６３における制御信号６４に「１」が入力され、図２に示すメモリセル３１ｍ３と入力６２が電気的に接続され、図２に示すリファレンスセル３１ｒと入力６１が電気的に接続され、増幅回路６７において電流の大小が比較され、その結果が、第２の記憶回路６９bに記憶される。

なお、増幅回路６７は、ＴＦＴ(Thin Film Transistor：薄膜トランジスタ)のみで構成しても構わないし、図１２で示したオフセット電圧をキャンセルする機構を有していても構わない。

第１のステップにおいて、増幅回路６７から出力された結果と、第２のステップにおいて増幅回路６７から出力された結果とを比較したとき、増幅回路６７が正常に動作し、かつ、オフセット電圧がゼロである場合、入力が切り替われば、出力結果も反転する。

しかしながら、第１のステップもしくは第２のステップのいずれかにおいて、オフセット電圧が原因で、２つの入力電圧の高低が誤って判定された場合や、増幅回路６７を構成するＴＦＴのいずれかに不良があって、増幅回路６７が正常に動作しない場合は、入力が切り替わっても、同じ結果が出力される。

このため、エラー判定回路７２においては、第１の記憶回路６９aに記憶された情報と第２の記憶回路６９bに記憶された情報とを比較し、増幅回路６７から同じ結果が出力されていた場合は、エラー出力線７４が接続された第２のエラー判定回路出力端子に「１」を出力し、出力結果が反転していた場合は、「０」を出力する。なお、データ出力線７３が接続された第１のエラー判定回路出力端子には、予め決められた第１の記憶回路６９aもしくは第１の記憶回路６９bに記憶されている情報のいずれかをデータ出力値として出力すればよい。

図６は、図５に示す第１の記憶回路６９aと、第２の記憶回路６９bおよびエラー判定回路７２の一構成例である。図６において、８０aは第１の記憶回路６９aに対応し、８０bは第２の記憶回路６９bに対応し、８９はエラー判定回路７２に対応している。

第１の記憶回路８０aおよび第２の記憶回路８０bは、一般的に用いられているラッチ回路により夫々構成されている。

上記第１の記憶回路８０aは、入力線８１aが入力端子に接続されたトランスファーゲート８２aと、上記トランスファーゲート８２aの出力端子に信号線８３aを介して入力端子が接続されたトランスファーゲート８８aと、上記トランスファーゲート８２aの出力端子に入力端子が接続されたインバータ８４aと、上記インバータ８４aの出力端子に入力端子が接続されたインバータ８６aとを有している。上記インバータ８６aの出力端子とトランスファーゲート８８aの出力端子を接続している。

上記第２の記憶回路８０bは、入力線８１bが入力端子に接続されたトランスファーゲート８２bと、上記トランスファーゲート８２bの出力端子に信号線８３bを介して入力端子が接続されたトランスファーゲート８８bと、上記トランスファーゲート８２bの出力端子に入力端子が接続されたインバータ８４bと、上記インバータ８４bの出力端子に入力端子が接続されたインバータ８６bとを有している。上記インバータ８６bの出力端子とトランスファーゲート８８bの出力端子を接続している。

また、上記エラー判定回路８９は、第１のＮチャネルトランジスタおよび第１のＰチャネルトランジスタより形成されるトランスファーゲート９０と、互いのゲートが電気的に接続され、互いにドレインが電気的に接続された第２のＮチャネルトランジスタ９２および第２のＰチャネルトランジスタ９１とを有している。上記トランスファーゲート９０の入力端子に、第２の記憶回路８０bのインバータ８６bの出力端子を接続している。上記トランスファーゲート９０の第１のＰチャネルトランジスタのゲートに、第１の記憶回路８０aのインバータ８６aの出力端子を接続している。また、上記トランスファーゲート９０の第１のＮチャネルトランジスタのゲートに、第１の記憶回路８０aのインバータ８４aの出力端子を接続している。そして、トランスファーゲート９０の出力端子を、第２のＮチャネルトランジスタ９２のゲートおよび第２のＰチャネルトランジスタ９１のゲートに接続している。このエラー判定回路８９は、第１の記憶回路８０aのインバータ８６aの出力端子をデータ出力線８７aに接続し、トランスファーゲート９０の他端を第２のＮチャネルトランジスタ９２のゲートおよび第２のＰチャネルトランジスタ９１のドレインに接続すると共に、エラー出力線９３に接続している。

上記エラー判定回路８９については、第１のステップにおいて増幅回路６７(図５に示す)から出力された値と第２のステップにおいて増幅回路６７から出力された値とを比較して、両者の排他的論理和の反転値を出力すればよいが、ラッチ回路(８０ａ,８０ｂ)において、増幅回路６７から出力された値とその反転値の両方の情報を保持していることを利用して、素子数を削減している。

上記処理を図１に示す判定回路ブロック１７cだけでなく、他の判定回路ブロックにおいても行い、５つの判定回路ブロック１７a〜１７eから多数決回路２０に情報が送られる。

そして、上記多数決回路２０において、判定回路ブロック１７a〜１７eの中からエラー出力線９３(図６に示す)に「１」を出力しているものを除いて、データ出力端子８７ａ(図６に示す)からの出力値の多数決を取っている。

次に、図７に多数決回路２０の一構成例を示す。図１に示す判定回路ブロック１７a〜１７eのデータ出力線１８a〜１８eは、多数決回路２０の入力端子１０１a〜１０１eに電気的に接続され、判定回路ブロック１７a〜１７eのエラー出力線１９a〜１９eは、多数決回路２０の入力端子１０２a〜１０２eに電気的に接続されている。

この多数決回路２０は、入力端子１０１a〜１０１eが夫々接続されたトランスファーゲート１０５a〜１０５eと、入力端子１０２a〜１０２e夫々が入力端子に接続されたインバータ１０３a〜１０３eと、上記インバータ１０３a〜１０３eの出力端子が出力線１０６を介して入力端子に接続されたインバータ１０７とを有する。上記トランスファーゲート１０５a〜１０５eのＰチャネルトランジスタのゲートに、入力端子１０２a〜１０２eを夫々接続している。また、上記トランスファーゲート１０５a〜１０５eのＮチャネルトランジスタのゲートに、インバータ１０３a〜１０３eの出力端子を出力線１０４a〜１０４eを介して夫々接続している。

図７に示す多数決回路２０においては、エラー出力端子から「０」が出力された判定回路ブロック１７ａ〜１７ｅ(図１に示す)のデータ出力端子のみがインバータ１０７の入力端子と電気的に接続される。このインバータ１０７の入力電位は、判定回路ブロックのエラー出力端子において、数多く出力されたデータ側の電位に傾き、インバータ１０７によって、データが確定されて、出力線１０８を介して出力される。

その後、記憶回路２２において確定されたデータが保持される。

なお、上記説明においては、メモリアレイ１４を図２に示すメモリセルアレイ中のメモリセルの電流とリファレンスセルアレイ中のリファレンスセルの電流との大小を比較する回路構成としたが、必ずしもこれに拘る必要はない。

例えば、図３に示すように、２つの第１,第２のメモリセルアレイ４０a,４０bより構成され、第１のメモリセルアレイ４０a中のメモリセルがプログラム状態であり、かつ、第２のメモリセルアレイ４０b中のメモリセルが消去状態である場合は、データ「０」を記憶しており、第１のメモリセルアレイ４０a中のメモリセルが消去状態であり、かつ、第２のメモリセルアレイ４０b中のメモリセルがプログラム状態である場合は、データ「１」を記憶しているとする回路構成としても構わない。

図３において、４１ａ１〜４１ａ４および４１ｂ１〜４１ｂ４はメモリセル、４２ａ１〜４２ａ４および４２ｂ１〜４２ｂ４はワード線で、４３ａ３１,４３ａ３２および４３ｂ３１,４３ｂ３２はビット線、４４ａ３,４４ｂ３は負荷抵抗素子、４５ａ３,４５ｂ３は信号線、４６ａ３,４６ｂ３は選択トランジスタ、４７ａ３４７ｂ３は制御信号線である。

図３に示すメモリセルアレイの回路構成によれば、図２に示す回路構成と比較して、回路面積は増大するものの、読出しのマージンが広がり、より読出し動作の信頼性が高まる。

さらに、図４に示すように、メモリセルのソース／ドレインに選択ＴＦＴを直列に接続し、メモリセルの書換えや読出しを行うときのみ、選択ＴＦＴをオン状態にする回路構成としても構わない。

図４において、５１ｍ１〜５１ｍ５および５１ｒはメモリセル、５２ｍ１〜５２ｍ４および５２ｒ１〜５２ｒ４は選択信号線、５３ｍ３１,５３ｍ３２および５３ｒ１,５３ｒ２はビット線、５４ｍ１１,５４ｍ１２,５４ｒ１１,５４ｒ１２は選択ＴＦＴ、５５ｍ１〜５５ｍ４および５５ｒ１〜５５ｒ４はワード線である。

図４に示すメモリセルアレイの回路構成によれば、図２に示す回路構成と比較して回路面積は増大するものの、メモリセルアレイ５０ｍ中のメモリセルおよびリファレンスセルアレイ５０ｒ中のリファレンスセルのディスターブに起因する特性劣化を抑制することが可能となり、半導体記憶装置の信頼性が高まる。

なお、図４に示す回路構成は、メモリセルアレイ５０ｍ中のメモリセルの電流とリファレンスセルアレイ５０ｒ中のリファレンスセルの電流との大小を比較しているが、図３と同様に、メモリセルアレイ５０ｍを２つ設け、２つのメモリセルアレイ中のメモリセル対の記憶状態からデータを読み出す回路構成としても構わない。

また、図２〜図４には代表的なメモリセル(リファレンスセル)の回路構成を図示しているが、これに拘ることなく、これ以外の回路構成でも構わない。

なお、図２〜図４において、不揮発性メモリセルをＮチャネルＴＦＴにより構成されるものとして図示しているが、ＰチャネルＴＦＴにより構成しても構わない。

さらに、図５〜図７に示した回路構成についても、あくまで例示したものに過ぎず、これに拘ることなく、他の回路構成としても構わない。

上記構成の半導体記憶装置によれば、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置を実現することができる。

また、上記第１,第２の記憶回路６９ａ,６９ｂに記憶されたメモリセルに記憶された情報に基づいて、エラー判定回路７２は、メモリアレイ１４のメモリセルに記憶された情報の論理値を表す信号を出力すると共に、簡単な論理演算によりエラー判定結果を読出しエラーを表す信号として出力することができる。

また、図６に示す構成によれば、少ない素子数で、エラー判定回路を形成することが可能となる。

また、上記切替回路６３と増幅回路６７と第１の記憶回路６９ａと第２の記憶回路６９ｂとエラー判定回路７２とで構成された５個の判定回路ブロック１７ａ〜１７ｅのうち、エラー判定回路７２の第２のエラー判定回路出力端子から読出しエラーを表す信号「１」が出力されない判定回路ブロックに対して、エラー判定回路７２の第１のエラー判定回路出力端子からのメモリセルに記憶された情報の論理値を表す信号のみが多数決回路２０により参照されて、参照されたメモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、多数決の結果に基づく信号をメモリセルに記憶された情報の論理値を表す信号として出力することによって、信頼性の高いデータのみの中で多数決を取ってデータを確定させているため、信頼性の高い読出しが可能となる。上記第１実施形態の半導体記憶装置では、５個の判定回路ブロックを備えたが、判定回路ブロックの数はこれに限らず、２以上であればよい。

また、図２に示すメモリセルアレイ３０ｍおよびリファレンスセルアレイ３０ｒにおいて、リファレンスセルアレイ３０ｒ中の上記リファレンスセルのいずれか１つが、５個の判定回路ブロック１７ａ〜１７ｅの各切替回路６３の第２の切替回路入力端子に電気的に接続した構成において、信頼性の高い複数の結果の多数決を取ることにより、一部のメモリセルにおいて、リテンション不良などが発生し、リファレンスセルとの間で電流の大小が逆転した場合でも、正しい値を読み出すことが可能となり、より高い信頼性が得られる。

また、図３に示す２つの第１,第２のメモリセルアレイ４０a,４０bの対を成した不揮発性メモリセルの消去状態とプログラム状態の間の電流差よりデータの読出しを行うため、リファレンスセルとの間の電流差よりデータの読出す場合と比べて読出しマージンを広げることが可能となり、より信頼性の高くできる。

また、上記半導体記憶装置は、ガラス基板などの安価な基板上に一体形成することが可能であることから、安価な半導体記憶装置を提供することが可能となる。

(第２実施形態)
図８は、この発明の半導体記憶装置の第２実施形態を示した図である。

図８に示す半導体記憶装置は、メモリユニット１１１a〜１１１eと、多数決回路１１４および記憶回路１１６を備えており、メモリユニット１１１a〜１１１e,多数決回路１１４および記憶回路１１６の全てを同一のガラス基板上に形成している。

上記メモリユニット１１１aからの出力線１１２a,１１３aを多数決回路１１４に接続し、メモリユニット１１１bからの出力線１１２b,１１３bを多数決回路１１４に接続し、メモリユニット１１１cからの出力線１１２c,１１３cを多数決回路１１４に接続し、メモリユニット１１１dからの出力線１１２d,１１３dを多数決回路１１４に接続し、メモリユニット１１１eからの出力線１１２e,１１３eを多数決回路１１４に接続している。

そして、上記多数決回路１１４からの出力線１１５を記憶回路１１６に接続している。上記記憶回路１１６に記憶されたデータは、出力線１１７を介して出力される。

上記構成の半導体記憶装置は、比較的小容量のデータを記憶する用途に適しており、メモリユニット１１１a〜１１１e中に不揮発性メモリセルおよび書換え・読出しを行うためのＴＦＴ回路が一体形成されている。

図９に上記メモリユニット１１１a〜１１１eの一構成例を示す。図９に示すメモリユニットは、データラッチ１２３と、第１の記憶回路１２６aと、第２の記憶回路１２６bおよびエラー判定回路１２９で構成されている。上記データラッチ１２３に信号線１２１,１２２,１２４を接続し、データラッチ１２３からの信号線１２５を第１の記憶回路１２６aと第２の記憶回路１２６bに夫々接続している。上記第１の記憶回路１２６aに制御信号線１２７aを接続すると共に、第２の記憶回路１２６bに制御信号線１２７bを接続している。上記第１の記憶回路１２６aからの出力線１２８aをエラー判定回路１２９に接続し、第２の記憶回路１２６bからの出力線１２８bをエラー判定回路１２９に接続している。

上記エラー判定回路１２９は、第１の記憶回路１２６aに記憶された情報と第２の記憶回路１２６bに記憶された情報とを比較し、第１,第２の記憶回路１２６a,１２６bから同じ結果が出力されていた場合は、エラー出力線１３１が接続された第２のエラー判定回路出力端子に「１」を出力し、出力結果が反転していた場合は、「０」を出力する。また、データ出力線１３０が接続された第１のエラー判定回路出力端子には、予め決められた第１の記憶回路１２６aまたは第１の記憶回路１２６bに記憶されている情報のいずれかをデータ出力値として出力する。

上記メモリユニットの第１の記憶回路１２６aと第２の記憶回路１２６bおよびエラー判定回路１２９は、それぞれ、第１実施形態の図５中の第１の記憶回路６９aと第２の記憶回路６９bおよびエラー判定回路７２と同じ機能を有していればよく、同じ回路構成で構わない。

図１０にデータラッチ１２３の一構成例を示す。このデータラッチ１２３は、データをラッチするためのラッチ回路を構成するＴＦＴ１４１a,１４１bと、そのラッチ回路の負荷抵抗の役割を果たす不揮発性メモリセル１５１a,１５１bと、モードに応じて電流経路を切り替えるための切替回路としての役割を果たすＴＦＴ１４４a,１４４b,１４７a,１４７b,１４９a,１４９b,１５３aおよび１５３bで構成されている。

図１０において、１５０ａは図９に示す信号線１２１(第１の入力信号)に対応し、１５０ｂは図９に示す信号線１２２(第１の入力信号)に対応し、１４３,１４６,１４８,１５２ａ,１５２ｂは図９に示す信号線１２４に対応し、１４２ａまたは１４２ｂが図９に示す信号線１２５に対応している。また、ＴＦＴ１４７a,１４７bの夫々ドレインが第１,第２の切替回路出力端子である。上記信号線１４２aは、ラッチ回路の第１の入力部としてのノードＮ１に接続され、信号線１４２bは、ラッチ回路の第２の入力部としてのノードＮ２に夫々接続されている。

まず、不揮発性メモリセル１５１a,１５１bへの情報の書換えのときは、ＴＦＴ１５３a,１５３b,１４４a,１４４bをオン状態とし、ＴＦＴ１４７a,１４７b,１４９a,１４９bをオフ状態とし、不揮発性メモリセル１５１aを書き換えるための電圧を１４５a,１５０a,１５４aから、不揮発性メモリセル１５１bを書き換えるための電圧を１４５b,１５０b,１５４bから印加する。

不揮発性メモリセル１５１a,１５１bについては、不揮発性メモリセル１５１aがプログラム状態であれば不揮発性メモリセル１５１bが消去状態であり、不揮発性メモリセル１５１aが消去状態であれば不揮発性メモリセル１５１bがプログラム状態であるように書換えを行う(第３のモード)。

不揮発性メモリセル１５１a,１５１bに記憶された情報を読み出すときは、まず、第１のステップ(第１のモード)として、ＴＦＴ１４７a,１４７bをオン状態とし、ＴＦＴ１４４a,１４４b,１４９a,１４９bをオフ状態として電流経路を確定させた後、ＴＦＴ１５３a,１５３bをオン状態とすることによってデータの読出しを行い、第１の記憶回路１２６a(図９に示す)にデータを記憶する。

このとき、不揮発性メモリセル以外の全てのＴＦＴにおいて特性ばらつきのない理想的な状態の場合を仮定すると、不揮発性メモリセル１５１aがプログラム状態であり、不揮発性メモリセル１５１bが消去状態であれば、出力線１４２aから「０」が出力され、出力線１４２ｂから「１」が出力される。一方、不揮発性メモリセル１５１aが消去状態、不揮発性メモリセル１５１bがプログラム状態であれば、出力線１４２aから「１」が出力され、出力線１４２ｂから「０」が出力される。

次に、第２のステップ(第２のモード)として、ＴＦＴ１４９a,１４９bをオン状態とし、ＴＦＴ１４４a,１４４b,１４７a,１４７bをオフ状態として電流経路を確定させた後、ＴＦＴ１５３a,１５３bをオン状態とすることによって、データの読出しを行い、第２の記憶回路１２６b(図９に示す)にデータを記憶する。

このとき、不揮発性メモリセル以外の全てのＴＦＴにおいて特性ばらつきのない理想的な状態の場合を仮定すると、不揮発性メモリセル１５１aがプログラム状態、不揮発性メモリセル１５１bが消去状態であれば、出力線１４２aから「１」が出力され、出力線１４２ｂから「０」が出力され、不揮発性メモリセル１５１aが消去状態、不揮発性メモリセル１５１bがプログラム状態であれば、出力線１４２aから「０」が出力され、出力線１４２ｂから「１」が出力される。

図９に示す第１の記憶回路１２６aおよび第２の記憶回路１２６bに記憶されたデータからエラー判定回路１２９におけるデータ出力線１３０およびエラー出力線１３１の出力を行い、多数決回路において、エラー出力値が「０」のデータ出力値のみの多数決が行われて、データが確定し、図８に示す記憶回路１１６において確定されたデータが保持される処理および処理を行うための回路構成は、第１実施形態の場合と同様である。

なお、この第２実施形態においては、両方の不揮発性メモ１５１a,１５１bを書き換える場合について記述したが、これに拘ることなく、いずれか一方の不揮発性メモリセルは書換えを行わず、残る一方の不揮発性メモリセルのみをプログラムもしくは消去しても構わない。

また、図１１にデータラッチ１２３の別の一構成例を示す。データラッチ１２３は、データをラッチするためのラッチ回路を構成するＴＦＴ１４１ａおよび１４１ｂ、ラッチ回路の負荷抵抗の役割を果たす不揮発性メモリ１６１ａおよび１６１ｂ、モードに応じて電流経路を切り替えるためのスイッチとしての役割を果たすＴＦＴ１６４ａ,１６４ｂ,１６７ａ,１６７ｂ,１４９ａ,１６９ｂ,１６３ａおよび１７３ｂで構成されている。

図１１において、１７０ａは図９に示す信号線１２１(第１の入力信号)に対応し、１７０ｂは図９に示す信号線１２２(第２の入力信号)に対応し、１６３,１６６,１６８,１７２ａ,１７２ｂは図９に示す信号線１２４に対応し、１６２ａまたは１６２ｂが図９に示す信号線１２５に対応している。また、ＴＦＴ１６７a,１６７bの夫々ソースが第１,第２の切替回路出力端子である。上記信号線１６２aは、ラッチ回路の第１の入力部としてのノードＮ１に接続され、信号線１６２bは、ラッチ回路の第２の入力部としてのノードＮ２に夫々接続されている。

まず、不揮発性メモリ１７１ａおよび１７１ｂへの情報の書換えのときは、ＴＦＴ１７３ａ,１７３ｂ,１６４ａおよび１６４ｂをオン状態、ＴＦＴ１６７ａ,１６７ｂ,１６９ａおよび１６９ｂをオフ状態とし、不揮発性メモリ１７１ａを書き換えるための電圧を１６５ａ,１７０ａ,１７４ａから、不揮発性メモリ１７１ｂを書き換えるための電圧を１６５ｂ,１７０ｂ,１７４ｂから印加する。

不揮発性メモリ１７１ａおよび１７１ｂについては、不揮発性メモリ１７１ａがプログラム状態であれば不揮発性メモリ１７１ｂが消去状態であり、不揮発性メモリ１７１ａが消去状態であれば不揮発性メモリ１７１ｂがプログラム状態であるように書換えを行う(第３のモード)。

不揮発性メモリ１７１ａおよび１７１ｂに記憶された情報を読み出すときは、まず、第１のステップ(第１のモード)として、ＴＦＴ１６７ａおよび１６７ｂをオン状態とし、ＴＦＴ１６４ａ,１６４ｂ,１６９ａおよび１６９ｂをオフ状態として電流経路を確定させた後、ＴＦＴ１７３ａおよび１７３ｂをオン状態とすることによって、データの読出しを行い、第１の記憶回路１２６ａ(図９に示す)にデータを記憶する。

このとき、不揮発性メモリ以外の全てのＴＦＴにおいて特性ばらつきのない理想的な状態の場合を仮定すると、不揮発性メモリ１７１ａがプログラム状態であり、不揮発性メモリ１７１ｂが消去状態であれば、信号線１６２ａから「０」が出力され、信号線１６２ｂから「１」が出力される。一方、不揮発性メモリ１７１ａが消去状態で、不揮発性メモリ１７１ｂがプログラム状態であれば、信号線１６２ａから「１」が出力され、信号線１６２ｂから「０」が出力される。

次に、第２のステップ(第２のモード)として、ＴＦＴ１６９ａおよび１６９ｂをオン状態とし、ＴＦＴ１６４ａ,１６４ｂ,１６７ａおよび１６７ｂをオフ状態として電流経路を確定させた後、ＴＦＴ１７３ａおよび１７３ｂをオン状態とすることによってデータの読出しを行い、第２の記憶回路１２６ｂ(図９に示す)にデータを記憶する。

このとき、不揮発性メモリ以外の全てのＴＦＴにおいて特性ばらつきのない理想的な状態の場合を仮定すると、不揮発性メモリ１７１ａがプログラム状態であり、不揮発性メモリ１７１ｂが消去状態であれば、信号線１６２ａから「１」が出力され、信号線１６２ｂから「０」が出力される。一方、不揮発性メモリ１７１ａが消去状態、不揮発性メモリ１７１ｂがプログラム状態であれば、信号線１６２ａから「０」が出力され、信号線１６２ｂから「１」が出力される。

図９に示す第１の記憶回路１２６ａおよび第２の記憶回路１２６ｂに記憶されたデータからエラー判定回路１２９におけるデータ出力線１３０およびエラー出力線１３１の出力を行い、多数決回路において、エラー出力値が「０」のデータ出力値のみの多数決が行われて、データが確定し、図８に示す記憶回路１１６において確定されたデータが保持される処理および処理を行うための回路構成は、第１実施形態の場合と同様である。

なお、図１１にデータラッチにおいては、両方の不揮発性メモ１７１ａおよび１７１ｂを書き換える場合について記述したが、これに拘ることなく、いずれか一方の不揮発性メモリは書換えを行わず、残る一方の不揮発性メモリのみをプログラムもしくは消去しても構わない。

上記構成の半導体記憶装置によれば、読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置を実現することができる。

また、上記ＴＦＴ１４４a,１４４b,１４７a,１４７b,１４９a,１４９b,１５３aおよび１５３bで切替回路を構成することによって、少ない素子数で信頼性の高いデータの記憶および読出しを行うことが可能となる。

また、上記第１,第２の記憶回路１２６ａ,１２６ｂに記憶された第１,第２の不揮発性メモリセルに記憶された情報に基づいて、エラー判定回路１２９は、第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号を出力すると共に、簡単な論理演算によりエラー判定結果を読出しエラーを表す信号として出力することができる。第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号が信頼性を示すデータと共に出力されるので、出力結果の信頼性を高めることができる。

また、上記多数決回路１１４によって、信頼性の高い複数の結果の多数決を取ることにより、一部のメモリセルにおいて、リテンション不良などが発生し、対となるメモリセルとの間で電流の大小が逆転した場合でも、正しい値を読み出すことが可能となり、より信頼性の高くできる。

また、上記半導体記憶装置は、ガラス基板などの安価な基板上に一体形成することが可能であることから、安価な半導体記憶装置を提供することが可能となる。

(第３実施形態)
図１２にこの発明の第３実施形態の電子機器の一例として表示装置(ＴＦＴ液晶ディスプレイ)の概略構成図を示している。

この第３実施形態の表示装置１８０は、図１２に示すように、画素部１８１と、ゲートドライバ１９０と、ソースドライバ１８４と、Ｄ／Ａ(アナログ／ディジタル)変換器１８３と、制御回路１８９と、電源回路１８７およびメモリ部１８５で構成されている。上記画素部１８１,ゲートドライバ１９０,ソースドライバ１８４,Ｄ／Ａ(アナログ／ディジタル)変換器１８３,制御回路１８９,電源回路１８７およびメモリ部１８５の回路を構成するスイッチング素子は、ＴＦＴ(Thin Film Transistor：薄膜トランジスタ)によって形成されている。

また、メモリ部１８５は、第１実施形態もしくは第２実施形態に記載された非単結晶不揮発性メモリ素子より構成されている。

以下に図１２に従って、表示装置１８０の動作を説明する。

上記表示装置１８０は、ディジタル信号入力型の液晶ディスプレイであって、まず、外部端子からＤ／Ａ変換器１８３に映像のディジタル信号が信号線１８２を介して入力され、制御回路１８９にタイミング制御信号が信号線１８８を介して入力され、電源回路１８７に電源線１８６を介して電源電圧が入力される。

上記Ｄ／Ａ変換器１８３では、ディジタル信号として入力された信号がアナログの電圧値に変換され、画素に供給される。

一方、ソースドライバ１８４およびゲートドライバ１９０は、制御回路１８９から出力された制御信号のタイミングに従って画素部１８１のＴＦＴに電圧を供給する。

また、電源回路１８７は、外部から入力された電圧から昇圧または降圧を行うことによって、画素部１８１,Ｄ／Ａ変換器１８３,ソースドライバ１８４,ゲートドライバ１９０およびメモリ部１８５に適切な電源電圧を供給する。

しかしながら、上述の通り、画素部１８１,ゲートドライバ１９０,ソースドライバ１８４,Ｄ／Ａ(アナログ／ディジタル)変換器１８３,制御回路１８９および電源回路１８７は、ＴＦＴにより構成されているが、一般的に絶縁性基板上に形成されるＴＦＴは、絶縁性基板の耐熱性が比較的低いため、不揮発性メモリ素子を構成する薄膜を高品質に形成することができない。このため、素子間の特性ばらつきが大きく、これが表示装置１８１の表示特性のばらつきを大きくする大きな要因となっていた。

このため、この第３実施形態の表示装置１８０では、絶縁性基板上に形成された不揮発性メモリ素子より構成されるメモリ部１８５が設けられており、表示装置１８０の製造が完了した後に動作テストが行われ、この動作テストの結果に基づいて表示装置の製品間の表示特性のばらつきを補正するディジタル値で示されたパラメータをメモリ部１８５に記憶する。

なお、メモリ部１８５は、第１もしくは第２の実施形態に記載された半導体記憶装置で構成されている。

上記表示装置１８５は、この発明の半導体記憶装置を備えることによって、特性ばらつきを抑制し、均質で製造歩留まりの高い表示装置とすることが可能となる。

この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。

図１はこの発明の第１実施形態の半導体記憶装置の概略構成図である。 図２は上記半導体記憶装置におけるメモリセルアレイの回路構成を例示する図である。 図３は上記半導体記憶装置におけるメモリセルアレイの別の回路構成を例示する図である。 図４は上記半導体記憶装置におけるメモリセルアレイの別の回路構成を例示する図である。 図５は上記半導体記憶装置における判定回路ブロックの構成を示す図である。 図６は図５の判定回路における２つの記憶回路およびエラー判定回路の構成を例示する図である。 図７は図１の半導体記憶装置における多数決回路の回路構成を例示する図である。 図８はこの発明の第２実施形態の半導体記憶装置の概略構成図である。 図９は上記半導体記憶装置のメモリユニットの回路構成を示す図である。 図１０は上記半導体記憶装置におけるデータラッチの回路構成を例示する図である。 図１１は上記半導体記憶装置における別のデータラッチの回路構成を例示する図である。 図１２はこの発明の第３実施形態の半導体記憶装置を組み込んだ表示装置の概略構成図である。 図１３は従来の半導体記憶装置の判定回路の回路構成を示す図である。

１２…アドレスデコーダ
１４…メモリアレイ
１７a〜１７e…判定回路ブロック
２０…多数決回路
２２…記憶回路
３０ｍ…メモリセルアレイ
３０ｒ…リファレンスセルアレイ
３１ｍ１〜３１ｍ５…メモリセル
３１ｒ…リファレンスセル
３１ｍ３…メモリセル
３２ｍ２,３２ｒ２…ワード線
３３ｍ３１,３３ｒ１…ビット線
３５ｍ,３５ｒ…負荷抵抗素子
３７ｍ３,３７ｒ…選択トランジスタ
４０a,４０b…メモリセルアレイ
５０ｍ…メモリセルアレイ
５０ｒ…リファレンスセルアレイ
６３…切替回路
６７…増幅回路
６９a…第１の記憶回路
６９b…第２の記憶回路
７２…エラー判定回路
８０a,８０b…ラッチ回路
８９…エラー判定回路
１１１ａ〜１１１ｅ…メモリユニット
１１４…多数決回路
１１６…記憶回路
１２３…データラッチ
１２６a…第１の記憶回路
１２６b…第２の記憶回路
１２９…エラー判定回路
１８１…画素部
１８３…Ｄ／Ａ(アナログ／ディジタル)変換器
１８４…ソースドライバ
１８５…メモリ部
１８７…電源回路
１８９…制御回路
１９０…ゲートドライバ

Claims (12)

1. １ビットの情報を記憶するメモリセルと、
   上記メモリセルに記憶された情報を表す信号としての第１の入力信号を第１の切替回路出力端子から出力し、比較用信号としての第２の入力信号を第２の切替回路出力端子から出力する第１のモードか、または、上記第１のモードと同じ上記メモリセルに記憶された情報を表す上記第１の入力信号を上記第２の切替回路出力端子から出力し、上記第２の入力信号を上記第１の切替回路出力端子から出力する第２のモードに切り替える切替回路と、
   上記第１のモードのときに、上記切替回路の上記第２の切替回路出力端子からの上記第２の入力信号に対する上記第１の切替回路出力端子からの上記第１の入力信号の差分を増幅して、上記メモリセルに記憶された情報の論理値を表す信号を出力する一方、上記第２のモードのときに、上記切替回路の上記第２の切替回路出力端子からの上記第１の入力信号に対する上記第１の切替回路出力端子からの上記第２の入力信号の差分を増幅して、上記メモリセルに記憶された情報の論理値の反転値を表す信号を出力するための増幅回路と、
   上記第１のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値を表すべき信号と、上記第２のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値の反転値を表すべき信号とが一致するとき、読出しエラーであると判定するエラー判定回路と
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記第１のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値を表す信号の値を記憶する第１の記憶回路と、
   上記第２のモードのときに上記増幅回路から出力された上記メモリセルに記憶された情報の論理値の反転値を表す信号の値を記憶する第２の記憶回路と
   を備え、
   上記エラー判定回路は、上記第１の記憶回路に記憶された上記メモリセルに記憶された情報の論理値または上記第２の記憶回路に記憶された上記メモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、上記メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力すると共に、上記第１の記憶回路に記憶された上記メモリセルに記憶された情報の論理値と、上記第２の記憶回路に記憶された上記メモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、第２のエラー判定回路出力端子から上記読出しエラーを表す信号を出力することを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   上記エラー判定回路は、少なくとも、第１のＮチャネルトランジスタおよび第１のＰチャネルトランジスタより形成されるトランスファーゲートと、互いのゲートおよびドレインとが電気的に接続された第２のＮチャネルトランジスタおよび第２のＰチャネルトランジスタを有し、
   上記トランスファーゲートの入力端子は、上記第２のＮチャネルトランジスタのゲートおよび上記第２のＰチャネルトランジスタのゲートと電気的に接続され、
   上記トランスファーゲートの出力端子は、上記第２のＮチャネルトランジスタのドレインおよび上記第２のＰチャネルトランジスタのドレインと電気的に接続され、
   上記第１の記憶回路に記憶された論理値を表す信号が、上記第１のＰチャネルトランジスタのゲートおよび上記第２のＰチャネルトランジスタのソースに入力され、
   上記第１の記憶回路に記憶された論理値の反転値を表す信号が、上記第１のＮチャネルトランジスタのゲートおよび上記第２のＮチャネルトランジスタのソースに入力され、
   上記第２の記憶回路に記憶された論理値を表す信号が、上記トランスファーゲートの入力端子に入力されることを特徴とする半導体記憶装置。
4. 請求項２または３に記載の半導体記憶装置において、
   少なくとも上記切替回路と上記増幅回路と上記第１の記憶回路と上記第２の記憶回路と上記エラー判定回路とで構成された判定回路ブロックがｎ個(ｎは２以上の整数)あって、
   上記ｎ個の判定回路ブロックの夫々の上記エラー判定回路の第１,第２のエラー判定回路出力端子が接続された多数決回路を備え、
   上記多数決回路において、上記ｎ個の判定回路ブロックのうち、上記エラー判定回路の上記第２のエラー判定回路出力端子から上記読出しエラーを表す信号が出力されない上記判定回路ブロックに対して、上記エラー判定回路の上記第１のエラー判定回路出力端子からの上記メモリセルに記憶された情報の論理値を表す信号のみが参照されて、参照された上記メモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、上記多数決の結果に基づく信号を上記メモリセルに記憶された情報の論理値を表す信号として出力することを特徴とする半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   不揮発性メモリセルが複数配置されたメモリセルアレイと、
   リファレンスセルとして上記不揮発性メモリセルが複数配置されたリファレンスセルアレイと
   を備え、
   上記メモリセルアレイ中のｎ個(ｎは２以上の整数)のメモリセルに同じデータが記憶され、
   上記ｎ個のメモリセルの夫々が、上記ｎ個の判定回路ブロックの上記各切替回路の上記第１の切替回路入力端子に電気的に接続され、
   上記リファレンスセルアレイ中の上記リファレンスセルのいずれか１つが、上記ｎ個の判定回路ブロックの上記各切替回路の上記第２の切替回路入力端子に電気的に接続されることを特徴とする半導体記憶装置。
6. 請求項４に記載の半導体記憶装置において、
   不揮発性メモリセルが複数配置された第１,第２のメモリセルアレイを備え、
   上記第１のメモリセルアレイ中の上記不揮発性メモリセルと上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが対をなし、上記第１のメモリセルアレイ中の上記不揮発性メモリセルが第１の記憶状態であれば、上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが第２の記憶状態である一方、上記第１のメモリセルアレイ中の上記不揮発性メモリセルが上記第２の記憶状態であれば、上記第２のメモリセルアレイ中の上記不揮発性メモリセルとが上記第１の記憶状態であって、
   上記第１,第２のメモリセルアレイ中のそれぞれのｎ個の上記不揮発性メモリセルに同じ値が記憶され、
   上記第１のメモリセルアレイ中のｎ個の上記不揮発性メモリセルと上記ｎ個の判定回路ブロックの第１の判定回路入力端子とがそれぞれ電気的に接続され、
   上記第２のメモリセルアレイ中のｎ個の上記不揮発性メモリセルと上記ｎ個の判定回路ブロックの第２の判定回路入力端子とがそれぞれ電気的に接続されることを特徴とする半導体記憶装置。
7. １ビットの情報を対で記憶する第１,第２の不揮発性メモリセルと、
   上記第１の不揮発性メモリセルに記憶された情報を表す信号としての第１の入力信号を第１の切替回路出力端子から出力し、上記第２の不揮発性メモリセルとしての第２の入力信号を第２の切替回路出力端子から出力する第１のモードか、または、上記第１のモードと同じ上記第１の不揮発性メモリセルに記憶された情報を表す上記第１の入力信号を上記第２の切替回路出力端子から出力し、上記第１のモードと同じ上記第２の不揮発性メモリセルに記憶された情報を表す上記第２の入力信号を上記第１の切替回路出力端子から出力する第２のモードに切り替える切替回路と、
   上記第１のモードのときに、上記切替回路の上記第２の切替回路出力端子から出力された上記第２の入力信号に対する上記第１の切替回路出力端子から出力された上記第１の入力信号の差分に基づいて、上記第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値を保持する一方、上記第２のモードのときに、上記切替回路の上記第２の切替回路出力端子から出力された上記第１の入力信号に対する上記第１の切替回路出力端子から出力された上記第２の入力信号の差分に基づいて、上記第１,第２の不揮発性メモリセルの対に記憶された１ビットの情報の論理値を保持するためのラッチ回路と、
   上記第１のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号と、上記第２のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表すべき信号とが一致するとき、読出しエラーであると判定するエラー判定回路と
   を備えたことを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   上記切替回路は、
   上記第１のモードにおいて、上記ラッチ回路の上記第１の入力部に上記第１の不揮発性メモリセルのドレインを電気的に接続し、上記ラッチ回路の上記第２の入力部に上記第２の不揮発性メモリセルのドレインを電気的に接続し、
   上記第２のモードにおいて、上記ラッチ回路の第１の入力部に上記第２の不揮発性メモリセルのドレインを電気的に接続し、上記ラッチ回路の第２の入力部に上記第１の不揮発性メモリセルのドレインを電気的に接続し、
   第３のモードにおいて、上記第１,第２の不揮発性メモリセルのドレインを、上記ラッチ回路の上記第１,第２の入力部から電気的に切り離して、その第１,第２の不揮発性メモリセルのドレインを、上記第１,第２の不揮発性メモリセルを書き換えるための電圧を供給する端子に電気的に接続することを特徴とする半導体記憶装置。
9. 請求項７または８に記載の半導体記憶装置において、
   上記第１のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値を表す信号の値を記憶する第１の記憶回路と、
   上記第２のモードのときに上記ラッチ回路から出力された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値を表す信号の値を記憶する第２の記憶回路と
   を備え、
   上記エラー判定回路は、上記第１の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値または上記第２の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値の少なくとも一方に基づいて、上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号を第１のエラー判定回路出力端子から出力し、上記第１の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値と、第２の記憶回路に記憶された上記第１の不揮発性メモリセルに記憶された情報の論理値の反転値との排他的論理和が偽となるとき、第２のエラー判定回路出力端子から上記読出しエラーを表す信号として出力することを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、
    少なくとも上記第１,第２の不揮発性メモリセルと上記切替回路と上記ラッチ回路と上記第１の記憶回路と上記第２の記憶回路と上記エラー判定回路とで構成されたメモリ回路ブロックがｎ個(ｎは２以上の整数)あって、
    上記ｎ個のメモリ回路ブロックの夫々の上記エラー判定回路の第１,第２エラー判定回路出力端子が接続された多数決回路を備え、
    上記多数決回路において、上記ｎ個のメモリ回路ブロックのうち、上記エラー判定回路の上記第２のエラー判定回路出力端子から上記読出しエラーを表す信号が出力されない上記メモリ回路ブロックに対して、上記エラー判定回路の上記第１のエラー判定回路出力端子からの上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号のみが参照されて、参照された上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号に基づいて多数決が行われ、上記多数決の結果に基づく信号を上記第１,第２の不揮発性メモリセルに記憶された情報の論理値を表す信号として出力することを特徴とする半導体記憶装置。
11. 請求項１から１０までのいずれか１つに記載の半導体記憶装置において、
    全ての素子が薄膜トランジスタにより形成されていることを特徴とする半導体記憶装置。
12. 請求項１から１１までのいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。

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