JP4250189B2 - 半導体記憶装置および電子機器 - Google Patents

Description

この発明は、半導体記憶装置、および、この半導体記憶装置を備えた電子機器に関し、より詳しくは、セル電流の変化を利用して情報を記憶できる機能を備えたフラッシュメモリセル等の不揮発性メモリセルを備えた半導体記憶装置に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリ等のような不揮発性の半導体記憶装置が多く利用されている。さらに液晶パネルなど、ガラス基板上にも不揮発性メモリを搭載することが考えられている。

このような不揮発性メモリセルは、記憶状態に応じたセル電流の違いを利用して情報を記憶するものであるが、構造上、個々のメモリセルの間で書き込み時間に差が生じたり、消去セル電流がばらつくなど、セル特性のばらつきが大きい。特にガラス基板の上に形成されたメモリセルは、特性ばらつきが大きいため、極端に特性の悪いメモリセルは不良品として選別する必要がある。しかし、メモリ部分のみに生じた不良によって、一体化された液晶パネル部分をも不良品とするのは、大変効率が悪い。

また、個々のメモリセルは、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、互いに異なる度合いで及ぶため、製品が市場に出てから不良を起こすという問題が生じる。

従来のメモリセル不良に対する代表的な解決手法としては、ヒューズを用いたり（特開２００２−７４９７９号公報：特許文献１参照）、不揮発性メモリを用いて（特開２００２−３５８７９４号公報：特許文献２参照）、冗長メモリセルに置換する半導体記憶装置がある。

しかしながら、上記従来のヒューズを用いた半導体記憶装置は、ウェハテスト後、ヒューズをレーザ等で切断する必要があるため、スループットが悪い。また、ヒューズ部分の面積がチップ面積を増大させる。あるいは、上記従来の不揮発性メモリを用いる半導体記憶装置は、冗長置換アドレスを記憶させる不揮発性メモリ自身の歩留まりが悪いと、救済効率が悪い。また、出荷後に不揮発性メモリの特性が変動するため、再書き込み等のアフタケアが必要であった。
特開２００２−７４９７９号公報 特開２００２−３５８７９４号公報

そこで、この発明の課題は、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる半導体記憶装置を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
ｎ個（ｎは整数：ｎ＞１）のメモリセルを直列に接続してメモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続し、
隣り合う上記メモリセル列において、各メモリセル列の隣り合う上記メモリセルの間に形成される中間ノードを、互いに、各メモリセル列の一方側から数えて同一番目に位置している上記中間ノード同士が接続されるように、他のメモリセルを介して、接続して、
全ての上記メモリセルにてメモリセル群を形成していることを特徴としている。

この発明の半導体記憶装置によれば、上記メモリセル群を形成しているので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル１個に情報を記憶させる場合に比べ、メモリセル群の不良率を低く抑えることができ、出荷時の歩留まりを上げると共に、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。また、メモリセル列の中間ノード同士を互いに接続するメモリセルが書き込み状態の場合は、そこに電流が流れず、データが１（すべてのメモリセルが書き込み状態）に有利な構成となり、逆に、メモリセル列の中間ノード同士を互いに接続するメモリセルが消去状態の場合は、そこに電流が流れて、データが０（すべてのメモリセルが消去状態）に有利な構成となって、自己整合的に不良率を下げることができる。

また、一実施形態の半導体記憶装置では、
ｎ，ｍは、２であり、
２個のメモリセルを直列に接続して、第１の上記メモリセル列および第２の上記メモリセル列を、形成し、
上記第１のメモリセル列および上記第２のメモリセル列を、並列に、接続し、
上記第１のメモリセル列の上記中間ノードと、上記第２のメモリセル列の上記中間ノードとを、他のメモリセルを介して、接続して、
全ての上記メモリセルにてメモリセル群を形成している。

この実施形態の半導体記憶装置によれば、ｎ，ｍを２とした上記メモリセル群を形成しているので、自己整合的に不良率を下げることができるメモリセル群を、５個のメモリセルにて形成できて、回路を小さくできる。

また、一実施形態の半導体記憶装置では、
ｎ，ｍは、３であり、
３個のメモリセルを直列に接続して、第１の上記メモリセル列、第２の上記メモリセル列および第３の上記メモリセル列を、形成し、
上記第１のメモリセル列、上記第２のメモリセル列および上記第３のメモリセル列を、順に、並列に、接続し、
上記第１のメモリセル列の１番目の第１の上記中間ノードと上記第２のメモリセル列の１番目の第１の上記中間ノードとの間、
上記第１のメモリセル列の２番目の第２の上記中間ノードと上記第２のメモリセル列の２番目の第２の上記中間ノードとの間、
上記第２のメモリセル列の１番目の第１の上記中間ノードと上記第３のメモリセル列の１番目の第１の上記中間ノードとの間、および、
上記第２のメモリセル列の２番目の第２の上記中間ノードと上記第３のメモリセル列の２番目の第２の上記中間ノードとの間を、それぞれ、他のメモリセルを介して、接続して、
全ての上記メモリセルにてメモリセル群を形成している。

この実施形態の半導体記憶装置によれば、ｎ，ｍを３とした上記メモリセル群を形成しているので、自己整合的に不良率を下げることができるメモリセル群を、１３個のメモリセルにて形成できて、回路を比較的小さくできると共に不良率を非常に低くできる。

また、一実施形態の半導体記憶装置では、
上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタと、
上記メモリセル群の一端に、入力端が接続されているインバータと
を有し、
上記メモリセル群の他端は、第１の電源に接続され、
上記トランジスタの他端は、第２の電源に接続され、
上記インバータの出力端は、上記トランジスタの制御ゲートに接続されている。

この実施形態の半導体記憶装置によれば、上記メモリセル群に接続されているトランジスタと、上記メモリセル群に接続されているインバータとを有するので、上記メモリセル群に記憶された１ビットのデータを、１個のトランジスタと１個のインバータを用いるだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。

また、この発明の電子機器は、上記半導体記憶装置を備えていることを特徴としている。

この発明の電子機器によれば、上記半導体記憶装置を備えているので、信頼性の高い電子機器が得られる。

この発明の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる。

この発明の電子機器によれば、上記半導体記憶装置を備えているので、信頼性の高い電子機器が得られる。

以下、この発明を図示の実施の形態により詳細に説明する。

（第１の実施形態）
図１は、本発明の半導体記憶装置の第１実施形態を示す図である。この半導体記憶装置では、２個のメモリセルＭ１００〜Ｍ１０１，Ｍ１０２〜Ｍ１０３を直列に接続して、第１のメモリセル列（メモリセルＭ１００，Ｍ１０１）および第２のメモリセル列（メモリセルＭ１０２，Ｍ１０３）を、形成し、上記第１のメモリセル列と上記第２のメモリセル列とを、並列に、接続している。

上記第１のメモリセル列において、２個のメモリセルＭ１００，Ｍ１０１の間に、中間ノードが形成される。上記第２のメモリセル列において、２個のメモリセルＭ１０２，Ｍ１０３の間に、中間ノードが形成される。

上記第１のメモリセル列の上記中間ノードと、上記第２のメモリセル列の上記中間ノードとを、他のメモリセルＭ１０４を介して、接続して、全ての上記メモリセルＭ１００〜Ｍ１０４にて、メモリセル群１００を形成している。このメモリセル群１００に１ビットの情報を記憶する。

メモリセルは最初、電流が流れる消去状態（以下、この状態のメモリセルを「消去セル」と呼ぶ）にあるとし、これをデータ０とする。また、書き込み動作によって、電流が流れない書き込み状態（以下、この状態のメモリセルを「書き込みセル」と呼ぶ）とし、これをデータ１とする。もちろん、電流の状態やデータ０／１の定義は、これに限定されるものではない。

もし、個々のメモリセルの消去不良率（最初、消去状態にない確率も含める）をｅ、書き込み不良率をｐとすると、メモリセル１個に１ビットを記憶させた場合の不良率ε０は、以下の（式１）
ε０＝１−（１−ｅ）・（１−ｐ）・・・（式１）
であり、ｅ＝ｐ＝１％とすると、ε０＝１．９９％となってしまう。

そこで、図１に示した本発明の構成を用いて、５個のメモリセルのすべてのデータを０とする場合、メモリセル群としての消去不良率ε１ｅは、以下の（式２）
ε１ｅ＝（１−ｅ）（１−（１−ｅ）２）２＋ｅ（１−（１−ｅ２）２）・・・（式２）
であり、すべてデータを１とする場合、メモリセル群としての書き込み不良率ε１ｐは、以下の（式３）
ε１ｐ＝ｐ（１−（１−ｐ）２）２＋（１−ｐ）（１−（１−ｐ２）２）・・・（式３）
となる。ｅ＝ｐ＝１％とすると、ε１ｅ＝ε１ｐ≒０．０２０２％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約１００分の１となる。

一方、図２に示すように、図１のメモリセルＭ１０４がない場合は、以下の（式４)(式５）
ε２ｅ＝（１−（１−ｅ）２）２・・・（式４）
ε２ｐ＝１−（１−ｐ２）２・・・（式５）
となって、ｅ＝ｐ＝１％とすると、ε２ｅ≒０．０３９６％、ε２ｐ≒０．０２００％となって、データを０とする場合の不良率が約２倍高くなってしまう。

また、図３に示すように、図１のメモリセルＭ１０４がなく、その部分が短絡されている場合は、以下の（式６)(式７）
ε３ｅ＝１−（１−ｅ２）２・・・（式６）
ε３ｐ＝（１−（１−ｐ）２）２・・・（式７）
となって、ｅ＝ｐ＝１％とすると、ε２ｅ≒０．０２００％、ε２ｐ≒０．０３９６％となって、データを１とする場合の不良率が約２倍高くなってしまう。

このように、本発明の図１のような構成を用いれば、メモリセルＭ１０４が書き込み状態の場合は、そこに電流が流れず、図２に示す回路と等価回路となり、データが１（すべてのメモリセルが書き込み状態）に有利な構成となり、メモリセルＭ１０４が消去状態の場合は、そこに電流が流れて、図３に示す回路と等価回路となり、データが０（すべてのメモリセルが消去状態）に有利な構成となって、自己整合的に不良率を下げることができる。また、自己整合的に不良率を下げることができるメモリセル群１００を、５個のメモリセルＭ１００〜Ｍ１０４にて形成できて、回路を小さくできる。

（第２の実施形態）
図４は、本発明の半導体記憶装置の第２実施形態を示す図である。この半導体記憶装置では、３個のメモリセルＭ４００〜Ｍ４０２，Ｍ４０３〜Ｍ４０５，Ｍ４０６〜Ｍ４０８を直列に接続して、第１のメモリセル列（メモリセルＭ４００〜Ｍ４０２）、第２のメモリセル列（メモリセルＭ４０３〜Ｍ４０５）、および、第３のメモリセル列（メモリセルＭ４０６〜Ｍ４０８）を、形成し、上記第１のメモリセル列、上記第２のメモリセル列および上記第３のメモリセル列を、順に、並列に、接続している。

上記第１のメモリセル列において、一方向から数えて１番目のメモリセルＭ４００と２番目のメモリセルＭ４０１との間に、第１の中間ノードが形成され、一方向から数えて２番目のメモリセルＭ４０１と３番目のメモリセルＭ４０２との間に、第２の中間ノードが形成される。

上記第２のメモリセル列において、一方向から数えて１番目のメモリセルＭ４０３と２番目のメモリセルＭ４０４との間に、第１の中間ノードが形成され、一方向から数えて２番目のメモリセルＭ４０４と３番目のメモリセルＭ４０５との間に、第２の中間ノードが形成される。

上記第３のメモリセル列において、一方向から数えて１番目のメモリセルＭ４０６と２番目のメモリセルＭ４０７との間に、第１の中間ノードが形成され、一方向から数えて２番目のメモリセルＭ４０７と３番目のメモリセルＭ４０８との間に、第２の中間ノードが形成される。

上記第１のメモリセル列の上記第１の中間ノードと上記第２のメモリセル列の上記第１の中間ノードとの間を、他のメモリセルＭ４０９を介して、接続している。上記第１のメモリセル列の上記第２の中間ノードと上記第２のメモリセル列の上記第２の中間ノードとの間を、他のメモリセルＭ４１０を介して、接続している。

上記第２のメモリセル列の上記第１の中間ノードと上記第３のメモリセル列の上記第１の中間ノードとの間を、他のメモリセルＭ４１１を介して、接続している。上記第２のメモリセル列の上記第２の中間ノードと上記第３のメモリセル列の上記第２の中間ノードとの間を、他のメモリセルＭ４１２を介して、接続している。

全ての上記メモリセルＭ４００〜Ｍ４１２にて、メモリセル群４００を形成している。このメモリセル群４００に１ビットの情報を記憶する。

上記第１の実施形態と同様に、メモリセルは最初、電流が流れる消去状態（以下、この状態のメモリセルを「消去セル」と呼ぶ）にあるとし、これをデータ０とする。また、書き込み動作によって、電流が流れない書き込み状態（以下、この状態のメモリセルを「書き込みセル」と呼ぶ）とし、これをデータ１とする。もちろん、電流の状態やデータ０／１の定義は、これに限定されるものではない。

図４に示した本発明の構成を用いて、１３個のメモリセルのすべてのデータを０とする場合、メモリセル群としての消去不良率ε４ｅは、以下の（式８）
ε４ｅ＝（１−ｅ）（１−（１−ｅ）２）２＋ｅ（１−（１−ｅ２）２）・・・（式８）
であり、すべてデータを１とする場合、メモリセル群としての書き込み不良率ε４ｐは、以下の（式９）
ε４ｐ＝ｐ（１−（１−ｐ）２）２＋（１−ｐ）（１−（１−ｐ２）２）・・・（式９）
となる。ｅ＝ｐ＝１％とすると、ε４ｅ＝ε４ｐ≒０．０００３１％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約６４００分の１となる。

一方、図５に示すように、図４のメモリセルＭ４０９〜Ｍ４１２がない場合は、以下の（式１０)(式１１）
ε５ｅ＝（１−（１−ｅ）３）３・・・（式１０）
ε５ｐ＝１−（１−ｐ３）３・・・（式１１）
となって、ｅ＝ｐ＝１％とすると、ε５ｅ≒０．００２６２％、ε５ｐ≒０．０００３０％となって、データを０とする場合の不良率が約９倍高くなってしまう。

また、図６に示すように、図４のメモリセルＭ４０９〜Ｍ４１２がなく、その部分が短絡されている場合は、以下の（式１２)(式１３）
ε６ｅ＝１−（１−ｅ３）３・・・（式１２）
ε６ｐ＝（１−（１−ｐ）３）３・・・（式１３）
となって、ｅ＝ｐ＝１％とすると、ε２ｅ≒０．０００３０％、ε２ｐ≒０．００２６２％となって、データを１とする場合の不良率が約９倍高くなってしまう。

このように、本発明の図４のような構成を用いれば、メモリセルＭ４０９〜Ｍ４１２が書き込み状態の場合は、そこに電流が流れず、図５に示す回路と等価回路となり、データが１（すべてのメモリセルが書き込み状態）に有利な構成となり、メモリセル４０９〜４１２が消去状態の場合は、そこに電流が流れて、図６に示す回路と等価回路となり、データが０（すべてのメモリセルが消去状態）に有利な構成となって、自己整合的に不良率を下げることができる。また、自己整合的に不良率を下げることができるメモリセル群４００を、１３個のメモリセルＭ４０９〜Ｍ４１２にて形成できて、回路を比較的小さくできると共に不良率を非常に低くできる。

（第３の実施形態）
図７は、本発明の半導体記憶装置の第３実施形態を示す図である。この半導体記憶装置は、ｎ個（ｎは整数：ｎ＞１）のメモリセルを直列に接続してメモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続している（メモリセル（Ｍ１１１〜Ｍ１１ｎ、・・・、Ｍ１ｍ１〜Ｍ１ｍｎ））。

隣り合う上記メモリセル列において、各メモリセル列の隣り合う上記メモリセルの間に形成される中間ノードを、互いに、各メモリセル列の一方側から数えて同一番目に位置している上記中間ノード同士が接続されるように、他のメモリセルＭ２２２〜Ｍ２２ｎ、・・・、Ｍ２ｍ２〜Ｍ２ｍｎを介して、接続している。この他のメモリセルＭ２２２〜Ｍ２ｍｎは、（ｎ−１）×（ｍ−１）個ある。

つまり、上記隣り合うメモリセル列において、互いに接続される上記一方のメモリセル列の中間ノードと上記他方のメモリセル列の中間ノードとは、メモリセル列の一方側から数えて同一番目に位置している。

全てのメモリセルＭ１１１〜Ｍ１ｍｎ、Ｍ２２２〜Ｍ２ｍｎにて、メモリセル群７００を形成している。このメモリセル群７００に１ビットの情報を記憶する。

この第３の実施形態においても、上記第１の実施形態および上記第２の実施形態と同様に、データの０、１に拘わらず、低い不良率が達成できる。

（第４の実施形態）
図８は、本発明の半導体記憶装置の第４実施形態を示す図である。この半導体記憶装置では、メモリセル群５００は、通常のトランジスタ５０１とインバータ５０３とで構成される片ラッチ回路のノード５０２に接続されている。

ここでは、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図４）に示すメモリセル群や、上記第３の実施形態（図７）に示すメモリセル群を用いても構わない。

さて、本発明においては、メモリセルの情報は、電源立ち上げ時に、自動的に読み出され、ＤＡＴＡ信号として出力される。その動作の様子を図９、図１０を用いて説明する。

例えば、メモリセル群５００のデータが０の場合、図９に示すように、電源が立ち上がると、メモリセルに電流が流れるため、ノード５０２の電圧は、電源電圧に追随して上昇し、インバータ５０３の出力ＤＡＴＡは、やがてＬｏｗとなり、データ０が読み出される。

一方、メモリセル群５００のデータが１の場合、図１０に示すように、電源が立ち上がっても、メモリセルに電流が流れないため、ノード５０２の電圧は、あまり上昇しない（実際には、寄生容量などのカップリングで、図のように若干は上昇する）。そして、電源電圧とノード５０２の電位差が、インバータを構成するＰ型トランジスタの閾値Ｖｔｈ（ｐ）より大きくなると、インバータ５０３の出力ＤＡＴＡは、Ｈｉｇｈとなり、データ１が読み出される。このようにして、メモリセル群に記憶された１ビットのデータは、上記第１の実施形態で求めた高い歩留まり（＝１−ε１ｅまたは１−ε１ｐ）で正確に読み出される。

要するに、上記半導体記憶装置は、上記メモリセル群５００の一端に、入出力端子の一端が接続されているトランジスタ５０１と、上記メモリセル群５００の一端に、入力端が接続されているインバータ５０３とを有し、上記メモリセル群５００の他端は、第１の電源に接続され、上記トランジスタ５０１の他端は、（第２の電源の一例として）接地に接続され、上記インバータ５０３の出力端は、上記トランジスタ５０１の制御ゲートに接続されている。

したがって、上記メモリセル群５００に接続されているトランジスタ５０１と、上記メモリセル群５００に接続されているインバータ５０３とを有するので、上記メモリセル群５００に記憶された１ビットのデータを、１個のトランジスタ５０１と１個のインバータ５０３を用いるだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。

（第５の実施形態）
図１１は、本発明の電子機器としての液晶パネルを示すブロック図である。図１２は、本発明の電子機器としての液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。この液晶パネルは、本発明の半導体記憶装置としての不揮発性メモリを備え、この不揮発性メモリにＶｃｏｍ調整用のデジタルデータを記憶している。

図１１に示すように、この液晶パネルでは、液晶の画素７００、ＴＦＴ（薄膜トランジスタ）７０１および付加容量７０２がアレイ状に配置され、ＴＦＴ７０１のゲートを駆動するゲートドライバ７０３と、ＴＦＴ７０１のソースに接続されるソースドライバ７０４とを有する。

ゲートドライバ７０３で選択されたＴＦＴ７０１がオンし、ソースドライバ７０４から、ＴＦＴ７０１を介して、データが付加容量７０２に一時記憶される。液晶の画素７００の劣化を防ぐため、１フレーム中の前半（正フィールド）では、高電圧ＶＨのデータを与え、１フレーム中の後半（負フィールド）では、低電圧ＶＬのデータを与える。そして、Ｖｃｏｍには、画面のチラつきを防ぐため、基準電圧として（ＶＨ＋ＶＬ）／２の電圧を印加する。しかし、ＴＦＴのゲート・ソース間の寄生容量などに製造ばらつきがあるため、液晶パネル毎に、Ｖｃｏｍを設定する必要がある。

そこで、Ｖｃｏｍ電圧発生部は、図１２に示すように、不揮発性メモリとしてのメモリ部８００に調整値を記憶させ、Ｄ／Ａコンバータ（デジタル／アナログ変換器）８０１と、Ｖｃｏｍドライバ８０２を介して、Ｖｃｏｍとして出力すれば良い。上記メモリ部８００は、Ｖｃｏｍ調整値を長期間保存する必要があるため、高度の信頼性が必要となる。

ここで、本実施形態の不揮発性メモリは、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、個々のメモリセルを直列、あるいは並列に並べたメモリセル群に、１ビットのデータを記憶させる手法を用いるため、メモリ部８００の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。

したがって、上記第１〜上記第４の実施形態の何れか一つの半導体記憶装置を備える電子機器は、高信頼性を達成することができる。なお、上記半導体記憶装置は、液晶パネルに限られず、デジタルカメラや携帯電話、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。

本発明の半導体記憶装置の第１実施形態を示す図である。 消去不良に不利な半導体記憶装置を示す図である。 書き込み不良に不利な半導体記憶装置を示す図である。 本発明の半導体記憶装置の第２実施形態を示す図である。 消去不良に不利な半導体記憶装置を示す図である。 書き込み不良に不利な半導体記憶装置を示す図である。 本発明の半導体記憶装置の第３実施形態を示す図である。 本発明の半導体記憶装置の第４実施形態を示す図である。 メモリセルが消去状態の時の動作を示す説明図である。 メモリセルが書き込み状態の時の動作を示す説明図である。 本発明の電子機器としての液晶パネルを示すブロック図である。 本発明の電子機器としての液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。

符号の説明

Ｍ１００〜Ｍ１０４ メモリセル
Ｍ４００〜Ｍ４１２ メモリセル
Ｍ１１１〜Ｍ１ｍｎ メモリセル
Ｍ２２２〜Ｍ２ｍｎ メモリセル
１００、４００、５００、７００ メモリセル群
５０１ トランジスタ
５０２ ノード
５０３ インバータ
７００ 液晶の画素
７０１ ＴＦＴ
７０２ 付加容量
７０３ ゲートドライバ
７０４ ソースドライバ
８００ メモリ部
８０１ Ｄ／Ａコンバータ
８０２ Ｖｃｏｍドライバ

Claims (5)

1. ｎ個（ｎは整数：ｎ＞１）のメモリセルを直列に接続してメモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続し、
   隣り合う上記メモリセル列において、各メモリセル列の隣り合う上記メモリセルの間に形成される中間ノードを、互いに、各メモリセル列の一方側から数えて同一番目に位置している上記中間ノード同士が接続されるように、他のメモリセルを介して、接続して、
   全ての上記メモリセルにてメモリセル群を形成していることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   ｎ，ｍは、２であり、
   ２個のメモリセルを直列に接続して、第１の上記メモリセル列および第２の上記メモリセル列を、形成し、
   上記第１のメモリセル列および上記第２のメモリセル列を、並列に、接続し、
   上記第１のメモリセル列の上記中間ノードと、上記第２のメモリセル列の上記中間ノードとを、他のメモリセルを介して、接続して、
   全ての上記メモリセルにてメモリセル群を形成していることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   ｎ，ｍは、３であり、
   ３個のメモリセルを直列に接続して、第１の上記メモリセル列、第２の上記メモリセル列および第３の上記メモリセル列を、形成し、
   上記第１のメモリセル列、上記第２のメモリセル列および上記第３のメモリセル列を、順に、並列に、接続し、
   上記第１のメモリセル列の１番目の第１の上記中間ノードと上記第２のメモリセル列の１番目の第１の上記中間ノードとの間、
   上記第１のメモリセル列の２番目の第２の上記中間ノードと上記第２のメモリセル列の２番目の第２の上記中間ノードとの間、
   上記第２のメモリセル列の１番目の第１の上記中間ノードと上記第３のメモリセル列の１番目の第１の上記中間ノードとの間、および、
   上記第２のメモリセル列の２番目の第２の上記中間ノードと上記第３のメモリセル列の２番目の第２の上記中間ノードとの間を、それぞれ、他のメモリセルを介して、接続して、
   全ての上記メモリセルにてメモリセル群を形成していることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタと、
   上記メモリセル群の一端に、入力端が接続されているインバータと
   を有し、
   上記メモリセル群の他端は、第１の電源に接続され、
   上記トランジスタの他端は、第２の電源に接続され、
   上記インバータの出力端は、上記トランジスタの制御ゲートに接続されていることを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置を備えていることを特徴とする電子機器。

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