KR19990072248A - 집적회로메모리및저장위치액세스방법 - Google Patents

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Abstract

이중 유닛(double unit)의 좌측 또는 우측 유닛과 같이, 하나의 물리적으로 인접한 저장 어레이 내에 칼럼 어드레스 증가 파이프라이닝(column address increment pipelining)을 제공하기 위한 시스템 및 방법이 개시된다. 이에 의해 이중 유닛 내에 다중 뱅크 정렬(multiple bank arrangement)이 제공되며, 그 각각의 뱅크 내에서 칼럼 어드레스 증가 파이프라이닝이 실행될 수 있게 된다.

Description

집적회로 메모리 및 저장위치 액세스 방법{INTRA-UNIT COLUMN ADDRESS INCREMENT SYSTEM FOR MEMORY}
본 발명은 랜덤 액세스 메모리(random access memory : RAM)의 설계에 관한 것으로, 특히, 어드레스 입력 세트를 이용하여 RAM 내의 저장 어레이(storage array)로부터 데이터를 액세스하고 어레이로 데이터를 전송하는 회로에 관한 것이다.
본 발명은 공히 본 발명과 동일자로 출원된 1) "Single Ended Read Write Drive For Memory"라는 명칭의 미국 특허 출원 번호(미정)(Attorney Docket No. FI9-98-007)과, 2) "Shared Row Decoder"라는 명칭의 미국 특허 출원 번호(미정)(Attorney Docket No. FI9-98-008)과, 3) "Intra-Unit Block Addressing System for Memory"라는 명칭의 미국 특허 출원 번호(미정)(Attorney Docket No. FI9-98-015)와 관련되어 있다.
집적회로(integrated circuits : ICs, "chips"), 특히, 데이터 처리 시스템(data processing systems)에 사용되는 메모리와 로직 어레이(logic array)를 포함하는 집적회로를 설계하는데 있어서의 목적은 저장 용량을 최대화하고 전력 사용 및 액세스 시간을 최소화하는 데에 있다.
I. 로우 디코더(row decoder) 설계
RAM의 저장 용량을 증가시키기 위해서는, RAM의 저장 셀 어레이(storage cell array) 보다는 회로가 차지하는 면적을 감소시킬 수 있는 방법을 찾는 것이 중요하다. 그 중의 한 방법은 동일한 로우 디코더 세트를 통해 액세스될 RAM의 뱅크 구역(bank division)의 좌측 및 우측 유닛 모두에 워드 라인(wordline)을 두는 공유 로우 디코더(shared row decoder)를 설계함으로써 달성될 수 있으며, 그에 따라 해당 기능을 실행하는데 요구되는 로우 디코더의 개수를 반으로 줄이게 된다. 그러나, 특히, RAM 칩의 설계가 복수의 뱅크를 필요로 하는 경우에서 디코더 회로의 감소가 RAM에 대한 액세스 시간의 증가 또는 전력 소모의 증가를 대가로 이루어진다면 상기한 목적은 잘 달성되지 않는다.
도 1은 좌측 유닛(12) 및 우측 유닛(20)과, 좌측 워드 라인 구동 유닛(14) 및 우측 워드 라인 구동 유닛(18)과, 로우 프리디코딩된 어드레스 XP1 ... XPn을 포함하는 입력들과 블록 선택 입력들 BLKSEL를 수신하는 공유 로우 디코더 유닛(16)을 포함하는 32 Mb 이중 유닛(10)의 예를 도시하고 있다. 상기 32 Mb 이중 유닛 구성은 현재 256 Mb DRAM의 설계에 이용되고 있으며, 그 상세한 설명은 와이. 와타나베(Y. Watanabe) 등의 논문 "A 286 mm2 256 Mb DRAM with x32 Both-Ends DQ", IEEE Journal of Solid-State Circuits, Vol. 31, No. 4, April, 1996 ("와타나베 논문")에 게재되어 있다. 공유 로우 디코더 유닛(16)은 복수의 로우 디코더(30)를 포함하고 있으며, 그 구조는 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, 공유 로우 디코더 유닛(16)(도 1)의 각각의 로우 디코더(30)는 복수의 로우 프리디코딩된 어드레스, 예를 들어, 세 개의 프리디코딩된 어드레스(XP1, XP2, XP3)와 블록 선택 신호 BLKSEL를 입력으로 수신한다. BLKSEL 신호가 활성화될 때에 로우 디코더(30)를 인에이블(enable) 시키기 위해 로우 프리디코딩된 어드레스들의 올바른 조합을 받아들이는 즉시, 로우 디코더(30)는 로우 디코더 출력 신호 RDOUT를 활성화시켜 이중 유닛(10)의 좌측 워드 라인 드라이버(14)와 우측 워드 라인 드라이버(18)에 제공한다. 이 방법으로, 좌측 유닛(12)과 우측 유닛(20) 모두로부터 블록 선택을 가능케 하기 위해 단지 하나의 로우 디코더(30)만이 필요하다.
동작시, 좌측 유닛(12) 및 우측 유닛(20)이 활성 상태에 있는 동안에 BLKSEL 신호는 활성화되어 있다. 리셋 단계 동안에는, BLKSEL 신호가 다시 비활성 상태가 될 때, 로우 디코더(30)의 RDOUT 신호는 하이 상태로 프리차지되고, 그 때의 좌측 유닛(12) 및 우측 유닛(20)은 동시에 비활성 상태에 있다.
로우 프리디코딩된 어드레스들 XP은 BLKSEL 신호가 활성화되어 있는 동안에는 정보를 일정하게 유지하고 있어야 함이 이해될 것이다. 그렇지 않으면, 로우 프리디코딩된 어드레스들이 RDOUT 신호에 대해 인에이블 상태와 트리거(trigger) 상태를 제공하기 때문에, RDOUT 신호는 로우 프리디코딩된 어드레스들의 상태 변화에 의해 잘못 인에이블될 수 있다.
로우 디코더(30)는 BLKSEL 신호가 활성 상태에 있는 동안에는 로우 프리디코딩된 어드레스들이 정보를 일정하게 유지하기를 요구하기 때문에, 각 유닛(12, 20)을 별개의 로우 어드레스로 제어하는 별개의 뱅크를 이용하는 것이 요구되는 이중 유닛(10) 내에 로우 디코더 유닛(30)을 사용하는 것은 가능하지 않다. 즉, 로우 디코더(30)를 두 개 또는 그 이상의 뱅크로서 동작하도록 구성된 이중 유닛(10)에서는 사용할 수 없다.
도 3은 종래의 구성에 따른 하나의 뱅크가 아닌, 한 쌍의 뱅크로 구성되는 좌측 및 우측 유닛(12, 20)의 쌍을 가능케 하는, 또다른 현재 설계에 따른 로우 디코더 유닛(40)의 배치도를 도시하고 있다. 로우 디코더 유닛(40)은 서로 완전히 독립적인 좌측 유닛(12) 및 우측 유닛(20) 각각에 대해 로우 디코더 회로(42) 세트를 포함하고 있다. 즉, 각각의 좌측 및 우측 유닛(12, 20) 내의 워드 라인을 활성화시키기 위해, 각 세트 내의 디코더 회로(42)들은 로우 프리디코딩된 어드레스와 블록 선택 신호를 수신하여 동작하는 독립된 소자들을 포함한다. 따라서, 좌측 및 우측 유닛(12, 20) 각각은 동시에 다른 로우 어드레스의 저장 위치를 액세스하기 위해 독립적으로 제어될 수 있다.
그러나, 모든 프리디코딩된 어드레스와 블록 선택 입력에 대해 입력 및 출력 회로를 복제하는 로우 디코더 유닛(40)은 두 배의 로우 프리디코딩된 어드레스 신호 라인과 로우 디코더 유닛(16)으로서의 로우 디코더 회로(42)를 요구한다. 그 결과, 집적회로 상에서 로우 디코더 유닛(40)이 차지하는 면적은 로우 디코더 유닛(16)이 차지하는 면적에 비해 상당히 넓다. 그에 따라, 그 내부에 로우 디코더 회로가 복제될 것을 요구하지 않고 이중 유닛을 복수의 뱅크로 구성할 수 있게 하는 로우 디코더 유닛을 제공하는 것이 유리하다.
따라서, 본 발명의 목적은 로우 디코더 유닛이 차지하는 면적을 감소시키는 동시에, 메모리 유닛 쌍 즉, 로우 디코더 유닛에 의해 제공되는 물리적으로 인접한 메모리 어레이 쌍 내에 복수의 뱅크를 배치할 수 있도록 하는 로우 디코더 유닛의 로우 디코더 회로를 제공하는 데에 있다.
본 발명의 또다른 목적은 이중 유닛을 복수의 뱅크로 구성하는 동시에 전류 소모를 감소시키는 로우 디코더 유닛을 제공하는데 있다.
II. 뱅크 내의 블록 어드레스 할당
도 1에 예시적으로 도시된 현재의 RAM에 있어서, 블록들은 좌측 및 우측 유닛(12, 20) 내에 동일한 방법으로 정렬되어 있다. 즉, 하부로부터 상부로(또는 상부로부터 하부로) 순차적으로 번호가 붙여져 있다. 그에 따라, 동일한 어드레스 입력에 의해 액세스되는 블록들은 유닛(12, 20)의 끝(22)으로부터 동일한 거리만큼 떨어져 마주보게 배치되어 있다. 즉, 좌측 유닛(12) 내의 블록 0은 우측 유닛(20) 내의 블록 0과 마주보게 배치되어 있으며, 우측 유닛(20) 내의 블록 0과 마찬가지로, 좌측 유닛(12)의 끝(22)에 놓여져 있다. 동일한 방법으로, 좌측 유닛(12) 내의 블록 1은 우측 유닛(20) 내의 블록 1과 마주보게 배치되어 있으며, 우측 유닛(20)의 블록 1과 마찬가지로, 좌측 유닛(12)의 끝(22)으로부터 한 블록만큼 떨어져 위치한다.
그러나, 발명자는 대칭적인 구조를 갖는 좌측 및 우측 유닛(12, 20) 내에 어드레싱 블록을 따로 구비할 필요가 없다는 것을 발견했다. 유닛(12) 내에서, 한 블록 내의 하나 또는 그 이상의 워드 라인이, 유닛(12)의 한쪽 끝(22)으로부터 로우 디코더로 공급되는 신호에 의해 동시에 활성화된다. 도 3을 참조하여 상술한 바와 같이, 이중 유닛(10)이 복수의 뱅크로 구성되고, 각 뱅크가 독립적인 로우 디코더 회로(42)를 포함할 때, 유닛(12, 20)은 독립적으로 활성(ACTIVE) 모드로 액세스될 수 있다. 그러나, 이중 유닛(10)이 하나의 뱅크로 구성될 때는, 유닛(12, 20)은 독립적으로 제어되지 않으며, 그 결과, 로우 디코더 유닛(16)은 두 개의 유닛(12, 20)에서 서로 마주하여 위치한 물리적으로 동일한 블록 번호를 액세스한다. 이중 유닛(10)이 복수의 뱅크로 구성되어 있다 하더라도, 이중 유닛(10)이 기존의 Column-Address-Strobe (CAS) Before Row-Address-Strobe (RAS) Refresh mode (CBR 모드)로 동작할 때, 위치는 두 유닛(12, 20) 내의 동일한 블록 번호를 선택하는 신호에 의해 각 유닛(12, 20) 내에서 액세스될 것이다.
그래서, CBR 모드에서, 하나의 뱅크 유닛 또는 복수의 뱅크 구성을 갖는 이중 유닛에서 좌측 및 우측 유닛(12, 20) 내의 동일한 번호의 블록 내의 워드 라인은 교대로 또는 동시에 액세스되는데, 본 예에서는 먼저 하나의 유닛, 예를 들어, 좌측 유닛(12)으로부터, 다음에는 다른 유닛 즉, 우측 유닛(20)으로부터 이루어진다.
높은 번호를 갖는 블록, 예를 들어, 좌측 및 우측 유닛(12, 20)의 블록 15가 액세스될 때, 유닛(12, 20)의 끝(22)으로부터 그러한 블록까지의 먼 거리로 신호를 전달하기 위해서는 좌측 및 우측 유닛(12, 20)의 끝(22)으로부터 가까이 위치한 낮은 번호의 블록 즉, 각 유닛 내의 블록 0을 액세스하는데 요구되는 전류 보다 높은 전류가 요구된다. 그래서, 블록들의 기존 정렬에서, 이중 유닛(10) 내에서의 전류 소모는 액세스되기 위해 선택되는 블록의 어드레스에 따라 변화한다. 마찬가지로, 두 유닛(12, 20)에 대한 로우 선택 신호 라인(예를 들어, 로우 프리디코딩된 어드레스와 블록 선택 신호)에서의 평균 전압 강하는 액세스되기 위해 선택되는 블록의 어드레스에 따라 변화한다. 또한, 전류 소모에 의한 가열(heating) 효과는 시간과 뱅크 내에서의 블록의 위치에 따라 변화한다.
따라서, 본 발명의 목적은 전류 소모에 대한 의존성, 가열 효과, 액세스되는 블록의 어드레스에 따른 평균 전압 강하를 줄이거나 제거할 수 있는 이중 유닛 내에서의 블록 정렬을 제공하는데 있다.
III. 칼럼 어드레스 증가 설계
랩탑(laptop) 컴퓨터와 같은 응용 예에 대한 RAM의 전력 소모를 줄이면서 밀도를 증가시킬 필요는 RAM 내의 셀이 액세스될 수 있는 속도에 제한을 가한다. 그러나, 이러한 온-칩(on-chip) 고려가 off-RAM 액세스의 속도를 과도하게 제한하도록 허용해서는 안된다. 그렇지 않으면, off-RAM 액세스 속도는 RAM을 이용하는 컴퓨팅 시스템을 실행하는데 있어서의 장애가 될 수 있기 때문이다.
동기식(synchronous) DRAM에서의 off-RAM 액세스 속도를 증가시키는 하나의 알려진 방법은 수정된 칼럼 버스트 모드(modified column burst mode) 동작을 실행하는 것이다. 도 1을 참조하여 상술한 바와 같이, 상기 수정된 칼럼 버스트 모드 동작에서는, 단순히 어드레스를 순차적으로 좌측 유닛과 우측 유닛으로 제공하는 것이 아니라, 순차적으로 인접하는 어드레스를 뱅크의 "홀수" 칼럼 구역(좌측 유닛)과 "짝수" 칼럼 구역(우측 유닛)으로부터 동시에 액세스하는 것이다. 그러한 동작을 실행하기 위하여, 칼럼 어드레스의 최하위의 비트들은 1 증가되어 홀수/짝수 유닛 중의 하나로 전달되고, 1 증가없이 홀수/짝수 유닛 중의 다른 하나에 직접 전달된다. 그러한 동작은 "칼럼 어드레스 증가"로 일컬어진다. 그러한 동작을 실행하는 회로 설계의 한 예는 유키노리 코다마(Yukinori Kodama) 등의 논문 "A 150 MHz 4-Bank 64 Mbit SDRAM with Address Incrementing Pipeline Scheme", 1994 Symposium on VLSI Circuits Digest of Technical Papers, pp. 81-82 ("코다마 논문")에 게재되어 있다.
코다마 논문은 저장 셀의 액세스 속도의 두 배로 뱅크 내의 저장 위치로/로부터 데이터를 전송하기 위해 칼럼 어드레스 증가를 실행하는 DRAM의 설계를 설명하고 있다. 그러한 설계에서, 각 뱅크는 뱅크에 대한 로우 디코더 회로에 의해 서로 분리되어 있는 좌측 및 우측 유닛(12, 20)을 구비한 이중 메모리 유닛(예를 들어, 도 1 또는 10에 도시됨)으로 구성되어 있다. 좌측 및 우측 유닛(12, 20)은 뱅크의 홀수 및 짝수 유닛을 형성하고, 상기 홀수 및 짝수 유닛은 두 유닛에 동시에 공급되는 연속적인 칼럼 어드레스에 의해 액세스된다. 좌측 및 우측 유닛(12, 20) 사이에 위치하는 로우 디코더 회로는 로우 선택회로 세트를 디코딩하고, 디코딩된 결과에 따라 좌측 및 우측 유닛(12, 20) 내의 워드 라인을 동시에 활성화시킨다. 유사한 개념이 스테펜 쥬니어(Stephens, Jr.)의 미국 특허 제 5,386,385 호에 논의되어 있다.
코다마 논문과 스테펜 쥬니어 특허는 하나의 뱅크로서 즉, "홀수" 유닛을 실행하는 좌측 유닛(12)과 "짝수" 유닛을 실행하는 우측 유닛(20)으로 구성된 이중 유닛(10)에서 칼럼 어드레스 증가 파이프라이닝(column address increment pipelining)을 실행하는 시스템을 개시하고 있다. 코다마 논문과 스테펜 쥬니어 특허는 복수의 뱅크로 구성된 이중 유닛(10)에서 칼럼 어드레스 증가를 실행할 수 있는 방법을 설명하고 있지는 못하다. 그러므로, 임의의 수의 뱅크를 구비하는 이중 유닛(10)에서 칼럼 어드레스 증가 파이프라이닝을 제공할 수 있는 방법이 필요하다.
따라서, 본 발명의 목적은 하나 이상의 홀수 유닛과 짝수 유닛이 동일한 유닛(예를 들어, 유닛(12), 유닛(20)) 내에 구성되어 있고, 워드 라인들이 동일한 로우 디코더 세트와 워드 라인 드라이버 회로에 의해 지원되는 이중 유닛(10)에 칼럼 어드레스 증가 파이프라이닝을 제공하는 구조 및 방법을 제공하는데 있다.
본 발명의 또다른 목적은 이중 유닛(10)에 포함되어 있는 복수의 뱅크 각각에 동시에 칼럼 어드레스 증가 동작을 제공하는 구조 및 방법을 제공하는 데에 있다.
IV. 판독 기록 구동 설계
라인을 지속하거나 전력 소모를 줄이면서 메모리 액세스 속도를 향상시키는 목적을 달성하기 위해서는 가능한 한 효과적으로 RAM 내에 큰 전류 신호를 전송하는 것이 중요하다. 그러므로, RAM의 액세스 속도를 증가시키는 한편으로 전력 소모를 감소시키기 위해, 1) 큰 전류 신호를 구동하는데 필요한 전류의 양, 2) 구동되는 신호의 개수, 또는 3) 큰 전류 신호가 로우와 하이 레벨로 스위칭하는 주파수를 감소시키는 설계가 요구된다.
상기한 와타나베 논문에 설명된 현재의 RAM에서와 도 4a에 상세히 도시된 바와 같이, 데이터는 회로 정렬과 "마스터 DQ"(MDQ) 구조로 알려진 신호 흐름에 의해 DRAM 저장 어레이(400)로 전송되거나 어레이(400)로부터 전송된다. 도 4a에 도시된 저장 어레이(400)의 상세한 배치는 도 1에 도시된 유닛(12) 또는 유닛(20)의 내부 조직에 대응한다. 저장 어레이(400) 내에서, MDQ 구조에 의해 제공되는 바와 같이, 데이터는 로컬 DQ 라인(LDQ)와 마스터 DQ 라인(MDQ)의 계층적 정렬에 의해 저장 어레이(400) 내의 비트 라인 쌍으로부터 전달된다. 데이터 입력 출력 회로(DIO)(490)는 제 2 센스 증폭기 유닛(SSA)(450)을 통해 저장 어레이(400)와 연결된다. SSA(450)은 저장 어레이(400)의 마스터 비트 라인 쌍(MDQ) 상의 데이터 신호를 수신하고, 데이터를 재생성하여, 쌍방향 판독 기록 구동 라인(RWD, RWD')(480)에 재차 실어 DIO(490)에 전송한다.
여러 개의 인접하는 칼럼 저장 위치가 순차적으로 액세스되는 칼럼 버스트 모드 동작이 진행되는 동안에, 저장 어레이(400)를 액세스할 때, 그러한 동작을 실행하는데 요구되는 전류의 양을 칼럼 버스트 전류라 한다.
칼럼 버스트 전류에 대해 가장 큰 역할을 하는 것은 제 2 센스 증폭기(SSA)(450)와 데이터 입력/출력 회로(DIO)(490) 간의 데이터 전송에서 RWD 및 RWD' 라인(480)을 구동하는데 필요한 전류이다.
도 4b를 참조하면, DIO(490)의 매 클럭 사이클 마다, 라인 RWD 또는 RWD'(480)에서의 신호 레벨은 프리차지(비활성) 전압 레벨과 데이터(활성) 레벨 사이에서 구동된다. 데이터 패턴에 상관없이, 큰 캐패시터 부하(460, 461)가 존재할 때, 프리차지 전압 레벨과 활성 데이터 레벨간의 빠른 스윙(swing)을 구동하는 데에는 큰 전류가 요구된다.
제 2 센스 증폭기(450)와 데이터 입력/출력 회로(490) 간의 신호를 구동하는데 필요한 전류의 양을 감소시키는 신호 전송의 회로 및 방법이 요구된다. 각 데이터 비트에 대한 신호 라인 RWD, RWD'의 개수를 두 개에서 하나로 감소시키는 것과 RWD 신호 라인에서의 프리차지 사이클을 제거하는 것은 신호 라인에 연결된 높은 캐패시터 부하(460)를 구동하는데 요구되는 전류의 양을 크게 감소시킬 수 있다.
따라서, 본 발명의 목적은 기존의 제 2 센스 증폭기 설계에 비해 보다 작은 전류로 제 2 센스 증폭기로부터 데이터 입력/출력 회로로 데이터를 전송하는 제 2 센스 증폭기와 신호 정렬을 제공하는 데에 있다.
본 발명의 또다른 목적은 두 개의 판독 기록 구동 신호 대신에 하나의 판독 기록 구동 신호로 데이터를 출력하는 제 2 센스 증폭기를 제공하는 데에 있다.
본 발명의 또다른 목적은 판독 기록 구동 신호의 전압 레벨을 변환하는 비율을 감소시키는 신호 전송의 회로 및 방법을 제공하는 데에 있다.
본 발명의 또다른 목적은 신호라인이 각 데이터 비트 사이에 프리차지될 것을 요구하지 않고, 순차적으로 판독 기록 구동 신호로 데이터 비트를 전송하는 신호 전송의 회로 및 방법을 제공하는 데에 있다.
상기한 목적과 그 외의 목적은 본 발명의 인트라-유닛 칼럼 어드레스 증가 시스템에 의해 실현된다. 본 발명의 일 측면에 의하면, 물리적으로 인접한 저장 유닛은 복수의 칼럼 도메인(domain)과 적어도 하나의 로우 도메인으로서 어드레싱된다. 로우 어드레스에 응답하여 로우 도메인의 전역에서 선택된 워드 라인을 활성화시키는 로우 선택 유닛이 제공된다. 제 1 칼럼 선택 유닛은 칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 1 선택된 비트 라인 쌍을 활성화시킨다. 플러스-원(plus-one) 가산기는 칼럼 어드레스를 증가시키고, 제 2 칼럼 선택 유닛은 증가된 칼럼 어드레스에 응답하여 제 2 칼럼 도메인 내의 제 2 선택된 비트 라인 쌍을 활성화시킨다. 이에 의해, 물리적으로 인접한 저장 유닛의 제 1 및 제 2 칼럼 도메인 내의 활성화된 워드 라인에 연결된 저장 위치로의 액세스가 실행된다.
도 1은 종래 기술에 의한 랜덤 액세스 메모리(random access memory : RAM)의 이중 메모리 유닛의 구조를 도시한 블록 및 배선도.
도 2는 종래 기술에 의한 이중 메모리 유닛의 로우 디코더(30)를 도시한 블록 및 배선도.
도 3은 종래 기술에 의한 이중 메모리 유닛의 좌측 및 우측 유닛을 독립적으로 액세스하는 로우 디코더 유닛(40)을 도시한 블록 및 배선도.
도 4a는 종래 기술에 의한 다이내믹 RAM (Dynamic RAM) 내의 액세스 회로의 구조 및 동작을 도시한 블록 및 배선도.
도 4b는 판독 기록 구동을 위한 신호 RWD, RWD'의 신호 스윙을 도시한 타이밍도.
도 5는 본 발명에 의한 공유 로우 디코더(110)의 구조 및 동작을 도시한 블록 및 배선도.
도 6은 도 5에 도시된 공유 로우 디코더(110)의 타이밍도.
도 7은 본 발명의 블록 어드레스 할당의 제 1 실시예의 구조 및 동작을 도시한 블록도.
도 8은 본 발명의 블록 어드레스 할당의 제 2 실시예의 구조 및 동작을 도시한 블록도.
도 9는 본 발명에 의한 칼럼 어드레스 증가 파이프라이닝의 구조 및 동작을 도시한 블록 및 배선도.
도 10은 두 개의 제 2 센스 증폭기를 포함하는 판독 기록 구동 신호 발생기의 구조 및 동작을 도시한 블록 및 배선도.
도 11은 본 발명에 의한 싱글 엔디드 판독 기록 구동의 구조 및 동작을 도시한 블록 및 배선도.
도면의 주요 부분에 대한 부호의 설명
308 : 이중 유닛310 : 좌측 유닛
311 : 우측 유닛312 : 로우 디코더 유닛
314, 320 : 홀수 칼럼 도메인316, 318 : 짝수 칼럼 도메인
322a, 322b : 플러스-원 가산기
324a, 322b : 짝수 칼럼 도메인 카운터
326a, 326b : 홀수 칼럼 도메인 카운터
328a, 328b, 329a : 칼럼 디코더/제 2 센스 증폭기 유닛
326a, 326b : 홀수 칼럼 도메인 카운터
328a, 328b, 329a : 칼럼 디코더/제 2 센스 증폭기 유닛
330 : 어드레스 버스340a, 340b : 1Mb 유닛 블록
342 : 센스 증폭기 유닛346 : 리던던시 로직
344 : 리던던시 어레이 블록348 : 칼럼 프리디코더
I. 공유 로우 디코더
도 5는 본 발명에 의한 공유 로우 디코더(110)의 배치 회로도이다. 로우 어드레스 입력 회로(111)는 로우 프리디코딩된 어드레스 입력 신호, 예를 들어, XP1, XP2, XP3을 수신하고 로우 프리디코딩된 어드레스 입력의 상태에 의해 결정된 단자(113)에 인에이블/디스에이블된 입력을 제공한다. 별개의 좌측 블록 선택 신호(BLKSELl)와 우측 블록 선택신호(BLKSELr)는 각각 좌측 및 우측 디코더 래치회로(121, 123)로 제공된다. 블록 선택 신호 BLKSELl 및 BLKSELr는 좌측 및 우측 블록이 위치한 뱅크의 활성 사이클 동안에는 활성상태를 유지한다. 또한, 펄스 형태의 좌측 Row-DECoder-ON (RDECONl) 신호와 우측 Row-DECoder-ON (RDECONr) 신호는 각각 좌측 및 우측 래치회로(121, 123)로 전달된다. 도 3을 참조하여 상술한 바와 같이, 이러한 펄스 형태의 RDECONl 및 RDECONr 신호는 별개의 로우 디코더 회로(42)를 요구함이 없이, 상이한 선택된 시간에 이중 유닛(10) 내의 유닛(12, 20)을 활성화시킬 수 있다.
본 발명의 공유 로우 디코더(110)의 동작에 의해, 프리디코딩된 어드레스 입력 XP1, XP2 및 XP3의 값이 특정한 디코더에 대해 적당한 조합을 이루고, RDECONl 신호 또는 RDECONr 신호가 활성화될 때, 인에이블링되는 입력(113)은 좌측 및 우측 래치회로(121, 123) 중의 하나에 래치된다. (도 6의 타이밍도 참조) 중요하게, RDECONl과 RDECONr 신호는 상이한 시간에 펄스를 발생시켜, 프리디코딩된 어드레스 입력 XP1, XP2 및 XP3의 값이 좌측 유닛(12)이 액세스되는 시점으로부터 우측 유닛(20)이 액세스되는 시점까지 변화할 수 있도록 한다.
래치회로(121, 123)를 통한 펄스형 타이밍 제어에 의해, 프리디코딩된 어드레스 입력이 매 RAS 사이클 동안에 한 번 스윙할 필요가 없음을 주목하자. 오히려, 프리디코딩된 어드레스 입력 XP1, XP2, XP3 등은 한 사이클로부터 다음 사이클까지 동일한 상태를 유지하고 어드레스 신호의 정보 내용이 변화할 때에만 상태가 변화한다. 이로 인해, 도 2를 참조하여 상술한 로우 디코더(30)와 비교하여, 공유 로우 디코더(110)를 동작시키는데 필요한 전류가 감소하게 된다. 또한, 래치 회로(121, 123)를 통한 펄스형 타이밍 제어는 공유 로우 디코더(110)의 실행을 가능케 하는데, 이 공유 로우 디코더(110)에서 어드레스 입력 회로(111)와 그 내부로 로우 프리디코딩된 어드레스 신호 XP1, XP2, XP3 등을 전달하는 신호 라인은 좌측 및 우측 유닛(12, 20) 간에 공유되며, 그 결과, 집적회로의 이중 유닛(10)에 대해 로우 디코더 회로가 차지하는 면적을 절약할 수 있다.
II. 블록 어드레스의 비대칭 할당
본 발명의 두 번째 측면은 유닛 또는 뱅크의 좌측 및 우측 유닛 내의 블록 어드레스의 비대칭 할당이다. 본 발명의 이러한 측면은 공유 로우 디코더 측면과 본 발명의 다른 측면들과 함께 또는 분리하여 사용될 수 있다.
도 1을 참조하면, 기존의 RAM의 뱅크에서, 동일한 개수 즉, 동일한 블록 어드레스를 갖는 블록들은 유닛 또는 뱅크의 좌측 및 우측 유닛 내의 동일한 위치에 존재한다. 예를 들어, 좌측 유닛 내의 블록 0은 좌측 하부에 위치하고, 우측 유닛 내의 블록 0은 우측 하부에 위치한다.
본 발명의 이러한 측면에서, 어드레스들은 각 뱅크의 좌측 및 우측 유닛 내의 블록들에 할당되므로, 좌측 및 우측 유닛 내의 동일한 번호가 붙여진 블록들은 서로 인접하여 위치하지 않는다. 본 발명의 이러한 측면의 제 1 실시예에서, 도 7에 도시된 바와 같이, 블록들은 좌측 유닛의 최하부 블록이 블록 0으로서 어드레싱되는 반면, 우측 유닛의 최하부 블록은 블록 15로서 어드레싱되도록 정렬될 수 있다. 이어서, 좌측 유닛 내의 하부로부터 상부로의 다음 블록은 블록 1으로서 어드레싱되고, 반면에 우측 유닛 내의 하부로부터 상부로의 다음 블록은 블록 14로서 어드레싱된다.
이러한 방식으로 블록들에 어드레스를 할당함으로써, 상술한 불균일한 전류 분산과, 가열(heating)과, 변화하는 신호의 전압 강하의 효과들은 크게 감소되거나 제거된다. 이는 두 유닛 내의 블록 0을 액세스할 때, 좌측 유닛 내의 블록 0에 대한 전류 전달 신호의 경로는 비교적 짧은 반면 우측 유닛 내의 블록 0에 대한 전류 전달 신호의 경로는 비교적 길어지기 때문에, 두 유닛 내의 블록 0에 대한 신호의 경로에 의해 소모되는 전류는 평균에 이른다. 이러한 방식으로, 칼럼 버스트 모드 동작에서 공통적으로 실행되는 것과 같이, 좌측 및 우측 유닛으로부터 교대로 순차적으로 번호 붙여진 위치를 액세스하는 동안에 소모되는 전류는 어떠한 블록 어드레스로부터 데이터가 액세스되는 지에 상관없이 거의 일정한 평균 레벨을 유지할 것이다. 더욱이, 불균일한 가열과 전압 강하의 효과는 신호 전류가 좌측 및 우측 유닛 내의 물리적으로 다른 위치로 확장되기 때문에 감소하고, 신호 전압 강하는 이중 유닛의 끝(22)에서 선택된 블록들으로 평균화 효과를 겪게 된다.
본 발명의 이러한 측면의 제 2 실시예는 도 8을 참조하여 기술되어 있다. 기술된 바와 같이, 32 Mb 용량의 이중 메모리 유닛(210)은 1 Mb 블록 0 내지 15(번호는 물리적 위치와 관련되어 있음)를 포함하는 좌측 16 Mb 유닛(220)과 1 Mb 블록 0 내지 15를 포함하는 우측 16 Mb 유닛(222)으로 정렬된다. 하부 로우 도메인(226)은 블록 0 내지 7을 포함하는 반면, 상부 로우 도메인(228)은 블록 8 내지 15를 포함한다.
로우 디코더와 드라이버 유닛 (224)은 좌측 및 우측 유닛(220, 222) 사이에 위치하고, 세 개의 로우 어드레스 비트 AR11, AR10, AR9에 따라, 각 유닛(220, 222)의 특정 블록 내의 워드 라인을 활성화시키도록 정렬되어 있으며, 상기 AR11은 최상위 비트(the most significant bit)를 나타낸다.
좌측 16 Mb 유닛(220)의 경우에서, 로우 디코더는 로우 어드레스 비트 AR11, AR10, AR9에 의해 선택된 블록이 물리적인 블록 번호에 직접 대응할 수 있도록 정렬된다. 예를 들어, 좌측 유닛(220)에서, AR11, AR10, AR9의 로우 어드레스 값이 (1,1,1)인 경우에는 블록 7이 활성화된다.
우측 16 Mb 유닛(222)의 경우에서, 로우 디코더는 로우 어드레스 비트 AR11, AR10, AR9에 의해 선택된 블록이 로우 어드레스 비트의 조합에 대응하는 물리적인 블록 번호와는 다른 위치에 존재하도록 다르게 정렬된다. 예를 들어, 도 8에서, AR11, AR10, AR9의 로우 어드레스 입력 (1,1,1)은 좌측 유닛(220)에서와 같이 블록 7이 아니라 우측 유닛(222) 내의 블록 3을 선택한다.
상부 로우 도메인(228) 내의 블록들은 액세스를 위해 선택된 물리적 블록 번호가 하부 도메인(226) 내의 선택된 블록에 8을 더한 물리적 블록 번호와 일치하도록 선택된다. 예를 들어, 좌측 유닛(220) 내에서, 선택된 블록들은 블록 7과 블록 15인 반면, 우측 유닛(22) 내에서 선택된 블록은 블록 3과 블록 11이 된다.
또한, 본 발명의 공유 로우 디코더(도 5)와 본 발명의 이런 중요한 측면의 조합은 유닛 또는 뱅크 내의 인접하는 블록이 동시에 활성화되지 않도록 하는 데에 도움이 된다. 그 결과, 신호는 유닛 또는 뱅크의 좌측 및 우측 유닛 내의 위치로/로부터 보다 일정한 속도로 전송된다.
인트라-유닛 칼럼 어드레스 증가 파이프라이닝
도 9는 256 Mb DRAM의 32 Mb 이중 유닛(308)에 대한 설계를 나타내는 블록 및 배치도이다. 이 설계의 목적은 하나의 유닛이 뱅크로서 동작하도록 하면서 메모리 액세스 속도를 증가시키기 위해 칼럼 어드레스 증가 파이프라이닝의 실행을 가능케 하는 것이다. 이중 유닛(308)은 16 Mb 용량의 좌측 및 우측 유닛(310, 311) 쌍을 포함한다. 좌측 및 우측 유닛(310, 311)은 도 5를 참조하여 상술한 바와 같이 공유 로우 디코더를 그 내부에 포함하는 로우 디코더 유닛(312)을 공통으로 사용하는 별개의 뱅크로서 동작하도록 구성되어 있다.
각 유닛(310, 311)은 홀수 및 짝수 칼럼 도메인으로 분할되는데, 좌측 유닛(310)은 홀수 및 짝수 칼럼 도메인(314, 316)을 포함하고 우측 유닛(311)은 짝수 및 홀수 칼럼 도메인(318, 320)을 포함한다. 뱅크(310)의 각 칼럼 도메인(314, 316)은 네 개의 2 Mb 이중 세그먼트로 더 분할되는데, 그 각각은 상부 1 Mb 세그먼트와 하부 1 Mb 세그먼트를 포함하고 있다. 예를 들어, 짝수 도메인(316)의 이중 세그먼트 내에서, 64 칼럼 선택 라인 (CSL) 중의 하나가 상부 세그먼트로부터 네 개의 마스터 DQ 라인 쌍 (MDQE 4-7)과 하부 세그먼트로부터 네 개의 마스터 DQ 라인 쌍 (MDQE 0-3)을 액세스하는데 사용된다.
유닛(310, 311)은 로우 방향으로 16개의 1 Mb 어레이 블록(단순화를 위해 도시된 두 개의 블록(340a, 340b))으로 분할되는데, 각각의 블록은 512 로우, 즉, 512 워드 라인(WL)을 구비한 저장 어레이 블록을 포함한다. 센스 증폭기(SA) 유닛(342)은 각 저장 어레이 블록에 쌍으로 위치하고 있으며, 하나의 SA 유닛(342)은 각 저장 어레이 블록(340a)의 상부에, 하나의 SA 유닛(342)은 하부에 위치한다. 각 SA 유닛(342)은, 저장 어레이 블록(340a)의 전체 2048 비트 라인 쌍을 지원하도록 다른 SA 유닛(342)에 대하여 인터리브된 형태(interleaved fashion)로 교대로 비트 라인 쌍을 액티브시키는 1024 개의 센스 증폭기를 포함하고 있다. 16개의 1 Mb 유닛 블록(340a, 340b, 등) 이외에도 추가적으로, 80개의 리던던시(redundancy) 워드 라인(RWL)을 포함하는 160 Kb 용량의 리던던시 어레이 블록이 각 유닛(310, 311)에 제공된다. 리던던시 로직(346)은 리던던시 어레이 블록(344)의 영역을 액세스하는 것을 제어한다.
칼럼 어드레스 회로는 다음과 같이 각 유닛(310, 311)과 관련되어 있다. 최하위 칼럼 어드레스 비트 YADD0-2를 수신하고 한 비트 증가시키는 플러스-원 가산기(322a)는 짝수 칼럼 도메인(316)과 관련되어 있다. 짝수 칼럼 도메인 카운터(CTRE)(324a)는 증가된 YADD0-2를 입력받아 주기적으로 그 값을 갱신한다. 어드레스 버스(330)로부터 직접 칼럼 어드레스 비트 YADD0-2를 수신하고 주기적으로 그 값을 갱신하는 홀수 칼럼 도메인 카운터(CTRO)(326a)는 홀수 칼럼 도메인(314)과 관련되어 있다. 칼럼 프리디코더(CPD)(348)는 다른 칼럼 어드레스 비트를 프리디코딩한다. 홀수 및 짝수 칼럼 도메인(314, 316) 각각에 선택된 칼럼 선택 라인 CSLO와 CSLE를 활성화시키는 마지막 디코딩 동작을 실행하는 칼럼 디코더/제 2 센스 증폭기(CDEC/SSA) 유닛들(329a, 328a)은 CPD(348), CTRE(324a) 및 CTRO(326a)의 출력에 연결된다.
유닛 내에서 본 발명에 의해 실행되는 칼럼 어드레스 증가 파이프라이닝이 기술될 것이다. 좌측 유닛(310) 내에서, 예를 들어, 홀수 유닛 카운터 CTRO(326a)는 어드레스 버스(330)로부터 세 개의 최하위 어드레스 신호 YADD0-2를 수신하고 이들을 홀수 칼럼 도메인(314)에 대한 CDEC/SSA(329a)에 전송한다. 홀수 칼럼 도메인(314)으로 제공되는 어드레스 신호의 증가는 요구되지 않는다.
짝수 칼럼 도메인(316)의 경우, 플러스-원 가산기(322a)는 최하위 칼럼 어드레스 비트 YADD0-2를 수신하고, 그 비트들을 1 비트만큼 증가시켜 그 결과를 짝수 유닛 카운터(CTRE)(324a)로 출력한다. 이어서, 짝수 유닛 카운터(324a)는 증가된 어드레스를 짝수 칼럼 도메인(316)에 대한 CDEC/SSA(328a)로 전달한다. 칼럼 프리디코더(CPD)(348)는 어드레스 비트 YADD3-7을 디코딩하고, 이러한 보다 상위의 비트에 대한 프리디코딩된 신호를 홀수 및 짝수 칼럼 도메인(314, 316)에 제공한다.
16개 비트에 대한 동시의 저장 액세스는 다음과 같이 이루어진다. 두 1 Mb 블록(340a, 340b) 각각에서 하나의 워드 라인은 공유 로우 디코더(312)에 제공된 프리디코딩된 로우 어드레스에 따라 활성화된다. 최하위 칼럼 어드레스 YADD0-2는 플러스-원 가산기(322a)에 의해 증가되며 그 출력은 CTRE(324a)에 제공된다. 최하위 칼럼 어드레스 YADD0-2는 증가되지 않고 직접 CTRO로 전달된다. 그 결과, 칼럼 선택 라인 CSLO와 CSLE는 CPD(348)에 의해 제공된 프리디코딩된 어드레스와 카운터 CTRO 및 CTRE의 출력에 따라 홀수 및 짝수 도메인(314, 316)에서 각각 활성화된다.
판독 동작에서, CSLO와 CSLE의 활성화로, 네 개의 데이터 비트는 블록(340a) 내의 활성화된 워드 라인에 연결된 저장 셀로부터 홀수 칼럼 도메인(314)의 상부 1 Mb 세그먼트 내의 네 개의 비트 라인 쌍으로 전송된다. 전송된 데이터는 이어서 마스터 비트라인 쌍 MDQO 4-7로 전달된다. 마찬가지로, 네 개의 데이터 비트는 블록(340a) 내의 활성화된 워드 라인에 연결된 저장 셀로부터 짝수 칼럼 도메인(316)의 상부 1 Mb 세그먼트 내의 네 개의 비트 라인 쌍으로 전송되며, 데이터 비트는 이어서 마스터 비트 라인 쌍 MDQE 4-7로 전달된다. 더욱이, 네 개의 데이터 비트는 블록(340b) 내의 활성화된 워드 라인에 연결된 저장 셀로부터 홀수 칼럼 도메인 MDQO 0-3 내의 하부 1 Mb 세그먼트의 네 개의 비트 라인 쌍으로 전송되며, 데이터 비트는 이어서 마스터 비트 라인 쌍 MDQO 0-3으로 전달된다. 마찬가지로, 네 개의 데이터 비트는 블록(340b) 내의 활성화된 워드 라인에 연결된 저장 셀로부터 짝수 칼럼 도메인 MDQE 0-3 내의 하부 1 Mb 세그먼트의 네 개의 비트 라인 쌍으로 전송되며, 데이터 비트는 이어서 마스터 비트 라인 쌍 MDQE 0-3으로 전송된다. 라인 MDQE 0-7 상의 데이터 비트는 감지되어 짝수 도메인 판독 기록 구동 버스 RWDE 0-7을 통해 DIO(490)(도 4)로 전달되고, 라인 MDQO 0-7 상의 데이터 비트는 감지되어 홀수 도메인 판독 기록 구동 버스 RWDO 0-7을 통해 DIO(490)(도 4)로 전송된다.
이와 같이, 본 발명의 회로 및 방법은 하나의 유닛(310) 내에서의 칼럼 어드레스 증가 파이프라이닝을 제공함을 알 수 있다.
III. 싱글 엔디드(single ended) 판독 기록 구동 변환
도 10은 제 2 센스 증폭기 유닛(SSA)(550)에 대한 설계를 나타내는 블록 및 배치도이다. 이하에 설명되는 제 2 센스 증폭기 유닛(SSA)(650)은 SSA(550) 보다 더 개선된 것이다. 그러나, 출원인은 SSA 유닛(550)을 종래 기술로 인정하지는 않는다. SSA(550)은 두 개의 전류 미러 센스 증폭기(CMP)(500, 501)와 프리차지/등화 회로(510)(일정 전압원 VARRAY와 시변(time-varying) 프리차지 신호 DQRST'에 연결된 세 개의 PFET를 포함하도록 예시적으로 도시됨)를 포함하고 있다. 또한, SSA(550)은 RWD 스위치(520, 521)(NFET로서 예시적으로 도시됨)와, RWD 프리차지 소자(530, 531)(PFET로서 예시적으로 도시됨)와, 지지 소자(540-546)를 포함하고 있다.
모든 칼럼 선택 라인 CSL이 LOW(로우 전압 레벨)일 때, 신호 DQRST는 HIGH(하이 전압 레벨), 인버터(546)로부터 출력된 그 반전 신호 DQRST'는 LOW가 되어, PFET(544, 545)를 ON(온 상태) 시킨다. 그 결과, PFET(544, 545)의 소스 단에 연결된 신호 라인 GL 과 GL'은 HIGH를 유지한다. NFET(540, 541)은 ON, PFET(542, 543)은 OFF, NFET(520, 521)은 OFF가 되기 때문에 노드 GD와 GD'은 이어서 모두 LOW가 된다. 그에 따라 판독 기록 구동 신호 쌍 RWD와 RWD'은 PFET(530, 531)에 의해 전압 레벨 VDD로 프리차지된다.
CSL이 HIGH로 높아지면, 상술한 바와 같이 대응하는 비트 라인 쌍 BL과 BL'은 MDQ 라인 쌍과 전기적으로 연결되도록 스위칭한다. 이러한 간격 동안에, DQRST는 하이 상태를 유지하여 MDQ 라인 쌍을 프리차지시킨다. DQRST의 레벨이 떨어지면, CMP 쌍(500, 501)은 인에이블되어 MDQ 라인 쌍 상의 신호값에 대응하는 센싱 결과를 전개한다. 그때, 신호 GL과 GL'은 CMP(500, 501)에 의해 전개된 센싱결과를 따르며, 이어서 그 신호들을 신호 GD와 GD'이 따른다.
여기서, SSA(550)의 동작은 예를 이용하여 잘 설명될 수 있다. 비트 라인으로부터 감지된 데이터 값이 '0'일 때, 신호 라인 MDQ' 보다 신호 라인 MDQ에 존재하는 더 낮은 전압 레벨에 의해 나타내어진 바와 같이, CMP(501, 500)의 동작에 의해, GL'이 HIGH를 유지하는 반면 GL은 레벨이 LOW로 떨어진다. LOW로 변환되는 신호 GL은 PFET(542)를 턴-온시켜, 신호 출력 RWD가 LOW가 되도록 한다. 대조적으로, NFET(521)가 OFF상태에 있기 때문에 신호 RWD'은 HIGH를 유지한다. 신호 DQRST가 다시 HIGH로 높아지면, 신호 GL과 GL', GD와 GD', RWD와 RWD'은 각각 HIGH, LOW, HIGH 레벨로 다시 프리차지된다.
그러나, 이러한 시스템은 다음과 같은 단점을 가지고 있다.
1. RWD와 RWD'는 모두 큰 캐패시터 부하(560, 561)를 각각 구동한다. 캐패시턴스는 일반적으로 5 pF 단위이다. 여기서 참조한 와타나베 논문에 사용된 x32 구조, 2.5V의 전형적인 동작 전압 스윙, 200 MHz의 비트 액세스 속도를 갖는 DRAM에 대해서는, 이러한 부하를 구동하는데 요구되는 안정 상태의 전류가 80 mA이다.
2. 데이터 간격 사이에 신호 RWD와 RWD'의 레벨을 재저장하는 프리차지 간격이 필요하므로 동기식 DRAM에서 보다 빠른 머신 사이클을 실행하는 것이 보다 어렵고 DIO 회로의 설계가 복잡해진다.
보다 개선된 SSA 회로(650)는 도 11에 도시되어 있다. 도 10에 도시된 SSA 회로(550)와 마찬가지로, SSA 회로(650)는 두 개의 CMP(600, 601), 세 개의 PFET(610)을 포함하는 프리차지/등화 회로, 지지 소자(640 내지 646)를 포함하고 있으므로, 기본적으로 SSA 회로(550)에 도시된 것과 같거나 동일하다. 그러나, SSA(650)는 싱글 엔디드 RWD 동작을 제공하기 위해 SSA(550)(도 10) 내의 RWD, RWD' 신호를 구동하는데 사용된 NFET(520, 521) 대신에 NFET(620)과 PFET(630)을 포함하는 결합형 CMOS 드라이버를 사용한다. SSA(650)는 SSA(550)에서 신호 RWD, RWD'을 프리차지하는데 사용된 PFET(530, 531)을 사용하지 않는다.
SSA(650)의 동작은 도 11을 참조하여 설명될 것이다. CSL이 인에이블되지 않을 때, DQRST는 MDQ 쌍을 프리차지시키고 CMP(600, 601)를 디스에이블된 상태로 유지시키는 HIGH 레벨로 남아 있다. CSL이 활성화되면, DQRST는 레벨이 떨어져서 프리차지 동작을 종료하고 CMP(600, 601)는 동시에 인에이블된다. 그 결과, 신호 GL과 GL'는 CMP(600, 601)의 센싱 결과를 따르며, 이어서 그 결과를 다시 신호 GD, GD' 그리고 GD'가 따른다.
여기서, SSA(650)의 동작은 예를 통해 잘 설명될 수 있다. 비트 라인 상의 센싱된 데이터의 값이 '0'일 때, 신호 라인 MDQ' 보다 신호 라인 MDQ에 존재하는 더 낮은 전압 레벨에 의해 나타내어진 바와 같이, CMP(600, 601)의 동작에 의해, GL'이 HIGH를 유지하는 반면 GL은 레벨이 LOW로 떨어진다. LOW로 변환되는 신호 GL은 PFET(642)를 턴-온시키고, 다음으로 신호 GD'을 HIGH로 변환시키고, 반면에 신호 GD와 GD'은 각각 LOW와 HIGH를 유지한다. 그 결과, NFET(620)은 턴-온되어, 출력 RWD를 LOW 레벨로 구동하고 그 데이터를 소자(652)에 래치시킨다. 신호 DQRST는 곧 다시 HIGH로 높아지나, 데이터는 RWD에 래치되어 DQRST의 레벨이 다시 떨어질 때까지 변화할 수 없다. DQRST가 다시 HIGH 레벨로 스위칭하는 것은 신호 GL, GL', 그리고 GD, GD' 및 GD'이 다시 HIGH와 LOW 레벨로 각각 프리차지되도록 만든다.
SSA 회로(550)(도 10)에 비해 본 발명의 SSA 회로(650)가 다음과 같은 이점을 포함하고 있다는 것은 이해될 것이다.
1. 싱글 엔디드 RWD 신호는 전형적으로 5 pF의 큰 캐패시터 부하(660)를 구동하지만, 그 전압 레벨은 주어진 사이클에서 데이터가 바로 직전의 사이클에서의 상태로부터 변화할 때에만 스윙한다. SSA 회로(550)에서, 적어도 하나의 신호 RWD 또는 RWD'는 매 사이클에서 프리차지되어야 했었다. 그리고, 해당 사이클에 대한 데이터 비트를 나타내기 위해 신호 RWD와 RWD' 중의 적어도 하나는 전압 레벨이 스윙되어야만 했었다. 즉, 현재 사이클에서 '0'이 신호 RWD'에서 나타나는 동안에 '1'이 신호 RWD에 나타난다. SSA 회로(650)가 프리차지 간격을 완전히 제거하기 때문에, RWD 라인 상의 모든 전압 스윙 중의 적어도 반은 제거된다.
더욱이, 랜덤화된 데이터가 메모리에 저장되고 메모리로부터 판독된다고 가정하면, 주어진 사이클에서 데이터가 변할 확률은 1/2이다. SSA 회로(550)(도 10)에서는, 데이터 스트림에서의 '0'이나 '1'의 존재를 나타낼 수 있도록 RWD와 RWD' 신호 중의 적어도 하나에서 전압 스윙이 요구되었다. 동일한 싱글 엔디드 RWD 라인에 '0'과 '1'을 모두 전송하는 본 발명의 SSA 회로(650)(도 11)는 데이터 스트림에서의 다음 비트가 바로 전의 것과 동일하면 한 사이클로부터 다음 사이클로의 전압 스윙을 요구하지 않는다. 그러므로, RWD 신호에 대한 전압 스윙의 횟수는 SSA 회로(550)의 동작에 비해 반까지 다시 줄어든다. 함께 고려하면, SSA 회로(550)에 대해 설명된 바와 같은 동일한 조건하에서 SSA 회로(650)의 동작은 전류를 80 mA에서 20 mA로 75%까지 감소시킨다. 전송되는 데이터 비트의 레벨이 매 사이클에 한 번씩 변화하는 나쁜 조건을 가정한다 하더라도, 요구되는 전류의 양은 20 내지 40 mA 정도까지만 증가한다.
2. 신호 RWD 에서의 프리차지 간격의 제거는 DIO 회로 설계의 복잡도를 증가시키지 않고도 동기식 DRAM에서 실행되는 머신 사이클의 속도를 더욱 증가시킨다. 도 11에 도시된 SSA 회로(650)를 사용하면, 데이터는 적어도 400 MHz의 DIO 입력 클럭 주파수로 RWD로부터 DIO로 전송될 수 있다.
3. 또한, 본 발명은 DRAM에 사용되는 RWD 신호 라인의 개수를 반으로 줄일 수 있다.
본 발명은 바람직한 실시예를 참조하여 도시되고 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명의 정신 및 범주를 벗어나지 않은 범위 내에서 형태 및 세부사항에 있어 여러 가지 변형을 가할 수 있음을 이해할 것이다.
본 발명은 기존의 제 2 센스 증폭기 설계에 비해 보다 작은 전류로 제 2 센스 증폭기로부터 데이터 입력/출력 회로로 데이터를 전송하는 제 2 센스 증폭기와 신호 정렬을 실현할 수 있으며, 두 개의 판독 기록 구동 신호 대신에 하나의 판독 기록 구동 신호로 데이터를 출력하는 제 2 센스 증폭기를 구현할 수 있다. 또한, 본 발명은 판독 기록 구동 신호의 전압 레벨이 변환되는 비율을 감소시킨 신호 전송의 회로 및 방법을 달성하며, 신호라인이 각 데이터 비트 사이에 프리차지될 것을 요구하지 않고, 순차적으로 판독 기록 구동 신호로 데이터 비트를 전송하는 신호 전송의 회로 및 방법을 얻게 된다.

Claims (4)

  1. 복수의 칼럼 도메인과 적어도 하나의 로우 도메인으로서 어드레싱되는 물리적으로 인접한 저장 유닛과,
    로우 어드레스에 응답하여 상기 로우 도메인의 전역에서 선택된 워드 라인을 활성화시키는 로우 선택 유닛과,
    칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 1 선택된 비트 라인 쌍을 활성화시키는 제 1 칼럼 선택 유닛과,
    상기 칼럼 어드레스를 증가시키는 수단과,
    상기 증가된 칼럼 어드레스에 응답하여 제 2 칼럼 도메인 내의 제 2 선택된 비트 라인 쌍을 활성화시키는 제 2 칼럼 선택 유닛을 포함하며,
    상기 칼럼 선택 유닛들은 상기 활성화된 워드 라인에 연결된 저장 위치를 액세스하도록 상기 제 1 및 제 2 선택된 비트 라인 쌍들을 활성화시킴으로써 상기 인접하는 저장 유닛의 저장 위치를 액세스하는 집적 회로 메모리(integrated circuit memory).
  2. 복수의 칼럼 도메인과 적어도 하나의 로우 도메인으로서 어드레싱되는 물리적으로 인접한 저장 유닛과,
    로우 어드레스에 응답하여 상기 로우 도메인 내의 선택된 워드 라인을 활성화시키는 로우 선택 유닛과,
    제 1 칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 1 선택된 비트 라인 쌍을 활성화시키는 제 1 칼럼 선택 유닛과,
    상기 제 1 칼럼 어드레스를 증가시키는 수단과,
    상기 증가된 제 1 칼럼 어드레스에 응답하여 제 2 칼럼 도메인 내의 제 2 선택된 비트 라인 쌍을 활성화시키는 제 2 칼럼 선택 유닛과,
    제 3 칼럼 어드레스에 응답하여 제 3 칼럼 도메인 내의 제 3 선택된 비트 라인 쌍을 활성화시키는 제 3 칼럼 선택 유닛과,
    상기 제 3 칼럼 어드레스를 증가시키는 수단과,
    상기 증가된 제 3 칼럼 어드레스에 응답하여 제 4 칼럼 도메인 내의 제 4 선택된 비트 라인 쌍을 활성화시키는 제 4 칼럼 선택 유닛을 포함하며,
    상기 칼럼 선택 유닛들은, 상기 활성화된 워드 라인에 연결된 저장 위치를 액세스하도록 상기 제 1 및 제 2 비트 라인 쌍들을 활성화시키고, 상기 활성화된 워드 라인에 연결된 저장 위치를 액세스하도록 상기 제 3 및 제 4 비트 라인 쌍들을 활성화시킴으로써 상기 인접한 저장 유닛의 저장 위치를 액세스하는 집적 회로 메모리.
  3. 복수의 칼럼 도메인과 적어도 하나의 로우 도메인으로서 어드레싱되는 물리적으로 인접한 저장 유닛 내의 저장 위치를 액세스하는 방법에 있어서,
    로우 어드레스에 응답하여 상기 로우 도메인을 통해 선택된 워드 라인을 활성화시키는 단계와,
    칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 1 선택된 비트 라인 쌍을 활성화시키는 단계와,
    상기 칼럼 어드레스를 증가시키는 단계와,
    상기 증가된 칼럼 어드레스에 응답하여 제 2 칼럼 도메인 내의 제 2 선택된 비트 라인 쌍을 활성화시키는 단계와,
    상기 활성화된 워드 라인에 연결된 저장 위치와 상기 제 1 및 제 2 선택된 비트 라인 쌍을 액세스하는 단계를 포함하는 저장 위치 액세스 방법.
  4. 복수의 칼럼 도메인과 적어도 하나의 로우 도메인으로서 어드레싱되는 물리적으로 인접한 저장 유닛 내의 저장 위치를 액세스하는 방법에 있어서,
    로우 어드레스에 응답하여 상기 로우 도메인 내의 선택된 워드 라인을 활성화시키는 단계와,
    제 1 칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 1 선택된 비트 라인 쌍을 활성화시키는 단계와,
    상기 제 1 칼럼 어드레스를 증가시키는 단계와,
    상기 증가된 제 1 칼럼 어드레스에 응답하여 제 2 칼럼 도메인 내의 제 2 선택된 비트 라인 쌍을 활성화시키는 단계와,
    제 3 칼럼 어드레스에 응답하여 제 1 칼럼 도메인 내의 제 3 선택된 비트 라인 쌍을 활성화시키는 단계와,
    상기 제 3 칼럼 어드레스를 증가시키는 단계와,
    상기 증가된 제 3 칼럼 어드레스에 응답하여 제 4 칼럼 도메인 내의 제 4 선택된 비트 라인 쌍을 활성화시키는 단계와,
    상기 활성화된 워드 라인에 연결된 저장 위치와 상기 제 1, 제 2, 제 3 및 제 4 선택된 비트 라인 쌍을 액세스하는 단계를 포함하는 저장 위치 액세스 방법.
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