CN108073211B - 一种保持电压的产生电路及电子设备 - Google Patents

一种保持电压的产生电路及电子设备 Download PDF

Info

Publication number
CN108073211B
CN108073211B CN201610994781.XA CN201610994781A CN108073211B CN 108073211 B CN108073211 B CN 108073211B CN 201610994781 A CN201610994781 A CN 201610994781A CN 108073211 B CN108073211 B CN 108073211B
Authority
CN
China
Prior art keywords
holding voltage
module
voltage
nmos transistor
holding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610994781.XA
Other languages
English (en)
Other versions
CN108073211A (zh
Inventor
司徒道明
吴蕾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610994781.XA priority Critical patent/CN108073211B/zh
Priority to EP17200717.1A priority patent/EP3321762A1/en
Priority to US15/809,387 priority patent/US10283192B2/en
Publication of CN108073211A publication Critical patent/CN108073211A/zh
Application granted granted Critical
Publication of CN108073211B publication Critical patent/CN108073211B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J4/00—Circuit arrangements for mains or distribution networks not specified as ac or dc

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)
  • Electromechanical Clocks (AREA)

Abstract

一种保持电压的产生电路及电子设备，产生电路包括：驱动模块，用于产生驱动电流；第一保持电压生成模块，用于产生第一保持电压，所述第一保持电压等于耗电模块中的NMOS管的阈值电压；第二保持电压生成模块，用于产生第二保持电压，所述第二保持电压等于所述耗电模块中的PMOS管的阈值电压；保持电压选择模块，接收所述驱动电流并与所述第一保持电压生成模块以及所述第二保持电压生成模块耦接，所述保持电压选择模块用于从所述第一保持电压与所述第二保持电压中选择电压值较高的一个，以作为所述保持电压，所述保持电压用于向所述耗电模块供电。通过本发明的技术方案，能够有效降低电子设备运行时的动态功耗，进一步缩小电子设备的尺寸。

Description

一种保持电压的产生电路及电子设备
技术领域
本发明涉及集成电路领域，具体地涉及一种保持电压的产生电路及电子设备。
背景技术
随着智能可穿戴设备技术的蓬勃发展，越来越多的可穿戴设备开始渗透到人们日常生活的方方面面，例如，智能手表、健康腕带等。而对于可穿戴设备的发展而言，尺寸和功耗是衡量一款可穿戴设备能否获得用户青睐的两个关键因素，而对于存在激烈竞争的市场环境而言，一款可穿戴设备能否获得用户青睐又是这款产品能否在市场立足的重中之重，因而，商家们不约而同地将尺寸和功耗作为开发一款可穿戴设备的重点考虑因素。
正是考虑到尺寸与功耗的问题，作为可穿戴设备上重要的存储器件，静态随机存取存储器(SRAM)也需要满足高性能低功耗小尺寸的设计要求。而时下最热门的一种降低SRAM功耗的方法，就是通过保持(retention)模式来降低SRAM的供电电压，使得在该供电电压下SRAM中存储单元仅能够保存数据，这个供电电压被称为数据保持电压(DataRetention Voltage，简称DRV)。
现有低功耗SRAM设计中，保持模式主要是通过双电源电压结构来实现的。当电路处于工作状态时，电源电压维持不变，SRAM正常工作，不会引起性能损失；当电路处于空闲状态时，通过降低电源电压可以有效降低亚阈值漏电流、栅漏电流以及结漏电流，但是，这种结构在使用时容易导致噪声容限的降低，从而影响SRAM存储数据的稳定性。另一方面，降低的电源电压需要额外的外围电路来供应，导致芯片面积无法进一步缩小；而且，当电压在两种状态间切换时会引起额外的时间和动态功耗。
在现阶段，大多数情况下，需要在SRAM外围外接双电源电压结构来产生保持电压，以降低芯片的功耗。但是，这样的电路设计一方面无法有效缩小芯片面积，另一方面，外接的双电源电压结构在进行电压切换时，容易引起额外的时间和动态功耗，无法更加有效的实现SRAM的低功耗运行状态。
发明内容
本发明解决的技术问题是现有电子设备中的SRAM在外接双电源电压结构来产生保持电压时，容易引起额外的时间和动态功耗，无法在有效缩小芯片面积的同时实现SRAM的低功耗运行状态的问题。
为解决上述技术问题，本发明实施例提供一种保持电压的产生电路，包括：驱动模块，用于产生驱动电流；第一保持电压生成模块，用于产生第一保持电压，所述第一保持电压等于耗电模块中的NMOS管的阈值电压；第二保持电压生成模块，用于产生第二保持电压，所述第二保持电压等于所述耗电模块中的PMOS管的阈值电压；保持电压选择模块，接收所述驱动电流并与所述第一保持电压生成模块以及所述第二保持电压生成模块耦接，所述保持电压选择模块用于从所述第一保持电压与所述第二保持电压中选择电压值较高的一个，以作为所述保持电压，所述保持电压用于向所述耗电模块供电。
可选的，所述第一保持电压生成模块包括：第一NMOS管，所述第一NMOS管的漏极与栅极相连并与所述保持电压选择模块耦接，所述第一NMOS管的源极接地。
可选的，所述第一NMOS管与所述耗电模块中的NMOS管的结构相同。
可选的，所述第二保持电压生成模块包括：第一PMOS管，所述第一PMOS管的漏极与栅极相连并接地，所述第一PMOS管的源极与所述保持电压选择模块耦接。
可选的，所述第一PMOS管与所述耗电模块中的PMOS管的结构相同。
可选的，所述保持电压选择模块包括：第二NMOS管，所述第二NMOS管的源极与所述第一保持电压生成模块耦接，所述第二NMOS管的栅极和漏极相连并接收所述驱动电流；第三NMOS管，所述第三NMOS管的源极与所述第二保持电压生成模块耦接，所述第三NMOS管的栅极和漏极相连并接收所述驱动电流；第四NMOS管以及第五NMOS管，所述第四NMOS管的源极与所述第五NMOS管的源极耦接以输出所述保持电压，所述第四NMOS管的栅极与所述第二NMOS管的漏极连接，所述第五NMOS管的栅极与所述第三NMOS管的漏极连接，所述第四NMOS管的漏极以及所述第五NMOS管的漏极耦接电源。
可选的，所述第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管具有相同的阈值电压。
可选的，所述驱动模块包括：第二PMOS管，所述第二PMOS管的栅极与源极相连并与电源耦接，所述第二PMOS管的漏极与所述保持电压选择模块耦接；第三PMOS管，所述第三PMOS管的栅极与源极相连并与所述电源耦接，所述第三PMOS管的漏极与所述保持电压选择模块耦接。
可选的，所述耗电模块为SRAM。
本发明实施例还提供一种电子设备，包括本发明实施例提供的所述保持电压的产生电路以及与其耦接的耗电模块。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
基于第一保持电压生成模块产生与耗电模块中的NMOS管的阈值电压相等的第一保持电压，基于第二保持电压生成模块产生与所述耗电模块中的PMOS管的阈值电压相等的第二保持电压，由保持电压选择模块将所述第一保持电压与所述第二保持电压中的电压值较高的一个作为保持电压向耗电模块供电，确保了所述耗电模块能够正常工作。较之现有的基于双电源电压结构来产生保持电压的技术方案，本发明实施例的电路结构更为简单，减少了电源电压转换所需的额外的外围电路，进一步缩小电子设备的尺寸。进一步地，通过对保持电压的自主选择，避免了电压在两种状态间转换引起的额外的时间和动态功耗。同时，由于产生的保持电压可以近似于耗电模块中MOS管的阈值电压的最大值，能够在确保耗电模块正常工作的基础上，使得保持电压尽量小，有效降低了电子设备运行时的动态功耗。
进一步，驱动模块包括两个PMOS管，所述PMOS管采用栅极与源极相连并与电源耦接的形式产生驱动电流，由于所述驱动电流可以近似于所述PMOS管的漏电流，确保了所述电子设备能够借助便携式电池提供的微弱电力正常运行，满足电子设备精简小巧、待机持久以及低功耗的设计要求。
附图说明
图1是本发明的第一实施例的一种保持电压的产生电路的结构示意图；
图2是本发明的第二实施例的一种保持电压的产生电路的结构示意图；以及
图3是采用本发明实施例的电子设备的运行仿真示意图。
具体实施方式
本领域技术人员理解，现有的电子设备，尤其是可穿戴电子设备，仍局限于在存储器件(例如，SRAM)外围外接双电源电压结构来产生保持电压，从而在降低电子设备功耗的同时实现存储数据的功能。但是，这样的电路设计一方面无法有效缩小芯片面积，另一方面，外接的双电源电压结构在进行电压切换时，容易引起额外的时间和动态功耗，无法更加有效的实现SRAM的低功耗运行状态。
为了解决上述技术问题，本发明所述技术方案基于第一保持电压生成模块产生与耗电模块中的NMOS管的阈值电压相等的第一保持电压，基于第二保持电压生成模块产生与所述耗电模块中的PMOS管的阈值电压相等的第二保持电压，由保持电压选择模块将所述第一保持电压与所述第二保持电压中的电压值较高的一个作为保持电压向耗电模块供电，确保了所述耗电模块能够正常工作。
在本发明的一个优选实施例中，驱动模块根据PMOS管的漏电流产生驱动电流，从而驱动所述保持电压选择模块能够从所述第一保持电压与所述第二保持电压中选择电压值较高的一个作为保持电压向所述耗电模块供电，由于所述第一保持电压与所述耗电模块中的NMOS管的阈值电压相等，所述第二保持电压与所述耗电模块中的PMOS管的阈值电压相等，当所述保持电压为所述第一保持电压与所述第二保持电压中的电压值较高的一个时，优选地确保了所述耗电模块中的PMOS管与NMOS管均能被导通。进一步地，当所述耗电模块为SRAM时，基于本优选实施例的技术方案，产生的保持电压可以有效确保所述SRAM中的反相器正常翻转，从而在确保SRAM存储数据的基础上，使得保持电压尽量小，有效降低了电子设备运行时的动态功耗。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本领域技术人员理解，本发明实施例所述“相同”或“等于”等表述，可以不限于数值意义上的严格相等，还可以包括在可接受的误差范围内的相等。
图1是本发明的第一实施例的一种保持电压的产生电路的结构示意图。其中，所述保持电压可以是当耗电模块处于保持(retention)模式时的供电电压，所述保持电压可以小于所述耗电模块正常工作所需的供电电压；当所述耗电模块为SRAM时，所述保持模式可以通过降低所述耗电模块的供电电压，使得在所述保持电压下，所述SRAM仅能够保存数据。
具体地，在本实施例中，所述保持电压的产生电路包括驱动模块11，用于产生驱动电流；第一保持电压生成模块12，用于产生第一保持电压，所述第一保持电压等于耗电模块15中的NMOS管的阈值电压；第二保持电压生成模块13，用于产生第二保持电压，所述第二保持电压等于所述耗电模块15中的PMOS管的阈值电压；以及保持电压选择模块14，接收所述驱动电流并与所述第一保持电压生成模块以及所述第二保持电压生成模块耦接，所述保持电压选择模块用于从所述第一保持电压与所述第二保持电压中选择电压值较高的一个，以作为所述保持电压，所述保持电压用于向所述耗电模块15供电。
优选地，所述耗电模块15为SRAM，所述SRAM通过PMOS管和NMOS管构建的反相器来实现数据存储功能。本领域技术人员应当理解，所述SRAM的具体结构属于现有技术，在此不予赘述。当然，耗电模块15并不限于SRAM，其也可以是PMOS管和NMOS管构建的支持保持模式的其他电路模块。
在一个优选地应用场景中，在所述驱动模块11产生的驱动电流的驱动下，所述第一保持电压生成模块12产生所述第一保持电压，所述第二保持电压生成模块13产生所述第二保持电压。所述保持电压选择模块14比较所述第一保持电压与所述第二保持电压的电压值，并将所述第一保持电压与所述第二保持电压中电压值较高的一个作为所述保持电压。本领域技术人员应当理解，本发明实施例所述产生电路在设计时优选地确保所述第一保持电压与所述SRAM中的NMOS管的阈值电压相等，而所述第二保持电压与所述SRAM中的PMOS管的阈值电压相等，本发明实施例确定的所述保持电压为所述第一保持电压与所述第二保持电压中电压值较高的一个，可以确保所述SRAM中的PMOS管与NMOS管均处于正常工作状态，从而使得所述SRAM能够正常工作，例如使得SRAM中的反相器能够正常翻转，维持所述SRAM的数据存储功能。
由上，采用第一实施例的方案，通过所述保持电压选择模块14实现所述保持电压的自主选择产生，较之现有的基于双电源电压结构获得所述保持电压的技术方案，使得所述耗电模块15能够基于单电源电压获得执行所述保持模式所需的保持电压，无需外加实现电源电压切换的辅助电路，简化了电路结构，有利于缩小芯片面积。
图2是本发明的第二实施例的一种保持电压的产生电路的结构示意图。具体地，在本实施例中，所述驱动模块11包括第二PMOS管M0，所述第二PMOS管M0的栅极与源极相连并与电源耦接，所述第二PMOS管M0的漏极与所述保持电压选择模块14耦接；以及第三PMOS管M1，所述第三PMOS管M1的栅极与源极相连并与所述电源耦接，所述第三PMOS管M1的漏极与所述保持电压选择模块14耦接。在一个优选例中，所述第二PMOS管M0以及所述第三PMOS管M1的栅极均与所述电源耦接，使得所述第二PMOS管M0以及所述第三PMOS管M1一直处于关断状态，从而持续产生漏电流以作为本发明实施例所述产生电路的驱动电流。
优选地，所述第一保持电压生成模块12包括第一NMOS管NM0，所述第一NMOS管NM0的漏极与栅极相连并与所述保持电压选择模块14耦接，所述第一NMOS管NM0的源极接地。进一步地，所述第一NMOS管NM0与所述耗电模块15中的NMOS管的结构相同。在一个优选例中，所述结构相同包括所述第一NMOS管NM0与所述耗电模块15中的NMOS管的微观结构相同，还包括所述第一NMOS管NM0与所述耗电模块15中的NMOS管的尺寸与参数等相同。优选地，可以根据所述耗电模块15中的NMOS管的型号确定所述第一NMOS管NM0的型号，以确保所述第一NMOS管NM0与所述耗电模块15中的NMOS管的结构相同。
优选地，所述第二保持电压生成模块13包括第一PMOS管PM0，所述第一PMOS管PM0的漏极与栅极相连并接地，所述第一PMOS管PM0的源极与所述保持电压选择模块14耦接。进一步地，所述第一PMOS管PM0与所述耗电模块中的PMOS管的结构相同。在一个优选例中，所述结构相同包括所述第一PMOS管PM0与所述耗电模块15中的PMOS管的微观结构相同，还包括所述第一PMOS管PM0与所述耗电模块15中的PMOS管的尺寸与参数等相同。优选地，可以根据所述耗电模块15中的PMOS管的型号确定所述第一PMOS管PM0的型号，以确保所述第一PMOS管PM0与所述耗电模块15中的PMOS管的结构相同。
优选地，所述保持电压选择模块14包括第二NMOS管M2，所述第二NMOS管M2的源极与所述第一保持电压生成模块12耦接，所述第二NMOS管M2的栅极和漏极相连并接收所述驱动电流；以及第三NMOS管M3，所述第三NMOS管M3的源极与所述第二保持电压生成模块13耦接，所述第三NMOS管M3的栅极和漏极相连并接收所述驱动电流；第四NMOS管M6以及第五NMOS管M5，所述第四NMOS管M6的源极与所述第五NMOS管M5的源极耦接以输出所述保持电压，所述第四NMOS管M6的栅极与所述第二NMOS管M2的漏极连接，所述第五NMOS管M5的栅极与所述第三NMOS管M3的漏极连接，所述第四NMOS管M6的漏极以及所述第五NMOS管M5的漏极耦接电源。
优选地，所述第二NMOS管M2、第三NMOS管M3、第四NMOS管M6和第五NMOS管M5具有相同的阈值电压。优选地，所述第一NMOS管NM0的栅极和漏极相连并与所述第二NMOS管M2的源极耦接。优选地，所述第一PMOS管PM0的源极与所述第三NMOS管M3的源极耦接。
优选地，所述耗电模块15为SRAM。
在一个典型的应用场景中，所述第二NMOS管M2按图2所示的电路连接方式连接，则VGM2＝VDM2＝VTN+VthM2，其中，VGM2为第二NMOS管M2的栅极电压，VDM2为第二NMOS管M2的漏极电压，VTN为所述第一NMOS管NM0产生的第一保持电压；VthM2为所述第二NMOS管M2的阈值电压。相似的，所述第三NMOS管M3按图2所示的电路连接方式连接，则VGM3＝VDM3＝VTP+VthM3，其中，VGM3为第三NMOS管M3的栅极电压，VDM3为第三NMOS管M3的漏极电压，VTP为所述第一PMOS管PM0产生的第二保持电压，VthM3为所述第三NMOS管M3的阈值电压。由于所述第四NMOS管M6的栅极与所述第二NMOS管M2的栅极耦接，所以VGM2＝VGM6，其中，VGM6所述为所述第四NMOS管M6的栅极电压。相似的，由于所述第五NMOS管M5的栅极与所述第三NMOS管M3的栅极耦接，所以VGM3＝VGM5，其中，VGM5所述为所述第五NMOS管M5的栅极电压。当所述第五NMOS管M5导通时，VSM5＝VGM3-VthM5＝VTP+VthM3-VthM5，其中，VSM5为所述第五NMOS管M5的源极电压，VthM5为所述第五NMOS管M5的阈值电压。当所述第四NMOS管M6导通时，VSM6＝VGM2-VthM6＝VTN+VthM2-VthM6，其中，VSM6为所述第四NMOS管M6的源极电压，VthM6为所述第四NMOS管M6的阈值电压。由于VthM2＝VthM3＝VthM5＝VthM6，因而当所述第五NMOS管M5导通时，VSM5＝VTP；当所述第四NMOS管M6导通时，VSM6＝VTN。优选地，所述保持电压选择模块14根据所述第五NMOS管M5以及所述第四NMOS管M6的导通情况，选择所述VSM5与所述VSM6中电压值较高的一个作为所述保持电压。
进一步地，所述驱动模块11也可以耦接于所述电源，以产生所述驱动电流。
进一步地，所述第二PMOS管M0以及所述第三PMOS管M1产生的所述漏电流的电流值优选地大于或等于所述第二NMOS管M2以及所述第三NMOS管M3的漏电流，以确保所述第一NMOS管NM0的漏极电压以及所述第一PMOS管PM0的源极电压不会被拉到很低，确保所述保持电压选择模块14能够较准确的获得所述第一保持电压生成模块12产生的所述第一保持电压，以及所述第二保持电压生成模块13产生的所述第二保持电压。
进一步地，所述第二NMOS管M2与所述第三NMOS管M3采用二极管连接，并且分别与所述第五NMOS管M5及所述第四NMOS管M6镜像连接。
在一个非限制性实施例中，所述第一保持电压的电压值可能与所述第二保持电压的电压值相等，则所述第五NMOS管M5与所述第四NMOS管M6同时导通，此时，所述保持电压选择模块14可以将所述第一保持电压或者所述第二保持电压中的任一个作为所述保持电压，以向所述耗电模块15供电。
在本实施例的一个变化例中，所述第二PMOS管M0以及所述第三PMOS管M1可以被微小电流取代，例如，通过所述电子设备中其他电路产生的微小电流来驱动本发明实施例所述产生电路。优选地，所述微小电流可以为10nA，本领域技术人员可以根据实际需要变化出更多实施例，这并不影响本发明的技术内容。本领域技术人员理解，在设计本发明实施例所述第一保持电压生成模块12时，可以优选地将所述第一NMOS管NM0选择为与所述耗电模块15中所采用的NMOS管相同的结构，以确保当所述第一NMOS管NM0在图2所示的电路连接状态下导通时，其漏极的电压能够等于所述第一NMOS管NM0的阈值电压，并且，由于结构相同，所述第一NMOS管NM0的阈值电压与所述耗电模块15中的NMOS管的阈值电压也是相等的。
相似的，当所述第一PMOS管PM0在图2所示的电路连接状态下导通时，其源极的电压能够等于所述第一PMOS管PM0的阈值电压，并且，由于结构相同，所述第一PMOS管PM0的阈值电压与所述耗电模块15中的PMOS管的阈值电压也是相等的。
进一步地，当所述保持电压选择电路14选择所述第一NMOS管NM0与所述第一PMOS管PM0产生的电压中电压值较高的一个作为所述保持电压时，由于所述保持电压至少等于所述耗电模块15中PMOS管或NMOS管中阈值电压较大的MOS管的阈值电压，因而确保了所述耗电模块15中的PMOS管以及NMOS管均能导通，从而使得所述耗电模块15能够正常工作。
由上，采用第二实施例的方案，所述保持电压选择模块14能够根据所述第五NMOS管M5与所述第四NMOS管M6的导通情况，实现所述保持电压的自主选择产生，在确保所述SRAM中的反相器能够正常翻转的基础上，使得所述保持电压尽可能的小，以降低所述产生电路的功耗。在上述图1所示实施例与本实施例的一个共同变化例中，还可以在所述产生电路中增加第六NMOS管M7(图中未示出)，所述第六NMOS管M7的栅极外接电源模块，所述第六NMOS管M7的源极与所述耗电模块耦接。优选地，所述电源模块用于为所述耗电模块提供正常工作电压，所述正常工作电压高于所述第一保持电压以及所述第二保持电压，例如，所述第一保持电压可能为0.5V，所述第二保持电压可能为0.3V，而所述正常工作电压则可能达到0.9V。本领域技术人员理解，在本变化例所述技术方案中，所述保持电压选择模块14将所述M5，所述M6以及所述第六NMOS管M7中电压值较高的一个作为所述保持电压，当存在所述正常工作电压时，由于此时所述正常工作电压远高于所述耗电模块15中各个MOS管的阈值电压，所述保持电压选择模块14优选地选择所述正常工作电压作为所述保持电压，以确保所述耗电模块15能够正常工作，但是，同样由于所述正常工作电压过大，极易导致所述产生电路的功耗过大，不利于所述产生电路高性能低功耗小尺寸设计要求。
因而，在一个典型的应用场景中，当所述电子设备与外接电源相连时(例如，所述电子设备接到插座上充电时)，可以通过所述第六NMOS管M7提供的正常工作电压以作为所述SRAM的保持电压；而当所述电子设备需要借助内置的便携式电池提供的微弱电力运行时，则关闭所述电源模块，使得所述保持电压选择模块14优选地选择所述M5以及所述M6中电压值较高的一个作为所述SRAM的保持电压，在确保所述SRAM中的反相器能够正常翻转以保存数据的基础上，使得所述保持电压尽可能的小，从而达到降低所述SRAM的功耗的目的。优选地，所述电源模块可以为电源开关管。
图3是采用本发明实施例的电子设备的运行仿真示意图。其中，所述电子设备包括上述图1至图2所示实施例所述的保持电压的产生电路以及与其耦接的耗电模块。结合图2和图3，当所述电子设备运行本发明实施例所述产生电路以及与所述产生电路耦接的耗电模块时，所述驱动模块11包括第二PMOS管M0，所述第二PMOS管M0产生的漏电流(IDM0)的绝对值为10.45nA，所述第一保持电压生成模块12根据所述漏电流IDM0的驱动作用产生416.496mV的所述第一保持电压(VTN)；所述驱动模块11还包括第三PMOS管M1，所述第三PMOS管M1产生的漏电流(IDM1)的绝对值为10.93nA，所述第二保持电压生成模块13根据所述漏电流IDM1的驱动作用产生306.674mV的所述第二保持电压(VTP)。
进一步地，所述保持电压选择模块14包括第二NMOS管M2、第三NMOS管M3、第四NMOS管M6和第五NMOS管M5。所述保持电压选择模块14在所述漏电流的驱动下，实测获得所述第四NMOS管M6的栅极电压(VGM6)为1.13842V，所述第五NMOS管M5的栅极电压(VGM5)为993.767mV，使得所述第四NMOS管M6导通而所述第五NMOS管M5关断，所述保持电压选择模块14最终实测获得的所述保持电压(Vretention)为439.653mV，由于所述第二NMOS管M2、第三NMOS管M3、第四NMOS管M6和第五NMOS管M5具有相同的阈值电压，结合所述产生电路在实际应用时的传输损耗等因素，可以理解为将所述第一保持电压(VTN)与所述第二保持电压(VTP)中电压值较高的一个即所述第一保持电压(VTN)作为所述保持电压。
进一步地，根据图3所示的运行仿真示意图，可以测得所述第一保持电压生成模块12包括的第一NMOS管NM0的漏极电流(IDNM0)为3.978nA，小于所述第二PMOS管M0产生的漏电流IDM0的绝对值；所述第二保持电压生成模块13包括的第一PMOS管PM0的源极电流(ISPM0)为10.91nA，小于所述第三PMOS管M1产生的漏电流IDM1的绝对值，从而满足所述第二PMOS管M0以及所述第三PMOS管M1的漏电流要比所述第二NMOS管M2以及所述第三NMOS管M3的漏电流大或者相当的设计要求，以确保所述第一保持电压VTN以及所述第二保持电压VTP的节点不会被拉到很低。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种保持电压的产生电路，其特征在于，包括：
驱动模块，用于产生驱动电流；
第一保持电压生成模块，用于产生第一保持电压，所述第一保持电压等于耗电模块中的NMOS管的阈值电压；
第二保持电压生成模块，用于产生第二保持电压，所述第二保持电压等于所述耗电模块中的PMOS管的阈值电压；
保持电压选择模块，接收所述驱动电流并与所述第一保持电压生成模块以及所述第二保持电压生成模块耦接，所述保持电压选择模块用于从所述第一保持电压与所述第二保持电压中选择电压值较高的一个，以作为所述保持电压，所述保持电压用于向所述耗电模块供电；
其中，所述保持电压选择模块包括：
第二NMOS管，所述第二NMOS管的源极与所述第一保持电压生成模块耦接，所述第二NMOS管的栅极和漏极相连并接收所述驱动电流；
第三NMOS管，所述第三NMOS管的源极与所述第二保持电压生成模块耦接，所述第三NMOS管的栅极和漏极相连并接收所述驱动电流；
第四NMOS管以及第五NMOS管，所述第四NMOS管的源极与所述第五NMOS管的源极耦接以输出所述保持电压，所述第四NMOS管的栅极与所述第二NMOS管的漏极连接，所述第五NMOS管的栅极与所述第三NMOS管的漏极连接，所述第四NMOS管的漏极以及所述第五NMOS管的漏极耦接电源。
2.根据权利要求1所述的产生电路，其特征在于，所述第一保持电压生成模块包括：
第一NMOS管，所述第一NMOS管的漏极与栅极相连并与所述保持电压选择模块耦接，所述第一NMOS管的源极接地。
3.根据权利要求2所述的产生电路，其特征在于，所述第一NMOS管与所述耗电模块中的NMOS管的结构相同。
4.根据权利要求1所述的产生电路，其特征在于，所述第二保持电压生成模块包括：
第一PMOS管，所述第一PMOS管的漏极与栅极相连并接地，所述第一PMOS管的源极与所述保持电压选择模块耦接。
5.根据权利要求4所述的产生电路，其特征在于，所述第一PMOS管与所述耗电模块中的PMOS管的结构相同。
6.根据权利要求1所述的产生电路，其特征在于，所述第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管具有相同的阈值电压。
7.根据权利要求1所述的产生电路，其特征在于，所述驱动模块包括：
第二PMOS管，所述第二PMOS管的栅极与源极相连并与电源耦接，所述第二PMOS管的漏极与所述保持电压选择模块耦接；
第三PMOS管，所述第三PMOS管的栅极与源极相连并与所述电源耦接，所述第三PMOS管的漏极与所述保持电压选择模块耦接。
8.根据权利要求1至7任一项所述的产生电路，其特征在于，所述耗电模块为SRAM。
9.一种电子设备，其特征在于，包括权利要求1至8任一项所述的保持电压的产生电路以及与其耦接的耗电模块。
CN201610994781.XA 2016-11-11 2016-11-11 一种保持电压的产生电路及电子设备 Active CN108073211B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610994781.XA CN108073211B (zh) 2016-11-11 2016-11-11 一种保持电压的产生电路及电子设备
EP17200717.1A EP3321762A1 (en) 2016-11-11 2017-11-09 Retention voltage generation circuit and electronic apparatus
US15/809,387 US10283192B2 (en) 2016-11-11 2017-11-10 Retention voltage generation circuit and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610994781.XA CN108073211B (zh) 2016-11-11 2016-11-11 一种保持电压的产生电路及电子设备

Publications (2)

Publication Number Publication Date
CN108073211A CN108073211A (zh) 2018-05-25
CN108073211B true CN108073211B (zh) 2020-07-10

Family

ID=60320668

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610994781.XA Active CN108073211B (zh) 2016-11-11 2016-11-11 一种保持电压的产生电路及电子设备

Country Status (3)

Country Link
US (1) US10283192B2 (zh)
EP (1) EP3321762A1 (zh)
CN (1) CN108073211B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130492A (zh) * 2010-07-31 2011-07-20 华为技术有限公司 电源选择装置和方法
CN102522109A (zh) * 2011-12-28 2012-06-27 苏州大学 电源管理电路
CN104917238A (zh) * 2015-06-10 2015-09-16 西安海导信息技术有限公司 控制设备供电的方法、装置及智能设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136074B1 (ko) * 1992-09-11 1998-06-01 세키자와 스토무 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치
US8018780B2 (en) * 2007-01-18 2011-09-13 Texas Instruments Incorporated Temperature dependent back-bias for a memory array
US8355293B2 (en) * 2010-12-01 2013-01-15 Arm Limited Retention voltage generation
CN104575586B (zh) * 2013-10-15 2019-02-22 恩智浦美国有限公司 基于错误信息的存储器设备保持模式
US10684671B2 (en) * 2016-05-27 2020-06-16 Qualcomm Incorporated Adaptively controlling drive strength of multiplexed power from supply power rails in a power multiplexing system to a powered circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130492A (zh) * 2010-07-31 2011-07-20 华为技术有限公司 电源选择装置和方法
CN102522109A (zh) * 2011-12-28 2012-06-27 苏州大学 电源管理电路
CN104917238A (zh) * 2015-06-10 2015-09-16 西安海导信息技术有限公司 控制设备供电的方法、装置及智能设备

Also Published As

Publication number Publication date
CN108073211A (zh) 2018-05-25
US10283192B2 (en) 2019-05-07
US20180137911A1 (en) 2018-05-17
EP3321762A1 (en) 2018-05-16

Similar Documents

Publication Publication Date Title
CN102483645B (zh) 用于存储器和逻辑的具有独立功率特性的功率岛
JP5117572B2 (ja) 携帯機器の電力管理装置
US11373700B2 (en) Semiconductor integrated circuit device with SOTE and MOS transistors
US8489906B2 (en) Data processor having multiple low power modes
US7961499B2 (en) Low leakage high performance static random access memory cell using dual-technology transistors
JP2005537768A (ja) 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置
KR100631953B1 (ko) 메모리 장치
JP2020129425A (ja) ランダム・アクセス・メモリ及び関連する回路、方法及びシステム
JP2004005571A (ja) メモリシステム及びメモリ装置
US8566620B2 (en) Data processing having multiple low power modes and method therefor
CN108073211B (zh) 一种保持电压的产生电路及电子设备
Kumar et al. Stability and performance analysis of low power 6T SRAM cell and memristor based SRAM cell using 45NM CMOS technology
JP2017532910A (ja) Ｉｏインターフェースレベル変換回路、ｉｏインターフェースレベル変換方法及び記憶媒体
US20160148657A1 (en) A non-volatile semiconductor memory device with temporary data retention cells and control method thereof
JP2015061333A (ja) 電池監視装置および電池監視システム
US7345524B2 (en) Integrated circuit with low power consumption and high operation speed
KR101053526B1 (ko) 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
CN110673712B (zh) 一种用于mcu芯片的电源管理电路及方法
Lee et al. Achieving ultralow standby power with an efficient SCCMOS bias generator
US20060061383A1 (en) On-chip power regulator for ultra low leakage current
CN107731257B (zh) 一种数据恢复电路及具备数据恢复功能的装置
Ho et al. A 0.1–0.3 V 40–123 fJ/bit/ch on-chip data link with ISI-suppressed bootstrapped repeaters
CN205229881U (zh) 一种手持式电子设备的开关机电路
CN112382326B (zh) 一种亚阈值双电源sram读辅助电路
CN219552884U (zh) 从芯片通讯端产生电源电压的电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant