KR20000077090A - 용장 어드레스 세팅 회로 및 이 회로를 포함하는 반도체메모리 장치 - Google Patents

Abstract

본 발명의 한 실시예에 따르면, 용장 어드레스 세팅 회로는 불량 어드레스 정보가 퓨즈 값으로부터 생성될 때 초기 세팅 동작 동안에 더 낮은 피크 과도 전류값을 생성할 수 있다. 프로그래밍 회로(40-0 내지 40-2n)는 불량 어드레스를 저장하는 퓨즈를 각각 포함할 수 있다. 프로그래밍 회로는 퓨즈 리셋 신호 FRST에 응답하여 활성화될 수 있는 제1 그룹(40-0 내지 40-n), 및 지연된 퓨즈 리셋 신호 FRST1에 응답하여 활성화될 수 있는 제2 그룹(40-n+1 내지 40-2n)으로 배열될 수 있다. 퓨즈 리셋 신호(FRST 및 FRST1)는 서로 다른 시간에 활성화되어, 프로그래밍 회로(40-0 내지 40-2n)에 의해 생성된 과도 전류를 2개 이상의 기간에 걸쳐 분배함으로써, 초기 세팅 동작 동안의 피크 과도 전류를 감소시킨다.

Description

용장 어드레스 세팅 회로 및 이 회로를 포함하는 반도체 메모리 장치{REDUNDANT ADDRESS SETTING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 일반적으로 반도체 메모리 장치의 용장 회로에 관한 것으로, 특히 반도체 메모리의 용장 어드레스 세팅 회로에 관한 것이다.

반도체 메모리 장치의 저장 용량은 현저한 속도로 계속 증가되고 있다. 이것은 DRAM(Dynamic Random Access Memory)과 같은 고밀도 메모리 장치에서 특히 그렇다. 저장 용량의 증가는 프로세싱 기술의 발달 및/또는 DRAM 내부의 여러 가지 특징부의 크기 감소를 포함하는 여러 요인들 때문이다. 감소된 특징부는 도선의 폭, 트랜지스터, 캐패시터 등과 같은 특정 부품의 크기 감소뿐만 아니라, 반복되는 구조물들 사이의 더 작은 간격(더 작은 "피치")을 포함한다.

상당한 수의 메모리 셀 및 매우 복잡한 대부분의 반도체 메모리 장치로 인해, 완전히 결함이 없는 장치를 일관되게 제조하는 것은 매우 어려워 질 수 있다. 결함을 갖는 모든 반도체 장치가 완전히 버려진다면, 이러한 장치의 제조 수율은 상당히 낮아질 것이다. 제조 수율을 증가시키기 위해, 대부분의 반도체 장치는 몇가지 종류의 용장 구성을 포함한다.

용장 회로는 전형적으로 하나의 회로 소자(예를 들어, 불량 메모리 셀)를 다른 소자(예를 들어, 용장 메모리 셀)로 대체한다. 동작 시에, 어드레스가 불량 메모리 셀에 대응하는 메모리 장치에 인가될 때, 용장 회로는 이러한 어드레스를 검출하여, 불량 메모리 셀이 억세스되지 않게 할 수 있다. 그 대신에, 용장 회로는 용장 메모리 셀로의 억세스를 제공할 수 있다. 용장 메모리 셀로의 억세스는 "정상" 메모리 셀로의 억세스와 구별 불가능하게 될 수 있다.

이러한 방식으로, 반도체 메모리 장치가 (예를 들어, 제어 불가능한 프로세스 변이로 인해) 불량 메모리 셀을 포함하더라도, 용장 회로를 사용하여 완전히 기능적으로 될 수 있다. 이것은 불량 메모리 셀을 갖는 반도체 장치가 패키지되어 실용적인 소자로서 제공될 수 있게 한다. 따라서, 전체적인 제조 수율이 증가될 수 있다.

상술된 바와 같이, 용장 회로는 외부에서 인가된 어드레스 값을 계속 모니터할 수 있다. 이러한 외부 어드레스 값은 억세스가 용장 메모리 셀로 전환되어야 할 때를 판단하기 위해 알려진 불량 어드레스(불량 메모리 셀에 대응하는 어드레스)와 비교될 수 있다. 불량 어드레스를 식별하는 정보는 전형적으로 프로그래밍 회로에 저장된다. 다수의 프로그래밍 회로는 불량 어드레스 정보를 저장하기 위해 가용성 링크(퓨즈)를 포함한다.

프로그래밍 회로의 한 예는 일본국 특허 출원 제8-96594호에 개시되어 있다. 일본국 특허 출원 제8-96594호의 프로그래밍 회로에 있어서, 2개의 퓨즈 소자는 인가된 외부 어드레스의 각 비트에 할당된다. 불량 어드레스 비트 값에 따라, 2개의 퓨즈 중 하나가 오픈된다. 그러므로, 불량 어드레스의 각 비트마다, 2개의 퓨즈 중 하나가 오픈됨으로써 용장 회로에 대한 불량 어드레스를 저장할 수 있게 된다.

일본국 특허 출원 제8-96594호에 설명된 방법의 단점은 각각의 어드레스 비트에 2개의 퓨즈가 요구된다는 것이다. 예를 들어, 반도체 메모리 장치가 10 비트 어드레스를 수신했으면, 20개의 퓨즈가 하나의 불량 어드레스를 프로그램하기 위해 필요로 될 것이다. 따라서, 1024개의 불량 어드레스를 대체할 수 있는 반도체 장치에서는 2048개만큼 많은 퓨즈가 필요할 것이다. 퓨즈는 전형적으로 비교적 폭이 큰 소자이다. 그러므로, 많은 수의 퓨즈는 메모리 장치의 전체 면적을 증가시킬 수 있다. 이러한 면적 증가는 제조 비용을 더 비싸게 할 수 있다.

상기 단점을 극복하는 한가지 방법은 각 불량 어드레스 비트를 프로그램하는 데 하나의 비트를 제공하는 것이다. 이러한 방법에서는 불량 어드레스 값이 먼저 판단된다. 그 다음, 플립플롭 등과 같은 휘발성 보유 회로와 퓨즈를 포함하는 회로가 각 비트마다 제공된다. 전원을 켤 때(전원이 반도체 메모리 장치에 초기에 인가될 때), 휘발성 보유 회로는 대응하는 퓨즈가 오픈되었는 지의 여부에 따라 "0" 또는 "1"을 저장할 수 있다. 이러한 방식으로, 하나의 퓨즈만이 불량 어드레스의 각 비트에 요구될 수 있다. 그러므로, 퓨즈의 수가 절반으로 저감되어 상당한 면적을 감소할 수 있게 된다.

어드레스 비트 당 하나의 퓨즈를 사용하는 상술된 방법은 불량 어드레스 값을 설정하기 위해 전원 인가가 필요하다는 점에서 일본국 특허 출원 제8-96549호와 다르다. 이러한 "초기 세팅" 동작 시의 전원 인가는 퓨즈/보유 회로 결합부를 통하는 전류 경로의 형성을 초래한다. 더욱 구체적으로, 전류는 대응하는 퓨즈가 오픈되었는 지의 여부에 따라 전류 경로 및 휘발성 회로를 통해 흐를 수 있다. 따라서, 세팅 동작은 상당한 양의 과도 전류를 생기게 할 수 있다. 또한, 유도된 전류량은 퓨즈의 수에 비례하기 때문에, 더 많은 불량 어드레스는 초기 세팅 동작 시에 더 많은 과도 전류를 생기게 할 수 있다.

상술된 바와 같이, 반도체 장치 내의 메모리 셀의 수는 매년 증가되어 왔다. 이에 대응하여, 불량 메모리 셀의 수도 또한 증가할 수 있다. 높은 수율을 유지하기 위해서는, 불량 메모리 셀의 증가하는 수에 대처하기 위한 용장 회로를 구성할 필요가 있다. 그러므로, 더욱 더 많은 수의 프로그래밍 회로가 필요될 것으로 생각된다.

프로그래밍 회로의 수가 더 높은 밀도의 메모리로 증가될 것으로 예상되기 때문에, 그 결과 생긴 과도 전류도 또한 증가할 것으로 생각된다. 이와 동시에, 반도체 메모리에 대한 전원 공급 요구는 증가하지 않거나, 또는 더 느린 속도로 증가할 것으로 생각된다. 이것은 메모리를 따로따로 활성화되는 뱅크 또는 블록으로 나누는 것과 같은 여러 가지 전원 보호 기술 때문이다. 따라서, 전원 공급 설계서는 전류 공급 능력을 제한할 수 있고, 전원을 켤 때의 과도 전류는 설계 시의 상당한 요인이 될 수 있다.

시스템의 전원 공급 요구는 프로그래밍 회로의 증가된 수에 기인하는 과도 전류 요구에 충분히 부합될 수도 있다. 그러나, 이러한 많은 전류 요구는 다른 제조 단계에서 여전히 단점을 가질 수 있다. 예를 들어, 전류 요구 조건은 디바이스가 출하되기 전에 테스트될 때 중요한 요인이 될 수 있다. 더욱 구체적으로, 다수의 제조 작업은 시간이 지나서 고장날 수도 있는 디바이스를 검출할 수 있는 가속된 테스팅 단계를 포함할 수 있다.

다수의 가속된 테스팅 방법들은 테스트 보드 상에 다수의 디바이스를 장착하는 단계를 포함한다. 이러한 디바이스는 정상 동작 속도보다 느린 속도로 테스트될 수 있다. 더 느린 테스팅 속도에서, 반도체 장치는 더 적은 순시 및/또는 과도 전류를 생기게 할 수 있다. 따라서, 테스트 보드 및 대응하는 장비는 제한된 전류 공급 능력을 가질 수 있다. 그러나, 다수의 프로그래밍 회로를 갖는 더 높은 밀도의 디바이스는 전형적인 테스트 보드가 제공할 수 있는 것보다 더 많은 전류를 요구할 수 있다. 따라서, 테스트 보드는 특별하고, 대체로 더 비싸게, 이러한 디바이스의 더 높은 개시 전류를 공급하도록 만들어져야 된다.

따라서, 종래의 방법만큼 높은 개시 과도 전류를 갖지 않는 용장 회로용 프로그래밍 회로를 갖는 반도체 장치를 제공하는 몇 가지 방법에 도달하는 것이 바람직할 것이다.

본 발명의 한 실시예에 따르면, 어드레스 세팅 회로는 최소한 하나의 제1 불량 어드레스가 저장될 수 있는 제1 퓨즈 소자 그룹, 및 최소한 하나의 제2 불량 어드레스가 저장될 수 있는 제2 퓨즈 소자 그룹을 포함할 수 있다. 타이밍 회로는 회로 경로들이 실질적으로 다른 시간에 제1 및 제2 퓨즈 소자 그룹을 통할 수 있게 하여, 과도 전류를 시간에 관해 분산시킴으로써, 피크 전류를 감소시킨다.

한 실시예에 따르면, 용장 어드레스 세팅 회로는 불량 어드레스에 대응하는 한 그룹의 퓨즈 소자를 포함할 수 있다. 타이밍 회로는 전류 경로들이 한번에 일부의 퓨즈 소자를 통할 수 있게 하고, 다른 시간에 다른 일부의 퓨즈 소자를 통할 수 있게 한다.

다른 실시예에 따르면, 용장 어드레스 세팅 회로는 제1 래치 회로, 제2 래치 회로 및 타이밍 신호 생성기 회로를 포함할 수 있다. 제1 래치 회로는 제1 불량 어드레스 정보를 저장하는 제1 불휘발성 소자, 제1 불휘발성 소자로부터 제1 불량 어드레스 정보를 저장하는 제1 휘발성 저장 회로, 및 제1 제어 신호에 응답하여 제1 불량 어드레스 정보를 제1 불휘발성 소자로부터 제1 휘발성 저장 회로로 전달하는 제1 세팅 회로를 포함할 수 있다. 제2 래치 회로는 제2 불량 어드레스 정보를 저장하는 제2 불휘발성 소자, 제2 불휘발성 소자로부터 제2 불량 어드레스 정보를 저장하는 제2 휘발성 저장 회로, 및 제2 제어 신호에 응답하여 제2 불량 어드레스 정보를 제2 불휘발성 소자로부터 제2 휘발성 저장 회로로 전달하는 제2 세팅 회로를 포함할 수 있다. 타이밍 신호 생성 회로는 제1 제어 신호 후에 제2 제어 신호를 활성화시킬 수 있다.

다른 실시예에 따르면, 반도체 메모리 장치는 다수의 메모리 셀을 갖는 메모리 셀 어레이, 용장 메모리 셀을 갖는 용장 메모리 셀 어레이, 인가된 어드레스에 기초하여 메모리 셀을 선택하는 선택 회로, 및 용장 디코더를 포함할 수 있다. 불량 어드레스에 응답하여, 용장 디코더는 선택 회로의 동작을 억제하고, 용장 메모리 셀 어레이로부터 용장 메모리 셀을 선택할 수 있다. 용장 디코더는 불휘발성 메모리 소자, 휘발성 메모리 소자, 및 세팅 회로를 포함할 수 있다. 불휘발성 메모리 소자는 다수의 불량 어드레스에 대한 정보를 저장할 수 있다. 세팅 회로는 불휘발성 메모리 소자 내에 저장된 정보를 최소한 2개의 퓨즈 리셋 신호에 응답하여 휘발성 메모리 소자로 전달할 수 있다. 세팅 회로는 불휘발성 메모리 소자 내에 저장된 정보의 일부를 제1 기간 동안에 휘발성 메모리 소자로 전달하고, 불휘발성 메모리 소자 내에 저장된 정보의 다른 일부를 제1 기간과 다른 제2 기간 동안에 휘발성 메모리 소자로 전달할 수 있다.

도 1은 용장 기능을 갖는 반도체 메모리 장치의 블록도.

도 2는 종래의 용장 디코더 회로의 블록도.

도 3은 제1 실시예에 따른 프로그래밍 회로의 개략도.

도 4는 제1 실시예에 따른 용장 디코더 회로의 블록도.

도 5는 제2 실시예에 따른 용장 디코더 회로의 블록도.

도 6은 제3 실시예에 따른 용장 디코더 회로의 블록도.

도 7은 제2 실시예에 따른 프로그래밍 회로의 개략도.

도 8은 제3 실시예에 따른 프로그래밍 회로의 블록도.

도 9는 한 실시예에 따른 퓨즈 리셋 신호 생성 회로의 개략도.

도 10은 한 실시예에 따른 지연 회로의 개략도.

도 11은 제1 실시예에 따른 지연 회로의 개략도.

도 12는 제1의 대안적인 실시예에 따른 래치 회로의 개략도.

도 13은 제2의 대안적인 실시예에 따른 래치 회로의 개략도.

도 14는 제3의 대안적인 실시예에 따른 래치 회로의 개략도.

도 15는 제4 실시예에 따른 용장 디코더 회로의 블록도.

도 16은 제1 실시예에 따른 동시 검출 회로의 개략도.

도 17은 제2 실시예에 따른 동시 검출 회로의 개략도.

도 18은 제3 실시예에 따른 동시 검출 회로의 개략도.

도 19는 한 실시예에 따른 퓨즈 리셋 신호의 생성을 도시한 타이밍도.

도 20은 도 15의 용장 디코더 회로의 동작을 도시한 타이밍도.

도 21은 종래의 방법에 따른 초기 세팅 동작의 과도 전류를 도시한 타이밍도.

도 22는 한 실시예에 따른 초기 세팅 동작의 과도 전류를 도시한 타이밍도.

도 23은 다른 실시예에 따른 초기 세팅 동작의 과도 전류를 도시한 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 메모리 장치

12 : 메모리 셀 어레이

14 : 행 어드레스 버퍼

16 : 열 어드레스 버퍼

18 : 행 디코더/워드 드라이버

20 : 열 디코더

22 : 열 전환 회로

24 : 입/출력 회로

26 : 용장 메모리 셀 어레이

28 : 용장 디코더

30 : 용장 워드 드라이버

36 : 지연 회로

38 : 퓨즈 리셋 신호 생성 회로

40 : 프로그래밍 회로

42 : 래치 회로

46 : 동시 검출 회로

152 : 클럭 생성부

154 : 카운터 회로

이제, 여러 도면을 참조하여 본 발명의 실시예에 따른 여러 가지 실시예에 대해 설명하겠다. 실시예들은 종래의 방법보다 낮은 개시 과도 전류를 생기게 할 수 있는 용장 어드레스 세팅 회로, 및 이러한 용장 어드레스 세팅 회로를 포함하는 반도체 메모리 장치를 포함한다.

이제 도 1을 참조하면, 용장 기능을 갖는 반도체 메모리 장치(10)를 도시한 블록도가 도시되어 있다. 도 1의 특정 예는 행 방향의 용장에 대해 도시한 것이다. 그러나, 본 발명은 또한 열 방향의 용장에도 사용될 수 있다는 것을 알 수 있을 것이다.

반도체 메모리 장치(10)는 메모리 셀 어레이(12) 및 용장 메모리 셀 어레이(26)를 포함할 수 있다. 메모리 셀 어레이(12) 내의 메모리 셀은 행 디코더/워드 드라이버(18)에 의해 선택되어 구동되는 워드 라인 W에 의해 억세스될 수 있다. 용장 메모리 셀 어레이(26) 내의 용장 메모리 셀은 용장 디코더(28) 및 용장 워드 드라이버(30)에 의해 선택되어 구동되는 용장 워드 라인 RW에 의해 억세스될 수 있다.

동작 시에, 외부 어드레스 ADD는 행 어드레스 버퍼(14)에 의해 수신될 수 있다. 행 어드레스 버퍼(14)는 행 디코더/워드 드라이버(18) 및 용장 디코더(28)에 공급된 내부 행 어드레스 XAD를 발생시킬 수 있다. 이와 유사한 방식으로, 외부 어드레스 ADD는 열 디코더(20)에 대한 내부 열 어드레스 YAD를 발생시키는 열 어드레스 버퍼(16)에 의해 수신될 수 있다. 열 디코더(20)는 열 전환 회로(22)를 활성화시킴으로써, 메모리 셀 어레이(12) 및/또는 용장 메모리 셀 어레이(26)의 열들 사이의 도전성 경로를 입/출력 회로(24)에 제공한다. 입/출력 회로(24)는 도전성 판독 및 기록 경로를 데이터 단말기 DQ에 제공할 수 있다.

행 디코더/워드 드라이버(18)는 수신된 내부 행 어드레스 XAD를 디코드할 수 있다. 이러한 디코더 동작에 따르면, 다수의 워드 라인 W 중에서 선택된 워드 라인이 구동될 수 있다.

용장 디코더(28)는 인가된 내부 행 어드레스 XAD가 하나 이상의 프로그램된 불량 어드레스와 일치하는 지를 판단할 수 있다. 일치하는 것이 있으면, 대응하는 용장 선택 신호 R이 활성화된다.

본 발명에 따른 용장 디코더(28)의 한 예가 도 4에 도시되어 있다. 본 발명을 종래의 방법과 비교하기 위해, 종래의 용장 디코더가 도 2에 도시되어 있다.

종래의 예에 대해 먼저 설명하겠다. 이제 도 2를 참조하면, 종래의 용장 디코더는 보통 참조 부호(28-0)로 표시되고, 프로그래밍 회로(40-0 내지 40-2n) 및 퓨즈 리셋 신호 생성 회로(38)를 포함하도록 도시되어 있다.

각각의 프로그래밍 회로(40-0 내지 40-2n)는 내부 어드레스 XAD, 및 퓨즈 리셋 신호 생성 회로(38)에 의해 생성된 퓨즈 리셋 신호 FRST를 수신할 수 있다. 인가된 내부 어드레스 XAD가 프로그래밍 회로(40-0 내지 40-2n) 내에 저장된 불량 어드레스와 일치하면, 프로그래밍 회로는 대응하는 용장 검출 신호(R0 내지 R2n)를 활성화시킬 수 있다.

이제 도 4를 참조하면, 한 실시예에 따른 용장 디코더가 블록도로 도시되어 있다. 용장 디코더는 보통 참조 부호(28-1)로 표시되고, 프로그래밍 회로(40-0 내지 40-n 및 40-n+1 내지 40-2n)를 포함하도록 도시되어 있다.

각 프로그래밍 회로(40-0 내지 40-2n)는 내부 어드레스 XAD 및 퓨즈 리셋 신호(FRST 또는 FRST1)를 수신하여, 대응하는 용장 선택 신호(R0 내지 R2n)를 제공할 수 있다. 더욱 구체적으로, 한 세트의 프로그래밍 회로(40-0 내지 40-n)는 퓨즈 리셋 신호 FRST를 수신할 수 있고, 다른 세트의 프로그래밍 회로(40-n+1 내지 40-2n)는 지연된 퓨즈 리셋 신호 FRST1을 수신할 수 있다. 한 특정 예에 있어서, 퓨즈 리셋 신호 FRST는 프로그래밍 회로의 절반에 제공될 수 있고, 지연된 퓨즈 리셋 신호 FRST1은 프로그래밍 회로의 나머지 절반에 제공될 수 있다.

도 4에 있어서, 퓨즈 리셋 신호 생성 회로(38)는 퓨즈 리셋 신호 FRST를 생성할 수 있다. 그 다음, 퓨즈 리셋 신호 FRST는 지연 회로(36)에 인가되어 지연된 퓨즈 리셋 신호 FRST1을 생성할 수 있다.

다시 도 2를 참조하면, 종래의 용장 디코더(28-0)는 지연 회로를 포함하지 않는 대신에, 퓨즈 리셋 신호 FRST를 모든 프로그래밍 회로에 반드시 동시에 제공한다. 이것은 퓨즈 리셋 신호 FRST 및 지연된 퓨즈 리셋 신호 FRST1을 서로 다른 그룹의 프로그래밍 회로(40-0 내지 40-n 및 40-n+1 내지 40-2n)에 인가하는 도 4의 구성과 대조적이다.

도 4의 퓨즈 리셋 신호 생성 회로(38)의 한 예는 도 9에 도시되어 있다. 퓨즈 리셋 신호 생성 회로(38)는 외부에서 인가된 리셋 신호 RST를 수신하여, 제1 리셋 신호 RST1, 제2 리셋 신호 RST2, 제3 리셋 신호 RST3 및 퓨즈 리셋 신호 FRST를 생성할 수 있다.

도 9의 특정 예에 있어서, 퓨즈 리셋 신호 생성 회로(38)는 제1 NAND 게이트(90) 및 제2 NAND 게이트(92)를 포함할 수 있다. 제1 NAND 게이트(90)는 리셋 신호 RST를 바로 수신하는 한 입력과, 반전 지연 경로(94)에 의해 리셋 신호 RST를 수신하는 다른 입력을 가질 수 있다. 반전 지연 경로(94)는 우수개의 인버터를 포함할 수 있다. 도 9에서, 반전 지연 경로(94)는 5개의 인버터를 포함한다. 반전 지연 경로(94)의 출력은 제1 리셋 신호 RST1로 될 수 있다. 제1 NAND 게이트(90)의 출력은 제2 리셋 신호 RST2로 될 수 있다.

제2 NAND 게이트(92)는 제2 리셋 신호 RST2를 바로 수신하는 한 입력과, 비반전 지연 경로(96)에 의해 제2 리셋 신호 RST2를 수신하는 다른 입력을 가질 수 있다. 도 9의 비반전 지연 경로(96)는 4개의 인버터를 포함한다. 비반전 지연 경로(96)의 출력은 제3 리셋 신호 RST3으로 될 수 있다. 제2 NAND 게이트(92)의 출력은 버퍼 경로(98)에 의해 구동되어 퓨즈 리셋 신호 FRST를 생성할 수 있다. 도 9의 버퍼 경로(98)는 3개의 인버터를 포함한다.

이제 도 19와 관련하여 도 9를 참조하면서, 퓨즈 리셋 신호 생성 회로(38)의 동작에 대해 설명하겠다. 도 19는 리셋 신호 RST, 제1 내지 제3 리셋 신호(RST1 내지 RST3) 및 퓨즈 리셋 신호 FRST를 포함하는 여러 가지 신호의 응답을 도시한 타이밍도이다.

제1 리셋 신호 RST1은 기본적으로 반전 지연 경로(94)에 의해 결정된 양만큼 지연된 리셋 신호 RST이다. 제2 리셋 신호 RST2는 반전 지연 경로(94)에 의해 도입된 지연과 반드시 동일한 기간을 갖는 하강 펄스로 될 수 있다. 제3 리셋 신호 RST3은 제2 리셋 신호 RST2와 동일한 기간의 하강 펄스로 될 수 있는데, 비반전 지연 경로(96)에 의해 결정된 양만큼 제2 리셋 신호 RST2에 관련하여 지연된 것이다. 그 결과 얻어진 퓨즈 리셋 신호 FRST는 반전 지연 경로(94)와 비반전 지연 경로(96)에 의해 도입된 지연과 반드시 동일한 기간을 갖는 하강 펄스로 될 수 있다.

상기 예에서는 외부에서 인가된 신호로서 리셋 신호 RST를 설명했지만, 리셋 신호 RST는 반도체 장치의 내부에서 생성될 수 있다는 것을 알 수 있을 것이다.

한 특정한 퓨즈 리셋 신호 생성 회로에 대해 설명했는데, 이제 특정 지연 회로(도 4에서 참조부호(36)로 표시됨)에 대해 설명하겠다. 이제 도 10을 참조하면, 지연 회로는 참조 부호(36)로 표시되어 있다. 지연 회로(36)는 퓨즈 리셋 신호 FRST를 수신하여, 지연된 퓨즈 리셋 신호 FRST1을 생성할 수 있다. 지연 회로(36)는 퓨즈 리셋 신호 FRST를 바로 수신하는 한 입력과 반전 지연 경로(102)를 통해 퓨즈 리셋 신호 FRST를 수신하는 다른 입력을 갖고 있는 NAND 게이트(100)를 포함할 수 있다. 반전 지연 경로(102)는 우수개의 인버터를 포함할 수 있다. 도 10에서, 반전 지연 경로(102)는 5개의 인버터를 포함한다. 반전 지연 경로(102)의 출력은 중간 퓨즈 리셋 신호 FRSTd로 될 수 있다. NAND 게이트(100)의 출력은 버퍼 경로(104)에 의해 구동되어 지연된 퓨즈 리셋 신호 FRST1을 생성할 수 있다. 도 10의 버퍼 경로(104)는 2개의 인버터를 포함한다.

이제 도 19와 관련하여 도 10을 참조하면서, 지연 회로(36)의 동작에 대해 설명하겠다. 상술된 타이밍 신호 이외에, 도 19는 또한 중간 퓨즈 리셋 신호 FRSTd와 지연된 퓨즈 리셋 신호 FRST1의 응답을 도시하고 있다.

도 19에 도시된 바와 같이, 중간 퓨즈 리셋 신호 FRSTd는 퓨즈 리셋 신호 FRST와 동일한 펄스 기간을 갖는 상승 펄스로 될 수 있는데, 반전 지연 경로(102)에 의해 결정된 양만큼 FRST에 대해 지연된 것이다. 그 결과 얻어진 지연된 퓨즈 리셋 신호 FRST1은 하강 FRST 펄스의 종단에서 시작하는 하강 펄스로 될 수 있고, 반전 지연 경로(102)에 의해 도입된 지연량과 반드시 동일한 기간을 갖고 있다.

도 4의 지연 회로(36)의 두 번째 예는 도 11에 도시되어 있다. 도 11의 지연 회로는 참조 부호(36)로 표시되고, 퓨즈 리셋 신호 FRST를 수신하여 지연된 퓨즈 리셋 신호 FRST1을 생성하는 것으로 도시되어 있다. 지연 회로(36)는 비반전 지연 경로(106)를 포함할 수 있다. 비반전 지연 경로(106)는 우수개의 인버터를 포함할 수 있다. 도 11에서, 비반전 지연 경로(106)는 8개의 인버터를 포함한다.

도 11에 도시된 것과 같은 구성은 비반전 지연 경로(106)에 의해 결정된 양만큼 퓨즈 리셋 신호 FRST에 대해 지연된 퓨즈 리셋 신호를 생성할 수 있다. 그 결과 얻어진 지연된 퓨즈 리셋 신호 FRST1의 기간은 반드시 수신된 퓨즈 리셋 신호 FRST의 기간과 동일하게 될 수 있다.

퓨즈 리셋 신호 생성 회로(38) 및 지연 회로(36)에 대해 설명했는데, 이제 도 4로 다시 돌아가 설명하겠다. 상술된 바와 같이, 도 4의 실시예에서, 하나의 퓨즈 리셋 신호 FRST는 한 세트의 프로그래밍 회로(40-0 내지 40-n)에 인가되고, 다른 퓨즈 리셋 신호 FRST1은 다른 세트의 프로그래밍 회로(40-n+1 내지 40-2n)에 인가된다. 또한, 특정 실시예에서, 각 그룹(40-0 내지 40-n 및 40-n+1 내지 40-2n) 내의 프로그래밍 회로의 수는 동일하게 될 수 있다.

이제 도 3을 참조하면, 여러 가지 실시예에서 사용될 수 있는 프로그래밍 회로가 도시되어 있다. 도 3의 프로그래밍 회로는 다수의 래치 회로(42-0 내지 42-m) 및 동시 검출 회로(46)를 포함하는 것으로 도시되어 있다.

각 래치 회로(42-0 내지 42-m)는 대응 어드레스 신호(XAD0 내지 XADm) 및 퓨즈 리셋 신호 FRST(또는 FRST1)를 수신할 수 있다. 퓨즈 리셋 신호 FRST의 활성화 다음에, 각 래치 회로(42-0 내지 42-m)는 내장된 퓨즈의 상태에 따라 대응하는 비트 비교 값(B0 내지 Bm) 및 인입 어드레스 신호(XAD0 내지 XADm)의 값을 생성할 수 있다. 도 3의 퓨즈 리셋 신호는 퓨즈 리셋 신호 FRST 또는 지연된 퓨즈 리셋 신호 FRST1로 될 수 있다는 것을 알 수 있을 것이다.

다시 도 3을 참조하면, 래치 회로(42-0 내지 42-m)는 다수의 회로 소자를 포함할 수 있다. 동일한 소자에 대해서는 도 3에 동일한 참조 부호로 도시되어 있는데, 그것이 속하는 특정 래치 회로를 나타내는 숫자(-0 내지 -m)가 뒤에 붙어 있다. 각 래치 회로(42-0 내지 42-m)는 3부분: 즉 퓨즈(50)의 상태를 검출하는 제1 부분, 퓨즈 상태의 표시를 관리하는 제2 부분, 및 퓨즈 상태 정보에 의존하여 어드레스 신호(XAD0 내지 XADm) 또는 반전된 어드레스 신호(XAD0 내지 XADm)를 따라 통과하는 제3 부분을 포함하는 것으로 생각될 수 있다.

퓨즈(50)의 상태를 검출하는 래치 회로(42-0 내지 42-m)의 제1 부분은 퓨즈(50), p채널 트랜지스터(58), 및 인버터(60 및 62)를 포함할 수 있다. p채널 트랜지스터(58)는 퓨즈(50)와 전원 사이에 접속될 수 있다. 인버터(60 및 62)는 수신된 퓨즈 리셋 신호 FRST에 기초하여 제어 신호를 제공할 수 있다. p채널 트랜지스터(58)는 인버터(62)의 출력에 따라 활성화될 수 있다. 각 래치 회로(42-0 내지 42-m)는 노드 A를 포함하고, 여기에서 퓨즈(50)는 대응하는 p채널 트랜지스터(58)에 접속된다.

동작 시에, 퓨즈 리셋 신호 FRST가 하이 상태일 때, 트랜지스터(58)는 턴 오프될 수 있다. 퓨즈 리셋 신호 FRST가 로우 상태로 바뀔 때, 트랜지스터(58)는 턴 온될 수 있다. 퓨즈(50)가 본래대로 있는 경우에는 노드 A를 로우 레벨로 유지할 수 있다. 퓨즈(50)가 오픈된 경우에는 p채널 트랜지스터(58)가 노드 A를 하이 레벨로 구동시킬 수 있다.

퓨즈 리셋 신호 FRST가 그 다음에 하이 상태로 돌아갈 때, 노드 A는 퓨즈(50)가 본래대로 있으면 로우 상태로 될 수 있고, 또는 퓨즈(50)가 오픈되었으면 하이 상태를 유지할 수 있다.

퓨즈(50)는 여러 가지 방식으로 오픈될 수 있고, 본 발명은 특정 형태의 퓨즈에 제한되게 구성되는 것은 아니라는 것을 알기 바란다. 하지만, 많은 가능한 예들 중에서 2가지 예로서, 퓨즈(50)는 많은 양의 전류를 퓨즈에 통하게 하거나 또는 레이저 조사에 의해 오픈될 수 있다. 또한, 퓨즈는 특히 불량 어드레스 정보를 저장하는 장점을 가질 수 있는데, 다수의 제조 프로세스에서 잘 알려지고 일반적으로 행해지고 있는 바와 같이, 퓨즈는 한 특정 형태의 불휘발성 소자를 나타낸다. 대안적인 실시예는 다른 형태의 불휘발성 소자를 사용할 수 있다.

퓨즈 상태의 표시를 관리하는 래치 회로(42-0 내지 42-m)의 제2 부분에 대해 이제 설명하겠다. 제2 부분은 인버터(64 및 66)에 의해 형성된 플립플롭(52), 및 2개의 트랜스퍼 게이트(54 및 56)를 포함할 수 있다. 트랜스퍼 게이트(54 및 56)는 퓨즈 리셋 신호 FRST에 따라 상호 배타적인 방식으로 개폐된다. 더욱 구체적으로, 퓨즈 리셋 신호 FRST가 로우 상태일 때, 트랜스퍼 게이트(56)는 턴 온되고, 트랜스퍼 게이트(54)는 이와 반대로 턴 오프된다.

동작 시에, 퓨즈 리셋 신호 FRST가 하이 상태일 때, 트랜스퍼 게이트(56)는 노드 A를 인버터(66)의 입력과 분리시킨다. 퓨즈 리셋 신호 FRST가 로우 상태로 바뀔 때, 트랜스퍼 게이트(56)는 턴 온되고, (퓨즈(50)의 상태에 따라 변하는) 노드 A에서의 값이 인버터(66)에 따라 입력된다. 퓨즈 리셋 신호 FRST가 하이 상태로 돌아갈 때, 트랜스퍼 게이트(56)는 턴 오프되고, 트랜스퍼 게이트(54)는 턴 온된다. 트랜스퍼 게이트(54)가 턴 온되면, 인버터(64 및 66)는 노드 A에서의 값을 저장하는 플립플롭(52)을 형성한다.

어드레스 신호 또는 반전된 어드레스 신호를 따라 통과하는 래치 회로(42-0 내지 42-m)의 제3 부분에 대해 이제 설명하겠다. 제3 부분은 p채널 트랜지스터(68 및 70), n채널 트랜지스터(72 및 74), 및 트랜스퍼 게이트(76)를 포함할 수 있다. p채널 및 n채널 트랜지스터(68, 70, 72 및 74)의 동작은 상술된 래치 회로의 제2 부분(즉, 플립플롭(52)) 내에 저장된 값에 의존할 수 있다.

도 3의 특정 구성에 있어서, 퓨즈(50)가 본래대로 있으면, 래치 회로(42-0 내지 42-m)의 제2 부분에 저장된 값은 p채널 트랜지스터(68)와 n채널 트랜지스터(74)를 턴 오프되게 하고, 트랜스퍼 게이트(76)를 턴 온되게 한다. 따라서, 대응하는 비트 비교 값 B는 반드시 수신된 어드레스 값 XAD와 동일하게 될 수 있다. 이와 반대로, 퓨즈(50)가 오픈되면, 래치 회로(42-0 내지 42-m)의 제2 부분에 저장된 값은 p채널 트랜지스터(68)와 n채널 트랜지스터(74)를 턴 온되게 하고, 트랜스퍼 게이트(76)를 턴 오프되게 한다. 따라서, 대응하는 비트 비교 값 B는 수신된 어드레스 값 XAD와 반대로 될 수 있다.

도 3에 도시된 바와 같이, 여러 가지 비트 비교 값(B0 내지 Bm)이 동시 검출 회로(46)에 공급될 수 있다. 동시 검출 회로(46)는 용장 선택 신호 R0을 제공할 수 있다. 더욱 구체적으로, 인가된 어드레스 신호(XAD0 내지 XADm)가 불량 어드레스 값(선택된 퓨즈를 오픈함으로써 저장됨)과 일치하는 경우에, 그 결과 얻어진 모든 비트 비교 값(B0 내지 Bm)은 동일한 값을 가질 수 있다. 이러한 상태는 동시 검출 회로(46)에 의해 검출될 수 있고, 그 다음 동시 검출 회로(46)는 용장 선택 신호 R0을 활성화시킬 수 있다.

동시 검출 회로의 한 예는 도 16에 개략도로 도시되어 있다. 도 16의 동시 검출 회로는 참조 부호(170)로 표시되고, 모든 수신된 비트 비교 값(B0 내지 Bm)이 로우 상태일 때 용장 선택 신호 R0을 활성화시킬 수 있다. 더욱 구체적으로, 동시 검출 회로(170)는 모든 수신된 비트 비교 값(B0 내지 Bm)이 로우 상태일 때 용장 선택 신호 R0을 구동시키는 OR 게이트로 될 수 있다.

동시 검출 회로의 다른 예는 도 17에 개략도로 도시되어 있다. 도 17의 동시 검출 회로는 참조 부호(172)로 표시되고, 모든 수신된 비트 비교 값(B0 내지 Bm)이 하이 상태일 때 용장 선택 신호 R0을 활성화시킬 수 있다. 더욱 구체적으로, 동시 검출 회로(172)는 모든 수신된 비트 비교 값(B0 내지 Bm)이 하이 상태일 때 용장 선택 신호 R0을 구동시키는 NAND 게이트로 될 수 있다.

도 16 및 도 17의 동시 검출 회로는 기본적으로 하나의 단(즉, 단일 게이트)을 포함하고 잇지만, 대안적인 실시예에서는 여러 단을 포함할 수 있다. 더욱 구체적으로, 모든 비트 비교 값의 부분들은 논리적으로 결합되어 중간 비교 값을 생성할 수 있다. 이러한 중간 비교 값은 하나 이상의 추가 단계에서 결합되어 용장 선택 신호 R0을 생성할 수 있다. 여러 단의 동시 검출 회로의 한 특정예가 도 18에 도시되어 있다.

도 18의 동시 검출 회로는 제1단 게이트(176, 178 및 180) 및 제2단 게이트(174)를 포함할 수 있다. 각각의 제1단 게이트(176, 178 및 180)는 3개의 비트 비교 값(B0 내지 Bm)을 논리적으로 결합할 수 있다. 제2단 게이트(176, 178 및 180)의 출력은 그 다음 제2단 게이트(174)에서 논리적으로 결합될 수 있다. 제2단 게이트(174)의 출력은 용장 선택 신호 R0으로 될 수 있다. 도 18의 특정 예에서, 제1단 게이트(176, 178 및 180)는 NOR 게이트로 될 수 있고, 제2단 게이트(174)는 NAND 게이트로 될 수 있다. 이러한 구성에 있어서, 모든 비트 비교 값(B0 내지 Bm)이 로우 상태일 때, 용장 선택 신호 R0은 로우 상태로 구동될 수 있다.

다시 도 1을 참조하면, 용장 디코더(28)는 용장 선택 신호 R을 용장 워드 라인 드라이버(30)에 제공할 수 있게 도시되어 있다. 용장 선택 신호 R이 활성화될 때, 용장 워드 라인 드라이버(30)는 대응하는 용장 워드 라인 RW를 활성화시킬 수 있다. 도1에는 도시되지 않았지만, 행 디코더/워드 드라이버(18)의 동작은 용장 워드 라인 RW가 활성화될 때 억제될 수 있으므로, "정상" 워드 라인 W의 활성화를 방지할 수 있다는 것을 알기 바란다.

요컨대, 본 발명의 한 실시예에 따르면, 반도체 메모리 장치(10)는 다수의 프로그래밍 회로(예를 들어, 40-0 내지 40-2n)를 갖는 용장 디코더(28)를 포함할 수 있다. 각 프로그래밍 회로(40-0 내지 40-2n)는 내부 어드레스(이 예에서는 행 어드레스)의 각 비트마다 퓨즈(예를 들어 50-0 내지 50-m)를 포함할 수 있다. 퓨즈(50-0 내지 50-m)는 불량 어드레스를 저장하도록 설정될 수 있다.

반도체 장치는 각 프로그래밍 회로(40-0 내지 40-2n)마다 하나 이상의 추가적인 "유효한" 퓨즈(도시되지 않음)를 포함할 수 있다. 이러한 유효한 퓨즈는 프로그래밍 회로(40-0 내지 40-2n)가 불량 어드레스를 포함했는 지의 여부를 나타낼 수 있다.

여러 가지 실시예에 따른 반도체 장치의 구성에 대해 설명했는데, 이제 반도체 장치의 동작에 대해 설명하겠다.

먼저, 반도체 장치(10)가 제조될 수 있다. 그 다음, 반도체 장치(10)는 메모리 셀 어레이(12) 내의 각 메모리 셀에 대해 판독 및 기록을 함으로써 테스트될 수 있다. 불량 메모리 셀이 검출되는 경우에, 불량 메모리 셀의 어드레스가 판단된 다음에, 프로그래밍 회로(40-0 내지 40-2n) 내에 불량 어드레스로서 프로그램된다. 불량 어드레스의 프로그래밍은 선택된 퓨즈(50-0 내지 50-m)의 오프닝을 포함할 수 있다. 상술된 바와 같이, 선택된 퓨즈의 오프닝은 비교적 많은 양의 전류를 퓨즈에 통하게 하는 것, 또는 레이저 조사를 포함할 수 있다.

도시된 특정 예에서, 불량 어드레스의 프로그래밍은 여러가지 방법으로 발생할 수 있다. 제1 방법에 따르면, 불량 어드레스가 0과 같은 비트를 가지면, 이 비트에 대응하는 퓨즈가 오픈될 수 있다. 불량 어드레스가 1과 같은 비트를 가지면, 이 비트에 대응하는 퓨즈가 본래대로 있을 수 있다. 제2 방법에 따르면, 불량 어드레스가 0과 같은 비트를 가지면, 이 비트에 대응하는 퓨즈가 본래대로 있을 수 있다. 불량 어드레스가 1과 같은 비트를 가지면, 이 비트에 대응하는 퓨즈가 오픈될 수 있다.

동시 검출 회로(예를 들어, 도 3의 참조부호(46))는 특정 퓨즈 프로그래밍 방법에 따라 선택될 수 있다. 예를 들어, 제1 방법이 사용되면(불량 어드레스 비트=0인 경우에 퓨즈가 오픈되면), 도 17에 도시된 것과 같은 NAND(또는 AND) 게이트가 사용될 수 있다. 그러나, 제2 방법이 사용되면(불량 어드레스 비트=1인 경우에 퓨즈가 오픈되면), 도 16에 도시된 것과 같은 OR(또는 NOR) 게이트가 사용될 수 있다.

일단 불량 어드레스 정보가 퓨즈 상태를 세팅함으로써 저장되면, 퓨즈 상태는 전원이 반도체 장치에 처음으로 공급될 때마다 플립플롭 내에 한 값으로서 저장될 수 있다. 이러한 동작은 "초기 세팅" 동작으로 언급될 수 있다.

초기 세팅은 리셋 신호 RST의 활성화에 의해 시작될 수 있다. 상술된 바와 같이, 이러한 리셋 신호 RST는 몇몇 실시예에서 반도체 장치(10)의 외부에서 인가될 수 있다. 도 19에 도시된 바와 같이, 리셋 신호 RST가 로우 레벨에서 하이 레벨로 바뀔 때, 퓨즈 리셋 신호 FRST는 선정된 기간동안 로우 레벨로 갈 수 있다. 지연 다음에는, 지연된 퓨즈 리셋 신호 FRST1가 또한 선정된 기간동안 로우 레벨로 갈 수 있다.

다시 도 4를 참조하면, 퓨즈 리셋 신호 FRST는 한 세트의 프로그래밍 회로(40-0 내지 40-n)에 공급될 수 있다. 이것은 전류가 한 세트의 프로그래밍 회로(40-0 내지 40-n)를 통해 흐르게 한다. 이와 유사한 방식으로, 지연된 리셋 신호 FRST1은 다른 세트의 프로그래밍 회로(40-n+1 내지 40-2n)에 공급될 수 있다. 이것은 전류가 다른 세트의 프로그래밍 회로(40-n+1 내지 40-2n)를 통해 흐르게 한다.

초기 세팅 동작을 더욱 잘 이해하기 위해, 다시 도 3 및 도 4를 참조하겠다. 퓨즈 리셋 신호 FRST는 래치 회로(42-0 내지 42-m)에 공통으로 인가될 수 있다. 퓨즈 리셋 신호 FRST가 활성(이 경우에 로우) 상태일 때, p채널 트랜지스터(58-0 내지 58-m)는 턴 온될 수 있다. 따라서, 다수의 노드(A0 내지 Am)는 대응하는 퓨즈(50-0 내지 50-m)의 상태에 따라 하이 또는 로우 상태로 구동될 수 있다. 상술된 바와 같이, 퓨즈(50-0 내지 50-m)가 오픈되면, 이에 대응하는 노드(A0 내지 Am)는 하이 상태로 될 수 있다. 퓨즈(50-0 내지 50-m)가 본래대로 있으면, 이에 대응하는 노드(A0 내지 Am)는 로우 상태로 될 수 있다.

노드(A0 내지 Am)에서의 하이 또는 로우 전위는 플립플롭(52-0 내지 52-m)에 공급된다. 상술된 바와 같이, FRST(또는 FRST1) 신호가 하이 상태로 돌아갈 때, 노드(A0 내지 Am)에서의 값은 이들 각각의 플립플롭(52-0 내지 52-m) 내에서 래치될 수 있다. 이러한 방식으로, 퓨즈(50-0 내지 50-m)의 상태에 관한 정보는 플립플롭(52-0 내지 52-m) 내에 각각 설정될 수 있다.

퓨즈가 본래대로 있는 경우에, 퓨즈의 저항은 비교적 작다는 것을 알기 바란다. 주어진 프로세스의 한 예로서, 퓨즈(50-0 내지 50-m)는 약 150Ω의 저항을 가질 수 있다. 그러나, 노드(A0 내지 Am)에서 저전원 공급부(예를 들어, 접지)로의 전체 전류 경로의 저항은 상당히 높아질 수 있다. 단지 한 예로서, 몇몇 프로세스에서, 전체 전류 경로 저항은 2 내지 3 kΩ만큼 높아질 수 있다. 이러한 비교적 큰 전위로 인해, 초기 세팅 동작 동안에, 노드(A0 내지 Am)에서의 전위가 플립플롭(52-0 내지 52-m) 등에 래치되기 전에 안정하게 될 수 있도록 충분한 시간이 할당되어야 한다.

상술된 2 내지 3 kΩ의 특정 저항값의 경우, 노드(A0 내지 Am)를 안정시킬 수 있게 하는 데 10 내지 15 나노초(ns)가 필요로 될 수 있다. 그러므로, 퓨즈 리셋 신호 생성 회로(예를 들어, 도 9의 참조부호(36))가 사용되면, 지연 경로(94 및 96)에 의해 도입된 지연은 10 내지 15 ns로 설정되어야 한다.

또한, 퓨즈 리셋 신호 FRST(또는 지연된 퓨즈 리셋 신호 FRST1)가 활성화되는 시기에, 그대로인 퓨즈(50-0 내지 50-m)를 갖는 래치 회로(42-0 내지 42-m)에 대해서, 전류는 퓨즈(50-0 내지 50-m) 및 이에 대응하는 p채널 트랜지스터(58-0 내지 58-m)의 소스-드레인 경로를 통해 계속 흐를 수 있다는 것을 알기 바란다. 이러한 전류 흐름은 전원을 켤 때의 과도 전류의 원인이 될 수 있다.

동작에 대한 설명을 계속하면, 플립플롭(52-0 내지 52-m) 내에 설정된 정보는 p채널 트랜지스터 쌍(68-0/70-0 내지 68-m/70-m), n채널 트랜지스터 쌍(72-0/74-0 내지 72-m/74-m), 및 트랜스퍼 게이트(76-0 내지 76-m)에 공급될 수 있다. 이와 같이, 각 래치 회로(42-0 내지 42-m)에 의해 제공된 비트 비교 값(B0 내지 Bm)은 이에 대응하는 퓨즈(50-0 내지 50-m)의 상태에 따라 변할 수 있다. 더욱 구체적으로 설명하면, 상술된 바와 같이, 퓨즈(50-0 내지 50-m)가 본래대로 있으면, 대응하는 비트 비교 값(B0 내지 Bm)은 반드시 수신된 어드레스 신호(XAD0 내지 XADm)와 동일하게 될 수 있다. 또한, 퓨즈(50-0 내지 50-m)가 오픈되면, 대응하는 비트 비교 값(B0 내지 Bm)은 수신된 어드레스 신호(XAD0 내지 XADm)와 반대로 될 수 있다.

이러한 방식으로, 초기 세팅 동작 동안에, 퓨즈 회로(50-0 내지 50-m)가 본래대로 있는 래치 회로(42-0 내지 42-m) 내에서, 전류는 퓨즈 리셋 신호 FRST가 로우 레벨인 동안 생길 수 있다.

그러나, 래치 회로(42-0 내지 42-m)의 다른 부분도 또한 전류를 생기게 할 수 있다. 특히, 전류는 래치 회로(42-0 내지 42-m) 내의 플립플롭(52-0 내지 52-m) 내부에서 생길 수 있다. 더욱 구체적으로, 플립플롭(52-0 내지 52-m) 내에 저장된 논리값은 노드(A0 내지 Am)에 의해 제공된 것과 다른 초기 값을 가질 수 있다. 이러한 경우에, 인버터(64-0/66-0 내지 64-m/66-m)는 한 값에서 다른 값으로 전환함에 따라 전류를 생기게 할 수 있다.

이제 도 4 및 도 19를 참조하면, 한 세트의 프로그래밍 회로(40-0 내지 40-n)는 퓨즈 리셋 신호 FRST를 수신할 수 있고, 다른 세트의 프로그래밍 회로(40-n+1 내지 40-2n)는 지연된 퓨즈 리셋 신호 FRST1을 수신할 수 있다는 것을 상기할 수 있을 것이다. 설명된 바와 같이, 프로그래밍 회로(40-0 내지 40-n)는 퓨즈 리셋 신호 FRST에 응답하여 전류를 생기게 할 수 있고, 프로그래밍 회로(40-n+1 내지 40-2n)는 지연된 퓨즈 리셋 신호 FRST1에 응답하여 전류를 생기게 할 수 있다.

도 19에 도시된 바와 같이, 지연된 퓨즈 리셋 신호 FRST1은 퓨즈 리셋 신호 FRST에 대해 지연된다. 그러므로, 한 그룹의 프로그래밍 회로(40-0 내지 40-n)의 초기 세팅은 다른 그룹의 프로그래밍 회로(40-n+1 내지 40-2n)과 서로 다른 시간에 발생할 수 있다. 도 4 및 도 19에 도시된 특정 구성에서, 지연된 퓨즈 리셋 신호 FRST1은 퓨즈 리셋 신호 FRST가 불활성화(하이 상태로 변화)된 후에 활성화(로우 상태로 변화)된다.

상기 구성으로 인해, 제1 그룹의 프로그래밍 회로(40-0 내지 40-n)에 의해 발생된 과도 전류는 제2 그룹의 프로그래밍 회로(40-n+1 내지 40-2n)에 의해 발생된 과도 전류와 다른 시점에서 발생할 수 있다. 따라서, 본 발명은 종래의 방법보다 더 작은 피크 전류를 가질 수 있다. 초기 세팅 전류를 시간에 관해 분산시킴으로써, 본 발명은 허용 가능한 불량 어드레스의 수가 증가됨에 따라 과도 전류가 받아들이기 어려울 정도로 높아지는 것을 방지할 수 있다. 이것은 종래의 경우와 대조적이다.

도 2에 도시된 것과 같은 종래의 방법에서는 퓨즈 리셋 신호 FRST가 모든 프로그래밍 회로(40-0 내지 40-2n)에 동시에 인가된다. 이것은 높은 과도 전류를 생성할 수 있다. 또한, 이러한 과도 전류는 허용가능한 불량 어드레스의 수에 비례하여 증가할 수 있다.

본 발명의 유리한 효과에 대해 이제 도 21 및 도 22를 참조하여 설명하겠다. 도 21은 종래의 용장 디코더(28-0)에 의해 생겨난 결과적인 과도 전류를 도시한 것이다. 도 22는 한 실시예에 따른 용장 디코더(28-1)에 의해 생겨난 결과적인 과도 전류를 도시한 것이다. 도 21의 경우에, 피크 과도 전류는 54.6 mA이다. 이와 대조적으로, 도 22의 경우에는 피크 과도 전류가 23.7 mA이다.

종래의 경우에서, 퓨즈 리셋 신호 FRST를 분산시키는 배선은 소정의 지연을 가져올 수 있다른 것을 알기 바란다. 그러므로, 퓨즈 리셋 신호 FRST는 모든 프로그래밍 회로(40-0 내지 40-2n)에 의해 동시에 수신될 수 없다. 이러한 신호 타이밍의 차이는 과도 전류의 약간의 분산을 초래할 수 있다. 그러나, 이러한 신호 전달 지연의 변화는 전형적으로 1 ns 정도이고, 이것은 초기 세팅(상술된 바와 같이 10-15 ns 가질 수 있음)을 실행하기에는 충분하지 않다. 따라서, 전달 지연에 기인하는 소정의 전류 감소는 실질적이지 않다고 생각된다.

다시 도 1을 참조하면, 불량 어드레스가 일단 용장 디코더(28) 내에 설정되었으면, 메모리 장치(10)는 어드레스 값 ADD를 수신할 수 있다. 이렇게 얻어진 내부 어드레스 XAD가 용장 디코더(28) 내에 저장된 불량 어드레스와 일치하면, 용장 디코더(28)는 용장 검출 신호 R을 활성화시킬 수 있다. 용장 워드 드라이버(30)는 특정 용장 검출 신호 R에 응답하여 용장 워드 라인 RW를 활성화시킬 수 있다. 도 1에 도시되지는 않았지만, 이때 행 디코더/워드 드라이버(18)의 동작은 억제될 수 있다.

용장 워드 라인 RW에 의해 선택된 용장 메모리 셀 어레이(26) 내의 용장 메모리 셀은 열 스위치(22)에 의해 입/출력 회로(24)에 접속될 수 있다. 열 스위치(22)에 의해 접속된 특정 메모리 셀 열은 열 디코더(20)에 의해 디코드되는 내부 열 어드레스 YAD에 의해 판단될 수 있다.

지연된 퓨즈 리셋 신호 FRST1을 생성하는 특정 장치는 도 4의 특정 예에 제한되어 구성되는 것은 아니라는 것을 알 수 있을 것이다. 단지 한 예로서, 지연된 퓨즈 리셋 신호는 도 5에 따라 생성될 수 있다.

도 5는 다른 실시예에 따른 용장 디코더 회로이다. 도 5에 도시된 것과 같은 실시예는 프로그래밍 회로(40)가 하나의 지연 회로로부터 지연 신호 배선의 루트를 정하기 어렵게 하는 분산된 레이아웃을 가지는 경우에 특히 유용하게 될 수 있다. 도 5에서, 퓨즈 리셋 신호 생성 회로(38)에 의해 생성된 퓨즈 리셋 신호 FRST는 대응하는 프로그래밍 회로(40)에 인가되기 전에 여러개의 지연 회로(36-0 내지 36-2)에 의해 지연될 수 있다.

또한, 하나의 지연된 퓨즈 리셋 신호를 생성하는 특정 장치는 제한되게 구성되어야 하는 것은 아니라는 것을 알 수 있을 것이다. 용장 회로로 인해 과도 전류의 발생을 더욱 분산시키는 것이 바람직하다면, 다수의 지연 회로는 직렬로 접속될 수 있다. 이러한 구성의 한가지가 도 6에 도시되어 있다.

도 6의 용장 회로는 참조 부호(28-2)로 표시되고, 퓨즈 리셋 신호 FRST를 하나의 프로그래밍 회로(40-0)에 공급하는 퓨즈 리셋 신호 생성 회로(38)를 포함할 수 있다. 퓨즈 리셋 신호 FRST는 직렬 접속된 지연 회로(36-0 내지 36-2)에 의해 지연되어, 다수의 지연된 퓨즈 리셋 신호(FRST1 내지 FRST2n)를 생기게 한다. 여러개의 지연된 퓨즈 리셋 신호(FRST1 내지 FRST2n)는 대응하는 프로그래밍 회로(40-1 내지 40-2n)에 공급될 수 있다. 물론, 도 6의 구성은 각각의 프로그래밍 회로(40-1 내지 40-2n)와 관련된 지연 회로(36-0 내지 36-3n-1)를 가지지만, 대안적인 실시예에서는 직렬로 배열된 다수의 지연 회로를 포함할 수 있으며, 하나 이상의 지연 회로는 한 그룹의 프로그래밍 회로에 지연된 퓨즈 리셋 신호를 공급한다.

또한, 도 19의 타이밍 배치는 서로 겹치지 않은 퓨즈 리셋 신호 FRST 및 지연된 퓨즈 리셋 신호 FRST1을 도시했지만, 대안적인 실시예에서는 중첩하는 퓨즈 리셋 신호 및 지연된 퓨즈 리셋 신호를 포함할 수 있다는 것을 알기 바란다. 특히, 다시 도 6을 참조하면, 여러개의 퓨즈 리셋 신호(FRST 및 FRST1 내지 FRST2n)는 서로 겹쳐질 수 있지만, 여전히 과도 전류를 감소시킬 수 있다. 이러한 방법의 한 예는 도 23에 도시되어 있다.

도 23은 퓨즈 리셋 신호(FRST 및 FRST1 내지 FRST2n) 모두가 서로 중첩할 때의 결과적인 과도 전류를 도시한 타이밍도이다. 도 23은 도면이 복잡해지지 않게 하기 위해 제1 퓨즈 리셋 신호 FRST와 최종 지연된 퓨즈 리셋 신호 FRST2n만을 도시한 것이다. 그러므로, 도 23에서 지연된 퓨즈 리셋 신호(FRST1 내지 FRST2n-1)도 또한 활성화된다는 것을 알 수 있을 것이다. 도 23에 도시된 바와 같이, 이 예에서 유도된 피크 과도 전류는 40.8 mA이다.

다시 도 21 및 도 22를 참조하면, 도 23의 예에서 유도된 피크 과도 전류가 종래의 경우(도 21)보다는 작지만, 퓨즈 신호가 중첩하지 않는 경우(도 22)보다는 크다는 것이 도시되어 있다. 도 23의 예는 도 22의 경우보다는 더 큰 전류를 생기게 했지만, 더 빠른 시간 안에 초기 세팅 동작을 달성할 수 있다. 그러므로, 도 6 및/또는 도 23의 방법은 빠른 초기 세팅 동작이 요구되는 경우에 더 효과적이 될 수 있다.

상술된 실시예는 서로에 대해 프로그래밍 회로의 동작을 시프트시키는 것에 대해 도시했지만, 대안적인 방법은 프로그래밍 회로 내의 회로들의 타이밍을 시프트시킬 수 있다. 이러한 한가지 방법은 도 7에 도시되어 있다.

도 7은 한가지 대안적인 실시예에 따른 프로그래밍 회로(80)의 개략도이다. 도 7의 방법에서, 래치 회로(42-0 내지 42-m)는 그룹으로 배열될 수 있다. 래치 회로 그룹의 동작은 서로에 대해 시프트된다. 특히, 래치 회로(42-0 내지 42-i)는 퓨즈 리셋 신호 FRST에 응답하여 활성화되는 한 그룹을 형성할 수 있다. 래치 회로(42-i+1 내지 42-m)는 지연된 퓨즈 리셋 신호 FRST1에 응답하여 활성화되는 다른 그룹을 형성할 수 있다. 이러한 구성은 다수의 래치 회로의 활성을 시간에 관해 분산시킬 수 있으므로, 과도 전류를 감소시킨다.

지연 회로(36)는 각 래치 회로(42-0 내지 42-m)에 제공될 수 있고, 또는 대안적으로 지연 회로는 다수의 프로그래밍 회로(80)에 대해 제공될 수 있다는 것을 알기 바란다. 도 8은 이러한 여러개의 지연 회로(36-0 내지 36-m-1)의 한 예를 도시한 것이다. 더욱 구체적으로, 지연 회로(36-0 내지 36-m-1)는 직렬로 배열되고, 각각의 출력은 대응하는 지연된 퓨즈 리셋 신호(FRST1 내지 FRSTm)를 래치 회로(42-0 내지 42-m)에 제공한다.

또한, 지연 회로(36)는 서로 중첩하거나 또는 중첩하지 않는 퓨즈 리셋 신호(FRST 및 FRST1)를 생성할 수 있다는 것을 알기 바란다. 또한, 다수의 지연 회로(36)는 서로에 관해 모두, 또는 2개보다 큰 그룹의 래치 회로(42-0 내지 42-m)를 시프트시키도록 제공될 수 있다.

또한, 본 발명은 도 3 및 도 7의 특정 래치 회로에 제한되게 구성되는 것은 아니라는 것을 알 수 있을 것이다. 단지 몇몇 예로서, 제1의 대안적인 래치 회로가 도 12에 아이템 110으로 도시되어 있고, 제2의 대안적인 래치 회로가 도 13에 아이템 130으로 도시되어 있으며, 제3의 대안적인 래치 회로가 도 14에 아이템 140으로 도시되어 있다.

도 12에 도시된 제1의 대안적인 래치 회로(110)는 퓨즈(120)가 본래대로 있는 지의 여부에 따라 서로 다른 논리 값을 제공하는 한 예를 도시한 것이다. 특히, 래치 회로(110)는 퓨즈(120)와 직렬로 소스-드레인 경로를 갖는 n채널 트랜지스터(118)를 포함한다. n채널 트랜지스터(118)는 퓨즈 리셋 신호 FRST(또는 지연된 퓨즈 리셋 신호 FRST)에 의해 활성화된다. 도 12의 구성에서, 퓨즈 리셋 신호 FRST가 로우 상태일 때, n채널 트랜지스터(118)는 턴 온된다. 퓨즈(120)가 본래대로 있으면, 노드 A는 하이 상태로 남아 있을 것이다. 그러나, 퓨즈(120)가 오픈되면, 노드 A는 로우 상태로 될 것이다. 또한, 로우 상태의 퓨즈 리셋 신호 FRST는 트랜스퍼 게이트(122)를 턴 온시켜 노드 A에서의 값이 교차 결합된 인버터(114와 116)로 구성된 플립플롭(112) 내에 저장될 수 있게 한다.

제2의 대안적인 래치 회로(130)는 도 3 및 도 7에서 설명된 예와 동일한 일반적인 방식으로 동작할 수 있지만, 제1 부분은 전원 노드와 출력 노드 A 사이에 소스-드레인 경로를 갖는 p채널 트랜지스터(136), 출력 노드와 퓨즈(132) 사이에 소스-드레인 경로를 갖는 n채널 트랜지스터(134), 및 n채널 트랜지스터(134)와 저전원 공급부 사이의 퓨즈(132)를 포함할 수 있다.

제3의 대안적인 래치 회로(140)는 전류 미러 구성(142)을 갖는 제1 부분을 포함할 수 있다. 더욱 구체적으로, 전류 미러(142)는 공통으로 접속된 게이트를 갖는 p채널 트랜지스터(144 및 146)를 포함할 수 있다. 이 회로의 하나의 레그(leg)는 직렬로 접속된 p채널 트랜지스터(146)와 n채널 트랜지스터(148)의 소스 드레인 경로 및 저항(182)을 포함한다. p채널 트랜지스터(146 및 144)의 게이트는 p채널 트랜지스터(146) 및 n채널 트랜지스터(148)의 드레인-드레인 접속부에 접속될 수 있다. 두 번째 레그는 p채널 트랜지스터(144)의 소스-드레인 경로와 퓨즈(50)를 포함할 수 있다. 액티브 상태(이 경우에 로우 상태)의 퓨즈 리셋 신호에 응답하여, n채널 트랜지스터(148)는 턴 온되어, 전류 미러 회로를 가능하게 한다.

또한, 특정 지연 회로가 도 10 및 도 11에 도시되었지만, 이들 회로는 또한 본 발명에 제한되게 구성되어야 하는 것은 아니라는 것을 알 수 있을 것이다. 단지 한 예로서, 카운터 회로가 퓨즈 리셋 신호 FRST를 지연시키는 데 사용됨으로써, 지연된 퓨즈 리셋 신호 FRST1을 생성할 수 있다. 이러한 방법의 한 예는 도 15에 도시되어 있다.

도 15는 제4 실시예에 따른 용장 디코더의 블록도이다. 도 15의 구성은 퓨즈 리셋 신호 FRST의 활성화에 응답하여 지연된 퓨즈 신호(FRST1, FRST2 및 FRST3)를 연속적으로 활성화시킬 수 있는 퓨즈 리셋 신호 생성 회로(150)를 포함하는 것으로 도시되어 있다. 퓨즈 리셋 신호 생성 회로(150)는 클럭 생성부(152), 카운터 회로(154) 및 디코더 회로(156)를 포함할 수 있다.

클럭 생성부(152)는 퓨즈 리셋 신호 FRST가 비활성 레벨(이 경우에는 하이 상태)로 최초로 상승할 때 주기적인 클럭 신호 CLK를 생성할 수 있다.

카운터 회로(154)는 카운트 신호(C0, C1 및 C2)를 생성할 수 있다. 각각의 카운트 신호는 클럭 신호 CLK 주기의 배수인 주기를 갖는다. 더욱 구체적으로, 카운트 신호 C0은 클럭 신호 CLK의 2배인 주기를 갖고, 카운트 신호 C1은 클럭 신호 CLK의 4배인 주기를 가지며, 카운트 신호 C2는 클럭 신호 CLK의 8배인 주기를 갖는다. 카운터 회로(154)는 퓨즈 리셋 신호 FRST가 하이 레벨로 돌아갈 때 리셋될 수 있다.

디코더 회로(156)는 여러개의 카운트 신호(C0 내지 C2)를 수신하여, 지연된 퓨즈 리셋 신호(FRST1, FRST2 및 FRST3)를 생성할 수 있다. 특정 디코더 회로(156)는 하나의 클럭 신호(CLK) 사이클의 기간을 갖는 하강 펄스의 지연된 퓨즈 리셋 신호(FRST1 내지 FRST3)를 생성할 수 있다. 또한, 하나의 지연된 퓨즈 리셋 신호 펄스의 끝부분과 후속되는 지연된 퓨즈 리셋 신호 펄스의 시작 부분 사이의 시간은 한 클럭 신호(CLK) 사이클이다.

도 15의 특정 용장 디코더 회로에서, 각각의 지연된 퓨즈 리셋 신호(FRST1 내지 FRST3)는 대응하는 프로그래밍 회로(40-0 내지 40-2)에 공급된다. 그 결과로서, 프로그래밍 회로(40-0 내지 40-2)에 의해 생성된 과도 전류는 시간에 관해 분산될 수 있어서, 초기 세팅 동작 시에 피크 과도 전류를 감소시킬 수 있다.

도 15의 구성은 3개의 지연된 퓨즈 리셋 신호(FRST1 내지 FRST3)를 생성하지만, 대안적인 실시예는 3개보다 더 많거나 더 적은 지연된 퓨즈 리셋 신호를 생성할 수 있다는 것을 알 수 있을 것이다.

그러므로, 도 15는 본 발명이, 과도 전류가 오픈되지 않은 퓨즈를 통해 흐르는 시간을 시프트함으로써 피크 과도 전류를 더 낮게 할 수 있는 방식의 다른 예를 제시한다. 이러한 방법은 개시 과도 전류의 비례적인 증가없이 더 많은 수의 불량 어드레스를 저장할 수 있는 반도체 메모리 장치를 고려할 수 있다.

다시 도 3을 참조하면, p채널 트랜지스터(58) 및 대응하는 퓨즈(50)를 통해 흐르는 전류 이외에, 전류는 또한 플립플롭(52)이 p채널 트랜지스터(58)/퓨즈(50) 결합부를 구동시키는 것과 다른 초기 값을 저장하는 경우에 플립플롭(52)에 의해 유도될 수 있다는 것을 상기할 수 있다. 퓨즈(50)를 그대로 유지하는 것이 값 "1"인 불량 어드레스 비트를 저장하는 것에 대응한다고 하면, 더 많은 1들이 불량 어드레스 내에 있고, 더 많은 전류는 불량 어드레스를 저장하는 프로그래밍 회로에 의해 생겨날 수 있다.

상기와 같은 이유로, "최악"인 경우의 조건은 퓨즈(50)가 본래대로 있을 때에 존재할 수 있고, 이에 대응하는 플립플롭(52)은 반대의 논리 값을 저장한다. 더욱 구체적으로 도 3을 참조하면, 래치 회로(42-0)는 하이 출력 값(즉, 인버터(66-0)의 출력이 로우 상태이고, 인버터(64-0)의 출력이 하이 상태임)을 제공하는 플립플롭(52-0)으로 전원이 인가될 수 있을 것이다. 퓨즈(50-0)가 본래대로 있으면, FRST 신호가 로우 상태로 바뀔 때, 최악인 경우의 조건은 존재할 수 있다. 전류는 로우 상태의 노드 A0을 유지하면서 퓨즈(50-0)/p채널 트랜지스터(58-0)를 통해 흐를 수 있다. 이와 동시에, 플립플롭(52-0)은 논리 상태가 전환됨에 따라(즉, 인버터(66-0)의 출력이 하이 상태로 변하고, 인버터(66-0)의 출력이 로우 상태로 변함) 전류를 생기게 할 수 있다. 이러한 가능성은 1의 저장 어드레스 비트와 0의 저장 어드레스 비트 사이에 불균일한 전류가 생기게 할 수 있다.

한 실시예에 따르면, 트랜지스터는 상술된 최악인 경우의 전류 유도 동작에 대처하도록 맞춰질 수 있다. 다시 도 3을 참조하면, 플립플롭(52) 내의 트랜지스터는 저장된 불량 어드레스 값들 사이에 유도된 전류의 불균일을 초래하지 않는 상태로 전원이 인가되도록 더욱 알맞게 맞춰질 수 있다. 단지 한 특정 예로서, 인버터(64 및 66)는 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터로 될 수 있는데, 인버터(64)는 p채널 트랜지스터보다 더 큰 n채널 트랜지스터를 갖고, 그리고/또는 인버터(66)는 n채널 트랜지스터보다 큰 p채널 트랜지스터를 갖는다.

상술된 구성에서, 플립플롭(52)은 퓨즈 무변화 상태를 도와주는 임계 전압을 가질 수 있다. 따라서, 플립플롭(52)은 대응하는 퓨즈(50)가 본래대로 있는 경우에 반드시 아무런 전류도 유도되지 않는 논리 상태로 전원을 인가할 수 있다. 이와 반대로, 플립플롭(52)의 이러한 논리 상태는 대응하는 퓨즈(50)가 오픈되어 있으면 전류를 생기게 할 수 있다. 그러나, 이것은 불량 어드레스 비트가 1 또는 0일 때 유도된 전류의 양 사이에 더욱 더 균형을 맞출 수 있게 한다.

여러 실시예에 따르면, 초기 세팅 동작에 의해 발생된 피크 전류는 감소될 수 있다. 이것은 과도 전류가 용장 회로에 의해 저장된 가능한 불량 어드레스 수의 증가와 비례적으로 상승하지 못하게 할 수 있다.

여러 실시예에서는 반도체 메모리 장치의 예를 설명했지만, 본 발명은 전원을 켤 때에 전류를 생기게 하는 용장 회로 내에 비교적 많은 수의 불휘발성 소자를 갖는 다른 장치에 사용될 수 있다는 것을 알기 바란다.

그러므로, 여기에 개시된 여러 특정 실시예에 대해 상세하게 설명하였지만, 본 발명은 본 발명의 정신과 범위를 벗어나지 않고서 여러 가지로 변화, 대체 및 변경될 수 있다. 따라서, 본 발명은 첨부된 특허 청구의 범위에 의해서만 제한된다.

Claims (20)

1. 용장 회로에 있어서,

   불량 집적 회로 부분에 대응하는 위치 정보를 저장할 수 있는 다수의 제1 불휘발성 소자,

   상기 제1 불휘발성 소자들 각각과 공급 노드 사이에 위치하여, 제1 타이밍 신호에 의해 제어되는 제1의 제어 가능한 임피던스 경로들,

   상기 제1 불휘발성 소자들로부터의 상기 위치 정보를 저장할 수 있고, 최소한 하나의 플립플롭을 각각 포함하는 다수의 제1 휘발성 회로 소자,

   불량 집적 회로 부분에 대응하는 위치 정보를 저장할 수 있는 다수의 제2 불휘발성 소자, 및

   상기 제2 불휘발성 소자들 각각과 공급 노드 사이에 위치하여, 제2 타이밍 신호에 의해 제어되는 제2의 제어 가능한 임피던스 경로들

   을 포함하고,

   상기 제2 타이밍 신호는 상기 제1 타이밍 신호 후에 활성화될 수 있는 용장 회로.
2. 제1항에 있어서, 상기 제1 및 제2 불휘발성 소자는 가용성(fusible) 링크인 용장 회로.
3. 제1항에 있어서,

   상기 제1 불휘발성 소자는 반도체 메모리 장치에 대한 제1 불량 어드레스를 저장할 수 있고,

   상기 제2 불휘발성 소자는 반도체 메모리 장치에 대한 제2 불량 어드레스를 저장할 수 있는 용장 회로.
4. 제1항에 있어서,

   상기 제1 불휘발성 소자는 반도체 메모리 장치의 불량 어드레스의 제1 부분을 저장할 수 있고,

   상기 제2 불휘발성 소자는 반도체 메모리 장치의 불량 어드레스의 제2 부분을 저장할 수 있는 용장 회로.
5. 제1항에 있어서,

   상기 제1 타이밍 신호는 제1 기간동안 액티브 상태이고,

   상기 제2 타이밍 신호는 상기 제1 기간과 중첩하지 않는 제2 기간동안 액티브 상태인 용장 회로.
6. 제1항에 있어서,

   상기 제1 타이밍 신호는 제1 기간동안 액티브 상태이고,

   상기 제2 타이밍 신호는 상기 제1 기간과 중첩하는 제2 기간동안 액티브 상태인 용장 회로.
7. 제1항에 있어서, 상기 제1 및 제2의 제어 가능한 임피던스 경로는 트랜지스터를 포함하는 용장 회로.
8. 제1항에 있어서, 상기 제2 불휘발성 소자로부터의 위치 정보를 저장할 수 있는 다수의 제2 휘발성 회로 소자를 더 포함하는 용장 회로.
9. 제8항에 있어서, 상기 제2 휘발성 회로 소자는 최소한 하나의 플립플롭 회로를 포함하는 용장 회로.
10. 제8항에 있어서,

    상기 제1 타이밍 신호가 액티브 상태일 때, 위치 정보를 상기 제1 불휘발성 소자에서 상기 제1 휘발성 회로 소자로 전달하는 다수의 제1 세팅(setting) 회로, 및

    상기 제2 타이밍 신호가 액티브 상태일 때, 위치 정보를 상기 제2 불휘발성 소자에서 상기 제2 휘발성 회로 소자로 전달하는 다수의 제2 세팅 회로

    를 더 포함하는 용장 회로.
11. 용장 어드레스 세팅 회로에 있어서,

    리셋 신호를 생성하는 리셋 신호 생성 회로,

    상기 리셋 신호를 수신하여 지연된 리셋 신호를 생성하는 최소한 하나의 지연 회로,

    상기 리셋 신호에 응답하여 불량 어드레스 정보를 제공할 수 있는 제1 불휘발성 저장 회로, 및 상기 제1 불휘발성 저장 회로로부터의 불량 어드레스 정보를 저장할 수 있는 제1 휘발성 저장 회로를 포함하는 최소한 하나의 제1 래치 회로, 및

    상기 지연된 리셋 신호에 응답하여 불량 어드레스 정보를 제공할 수 있는 제2 불휘발성 저장 회로, 및 상기 제2 불휘발성 저장 회로로부터 불량 어드레스 정보를 저장할 수 있는 제2 휘발성 저장 회로를 포함하는 최소한 하나의 제2 래치 회로

    를 포함하는 용장 어드레스 세팅 회로.
12. 제11항에 있어서,

    다수의 지연된 리셋 신호를 생성하는 직렬로 배열된 다수의 지연 회로, 및

    각각이 지연된 리셋 신호들 중 하나를 수신하는 다수의 제2 래치 회로

    를 포함하는 용장 어드레스 세팅 회로.
13. 제11항에 있어서,

    상기 제1 래치 회로들 각각은, 상기 리셋 신호에 응답하여 상기 제1 불휘발성 저장 회로를 상기 제1 휘발성 저장 회로에 결합시키는 제1 세팅 회로를 더 포함하고,

    상기 제2 래치 회로들 각각은, 상기 지연된 리셋 신호에 응답하여 상기 제2 불휘발성 저장 회로를 상기 제2 휘발성 저장 회로에 결합시키는 제2 세팅 회로를 더 포함하는 용장 어드레스 세팅 회로.
14. 제13항에 있어서,

    상기 제1 세팅 회로들 각각은, 상기 리셋 신호를 수신하는 제1 트랜스퍼 게이트를 포함하고, 상기 제1 불휘발성 저장 회로와 상기 제1 휘발성 저장 회로 사이에 배치되며,

    상기 제2 세팅 회로들 각각은, 상기 지연된 리셋 신호를 수신하는 제2 트랜스퍼 게이트를 포함하고, 상기 제2 불휘발성 저장 회로와 상기 제2 휘발성 저장 회로 사이에 배치되는 용장 어드레스 세팅 회로.
15. 제11항에 있어서,

    상기 제1 래치 회로들 각각은 어드레스 값을 수신하고, 상기 제1 휘발성 회로가 제1 값을 저장할 때에는 수신된 어드레스 값을 출력 신호로서 제공하고, 상기 제1 휘발성 회로가 제2 값을 저장할 때에는 수신된 어드레스 값의 역수 값을 제공하는 제1 비교 신호 생성 회로를 포함하고,

    상기 제2 래치 회로들 각각은 어드레스 값을 수신하고, 상기 제2 휘발성 회로가 제1 값을 저장할 때에는 수신된 어드레스 값을 출력 신호로서 제공하고, 상기 제2 휘발성 회로가 제2 값을 저장할 때에는 수신된 어드레스 값의 역수 값을 제공하는 제2 비교 신호 생성 회로를 포함하는 제2 비교 신호 생성 회로를 포함하는 용장 어드레스 세팅 회로.
16. 반도체 메모리 장치에 있어서,

    특정 어드레스 값에 의해 억세스되는 다수의 메모리 셀을 포함하는 메모리 셀 어레이,

    용장 억세스 신호의 활성화에 의해 억세스되는 다수의 용장 메모리 셀을 포함하는 용장 메모리 셀 어레이,

    제1 불량 어드레스를 불휘발성 방식으로 저장할 수 있고, 상기 제1 불량 어드레스를 다수의 제1 플립플롭 회로에 제공하며, 제1 리셋 신호가 활성화될 때 전류를 생기게 하는 최소한 하나의 제1 프로그래밍 회로,

    제2 불량 어드레스를 불휘발성 방식으로 저장할 수 있고, 상기 제2 불량 어드레스를 다수의 제2 플립플롭 회로에 제공하며, 제2 리셋 신호가 활성화될 때 전류를 생기게 하는 최소한 하나의 제2 프로그래밍 회로,

    제1 리셋 신호를 생성하는 리셋 신호 생성 회로, 및

    상기 제1 리셋 신호에 비하여 지연된 제2 리셋 신호를 생성하는 지연 회로

    를 포함하는 반도체 메모리 장치.
17. 제16항에 있어서, 상기 지연 회로는, 선정된 수의 주기적인 클럭 신호 사이클만큼, 제1 리셋 신호에 비하여 제2 리셋 신호를 지연시키는 카운터 회로를 포함하는 반도체 메모리 장치.
18. 제16항에 있어서,

    상기 제1 프로그래밍 회로들 각각은, 본래대로 있거나(intact) 오픈될 수 있는 다수의 제1 가용성 링크를 포함하고, 상기 제1 가용성 링크들 각각은, 제1 리셋 신호가 활성화되고 상기 제1 가용성 링크가 본래대로 있을 때에 전류를 유도하며,

    상기 제2 프로그래밍 회로들 각각은, 본래대로 있거나 오픈될 수 있는 다수의 제2 가용성 링크를 포함하고, 상기 제2 가용성 링크들 각각은 제2 리셋 신호가 활성화되고 상기 제2 가용성 링크가 본래대로 있을 때에 전류를 생기게 하는 반도체 메모리 장치.
19. 제18항에 있어서,

    상기 제1 가용성 링크들 각각은 상기 제1 리셋 신호가 활성화될 때에 대응하는 제1 출력 신호를 제공하고, 상기 제1 출력 신호는, 상기 제1 가용성 링크가 본래대로 있을 때에는 대략 제1 전압을 갖고, 상기 제1 가용성 링크가 오픈될 때에는 대략 제2 전압을 가지며,

    상기 제1 플립플롭들 각각은 상기 제1 가용성 링크들 각각에 결합된 입력을 포함하고, 상기 제1 플립플롭들 각각의 입력은 상기 제1 전압보다 상기 제2 전압에 더 가까운 임계 전압을 갖는 반도체 메모리 장치.
20. 제16항에 있어서, 상기 최소한 하나의 제1 프로그래밍 회로는,

    다수의 어드레스 값을 수신하고,

    불량 어드레스 값을 저장할 수 있는 다수의 불휘발성 소자,

    어드레스 값을 입력으로서 수신하는 각각의 불휘발성 소자에 대응하고, 대응하는 불휘발성 소자가 제1 상태를 가질 때에는 인에이블되고, 대응하는 불휘발성 소자가 제2 상태를 가질 때에는 디스에이블되는 출력 트랜스퍼 게이트, 및

    어드레스 값을 입력으로서 수신하는 각각의 불휘발성 소자에 대응하고, 대응하는 불휘발성 소자가 제1 상태를 가질 때에는 디스에이블되고, 대응하는 불휘발성 소자가 제2 상태를 가질 때에는 인에이블되는 출력 인버터

    를 포함하는 반도체 메모리 장치.