KR19990011974A - 반도체장치의 퓨즈 제조방법 및 퓨즈를 가진 반도체장치 - Google Patents

Abstract

본 발명은 반도체기판상에 하부금속배선을 형성하는 단계와; 상기 하부금속배선 상부에 절연막을 형성하는 단계; 상기 절연막의 제1영역과 제2영역을 소정두께만큼 선택적으로 식각하는 단계; 상기 절연막의 제1영역만을 선택적으로 식각하여 상기 하부금속배선을 노출시키는 비아콘택영역을 형성하는 단계; 및 상기 절연막의 식각된 제2영역과 상기 비아콘택 영역내에 금속을 매립하여 퓨즈금속패턴과 비아콘택금속층을 각각 형성하는 단계로 이루어진 반도체소자의 퓨즈 형성방법을 제공함으로써 반도체 메모리소자의 불량셀의 리페어를 위한 퓨즈형성공정시의 과도한 식각을 방지하고 퓨즈의 우수한 전도특성을 확보할 수 있도록 한다.

Description

반도체장치의 퓨즈 제조방법 및 퓨즈를 가진 반도체장치

본 발명은 반도체장치의 퓨즈(fuse) 형성방법 및 반도체장치에 관한 것으로, 특히 퓨즈 형성공정시의 과도한 식각을 방지하고 퓨즈의 우수한 전도특성을 확보할 수 있도록 한 반도체장치의 퓨즈 형성방법에 관한 것이다.

2층이상의 다층금속배선 형성공정에서 SRAM셀의 일부비트에 불량이 발생했을 경우, 여분의 셀이 불량비트를 대신하도록 하는 리페어(repair)공정을 실시한다. 이때, 여분의 셀을 주요셀들(main cells)의 어드레스라인에 연결하는 퓨즈금속라인을 사전에 미리 형성하고, 리페어공정을 통해 불량이 발생한 주요셀의 어드레스라인을 여분의 셀에 연결하는 퓨즈금속라인만을 남긴 후, 나머지 퓨즈라인은 제거하게 된다. 이와 같이 함으로써 불량셀의 리페어를 행하여 셀이 오동작하는 것을 방지하여 전체 칩을 되살린다.

종래의 다층금속배선을 갖춘 반도체소자의 금속배선구조의 평면도를 도 1에, 도 1의 A-A'선에 따른 단면도를 도 2에 각각 나타내었다. 도 1은 최종 금속배선패턴(30)을 도시한 평면도로서, 이와 같이 최종금속배선(30)을 형성한 후, 퓨즈금속라인을 형성하고자 하는 부분에 퓨즈금속패턴(40)을 형성하고, 식각공정을 통해 배선금속층(30)의 일부 또는 배선금속층 하부의 장벽금속층(25)을 남기고 식각하여 이때 잔존하는 금속층(40)을 퓨즈금속으로 사용한다. 도 2에서 미설명 참조부호 100은 반도체기판, 10은 하부금속배선 층, 15는 층간절연막, 20은 비아금속층, 35는 패시베이션막을 각각 나타낸다.

상기와 같은 공정으로 퓨즈금속라인을 형성할 경우에는 최종금속배선에 과도한 식각을 행하게 되어 퓨즈금속이 손상될 가능성이 높으며, 식각공정 자체도 제어하는데 어려움이 있다.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 평탄화공정을 포함하는 최종금속배선층과 그 하부의 금속배선층을 연결하는 비아금속층을 이용하여 퓨즈를 형성함으로써 금속배선의 과도한 식각을 방지하고 우수한 전도특성을 갖는 퓨즈금속층을 형성할 수 있도록 한 반도체소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 퓨즈 형성방법은 반도체기판상에 하부금속배선을 형성하는 단계와; 상기 하부금속배선 상부에 절연막을 형성하는 단계; 상기 절연막의 제1영역과 제2영역을 소정두께만큼 선택적으로 식각하는 단계; 상기 절연막의 제1영역만을 선택적으로 식각하여 상기 하부금속배선을 노출시키는 비아콘택영역을 형성하는 단계; 및 상기 절연막의 식각된 제2영역과 상기 비아콘택 영역내에 금속을 매립하여 퓨즈금속패턴과 비아콘택금속층을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.

도 1은 종래의 다층배선구조를 갖춘 반도체소자의 최종금속배선의 평면도,

도 2는 도 1의 A-A'선에 따른 단면도,

도 3은 본 발명에 의한 다층배선구조를 갖춘 반도체소자의 최종금속배선의 평면도,

도 4는 도 3의 A-A'선에 따른 단면도,

도 5A 내지 도 5D는 본 발명에 의한 다층배선구조를 갖춘 반도체소자의 퓨즈 형성방법을 도시한 공정순서도.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명에 의한 다층금속배선을 갖춘 반도체소자의 금속배선구조의 평면도를 도 3에, 도 1의 A-A'선에 따른 단면도를 도 4에 각각 나타낸 바, 도 1은 최종 금속배선패턴(30)을 도시한 평면도이다. 본 발명에 의한 반도체장치는 반도체 기판상에 형성된 절연막(1) 상에 하부금속배선층(10)과, 상기 하부금속배선층(10)을 덮는 층간절연막(15)과, 상기 층간절연막 상에 형성된 상부금속배선층(30)과, 상기 하부금속배선층(10)과 상기 상부금속배선층(30)을 콘택하기 위하여 상기 층간절연막(15)에 형성된 비아 또는 콘택홀에 채워진 비아콘택금속층(20)과, 상기 층간절연막(15)의 표면으로부터 소정 깊이로 형성된 홈내에 상기 비아콘택금속층(20)과 동일한 금속으로 채워진 퓨즈금속패턴(50)를 포함한다.

본 발명에 의한 반도체소자의 퓨즈금속패턴(50)은 도 4에 나타낸 바와 같이 최종금속배선(30)이 형성되는 층간절연막(15)에 형성된 홈(17)에 채워진 비아콘텍금속층(20)과 동일한 금속으로 최종금속배선(30)을 형성하기 전에 먼저 형성된다. 미설명부호 35는 패시베이션막을 나타낸다. 퓨즈금속패턴(50)은 패시배이션막(35)에 형성된 개구부를 통한 레이저가공에 의해 절단여부가 결정되게 된다.

본 발명에 의한 반도체소자의 퓨즈 형성방법을 도 5A 내지 도 5D를 참조하여 다음에 설명한다.

먼저, 도 5A에 나타낸 바와 같이 반도체기판(도시하지 않음)상에 형성된 절연막(1)상에 장벽금속층(5)과 금속층(10)을 차례로 형성하고 소정패턴으로 패터닝하여 하부금속배선을 형성한 후, 그 상부에 층간절연막(15)을 형성한다. 이어서 층간절연막(15)을 CMP(chemical mechanical polishing) 또는 에치백에 의해 평탄화시킨다. 여기서, 하부금속배선(10)은 다층배선구조의 반도체소자에 있어서 최종금속배선(30) 바로 이전에 형성되는 배선층이다. 이어서 상기 하부금속배선(10)과 후에 형성될 상부금속배선(최종 금속배선)을 연결할 비아콘택영역과 퓨즈금속패턴이 형성될 영역에 해당하는 상기 층간절연막(10)의 소정영역을 사진식각공정을 통해 선택적으로 식각한다. 이때, 식각되는 깊이는 원하는 퓨즈금속의 두께로서, 예컨대 500-2000Å정도로 식각하는 것이 바람직하다. 이와같은 비아의 1차식각에 의해 퓨즈금속패턴이 형성될 홈(17)이 형성되게 된다.

다음에 도 5B에 나타낸 바와 같이, 홈(17)부분은 사진공정에 의해 포토레지스트(18)로 덮고 비아(19)가 형성될 부분만을 식각공정을 통해 2차식각하는 바, 이때는 상기 하부금속배선(15)이 노출되도록 식각을 행한다.

이어서 도 5C에 나타낸 바와 같이 예컨대, 텅스텐과 같은 비아금속층 형성을 위한 금속을 상기 선택적으로 식각된 층간절연막(15) 전면에 증착한 후, CMP, 에치백, 리플로우등의 평탄화공정을 진행하여 비아콘택금속층(20) 및 퓨즈금속패턴(50)을 형성한다.

다음에 도 5D에 나타낸 바와 같이 상기 층간절연막(15)상부에 장벽금속층(25)과 최종금속배선형성을 위한 금속층(30)을 차례로 형성한 후, 소정패턴으로 패터닝하여 상기 비아콘택금속층(20)을 통해 하부금속배선(10)과 연결되는 최종금속배선(30)을 형성한다.

상술한 바와 같이 본 발명은 추가되는 공정단계없이 종래와 동일한 수의 사진식각공정을 이용하여 퓨즈금속층을 최종금속배선 형성전에 형성한다. 이와 같이 퓨즈금속층을 최조금속배선 형성전에 형성하게 되면 첫째, 과도한 식각으로 인해 금속배선이 손상되는 것을 방지할 수 있고, 둘째, 종래와 같이 장벽금속층만을 남기고 금속층을 식각할 경우의 식각공정시의 선택비 문제를 해결할 수 있으며, 세째, 일반적으로 최종 금속배선을 건식 및 습식의 두번의 식각공정을 통하여 식각하여 퓨즈를 형성하는 종래의 방법에 비해 금속의 매립 및 평탄화공정에 의해 퓨즈를 형성하므로 공정을 단순화를 이룰 수 있으며, 네째, 전도도가 일반적인 장벽금속보다 우수한 텅스텐과 같은 비아콘택 금속으로 퓨즈를 형성하므로 우수한 전도특성의 퓨즈를 확보할 수 있다.

본 발명에 의하면, 종래기술에 비해 추가되는 공정없이 단순한 공정을 통해 과도한 식각으로 금속배선을 손상시키지 않으면서 우수한 전도특성을 갖는 반도체소자의 퓨즈을 형성할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (15)

1. 반도체기판상에 절연막을 형성하는 단계와;

   상기 절연막의 소정영역을 선택적으로 소정깊이만큼 식각하는 단계;

   상기 절연막의 식각된 부분에 금속을 매립하여 퓨즈금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
2. 제1항에 있어서, 상기 퓨즈금속패턴을 텅스텐으로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
3. 제1항에 있어서,

   상기 절연막의 식각깊이를 500-2000Å정도로 하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
4. 반도체기판상에 하부금속배선을 형성하는 단계와;

   상기 하부금속배선 상부에 절연막을 형성하는 단계;

   상기 절연막의 제1영역과 제2영역을 소정두께만큼 선택적으로 식각하는 단계;

   상기 절연막의 제1영역만을 선택적으로 식각하여 상기 하부금속배선을 노출시키는 비아콘택영역을 형성하는 단계; 및

   상기 절연막의 식각된 제2영역과 상기 비아콘택 영역내에 금속을 매립하여 퓨즈금속패턴과 비아콘택금속층을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
5. 제4항에 있어서, 상기 절연막의 제1영역은 반도체소자의 다층배선구조에 있어서 서로 다른 층의 금속배선들을 서로 연결시키기 위한 비아콘택이 형성될 영역임을 특징으로 하는 반도체소자의 퓨즈 형성방법.
6. 제4항에 있어서, 상기 절연막의 제2영역은 반도체 메모리소자의 불량셀 발생시 이를 리페어하기 위한 퓨즈금속패턴이 형성될 영역임을 특징으로 하는 반도체소자의 퓨즈 형성방법.
7. 제4항에 있어서, 상기 절연막의 제1영역과 제2영역의 식각시 그 식각깊이를 500-2000Å정도로 하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
8. 제4항에 있어서, 상기 하부금속배선은 다층배선구조의 반도체소자에 있어서 최종금속배선 바로 이전에 형성되는 배선층임을 특징으로 하는 반도체소자의 퓨즈 형성방법.
9. 제4항에 있어서, 상기 퓨즈금속패턴과 비아콘택금속층은 상기 식각된 제2영역과 비아콘택 영역을 가진 절연막 전면에 금속을 증착한 후, 이를 평탄화하여 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
10. 제9항에 있어서, 상기 속은 텅스텐인 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
11. 제9항에 있어서, 상기 평탄화를 위해 CMP, 에치백 또는 리플로우등의 공정을 이용하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
12. 제4항에 있어서, 상기 퓨즈금속패턴과 비아콘택 금속층을 형성하는 단계후에 퓨즈금속패턴과 비아콘택 금속층을 포함하는 상기 절연막의 상부에 장벽금속층과 금속층을 차례로 형성한 후, 소정패턴으로 패터닝하여 상기 비아콘택금속층을 통해 상기 하부금속배선과 연결되는 상부금속배선을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
13. 제12항에 있어서, 상기 상부금속배선은 다층배선구조를 갖는 반도체메모리소자의 최종금속배선임을 특징으로 하는 반도체소자의 퓨즈 형성방법.
14. 반도체 기판상에 형성된 하부금속배선층;

    상기 하부금속층을 덮는 층간절연막;

    상기 층간절연막 상에 형성된 상부금속배선층;

    상기 하부금속배선층과 상기 상부금속배선층을 콘택하기 위하여 상기 층간절연막에 형성된 비아에 채워진 비아콘택금속층; 및

    상기 층간절연막의 표면으로부터 소정 깊이로 형성된 홈내에 상기 비아콘택금속층과 동일한 금속으로 채워진 퓨즈금속패턴를 구비한 퓨즈를 가진 반도체장치.
15. 제 14 항에 있어서, 상기 홈은 상기 비아형성공정시 동시에 형성하는 것을 특징으로 하는 퓨즈를 가진 반도체장치.