KR20020010467A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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돗토리이사오
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

여분의 회로로 접속을 전환하는 퓨즈를 갖춘 반도체 장치에 있어서, 퓨즈의 배치 자유도를 높여 집적도를 향상시킬 수 있는 반도체 장치를 제공한다. 제 2 배선층(10)을 덮도록 제 3 층간 절연막(23)이 배치되고, 제 3 층간 절연막(23)을 관통하여 제 2 배선층(10)에 도달하는 복수의 컨택트부(12)가 배치되어 있다. 컨택트부(12)는 제 3 층간 절연막(23)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다. 또한, 층간 절연막(23) 내의 2개의 컨택트부(12) 사이에는 퓨즈(13)가 양자에게 전기적으로 접속하도록 배치되고, 퓨즈(13)도 컨택트부(12)와 같은 고융점 금속으로 이루어져 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히, 여분 회로(redundant circuit)로 접속을 전환하는 퓨즈를 갖춘 반도체 장치 및 그 제조 방법에 관한 것이다.
대용량화된 최근의 반도체 장치에 있어서는, 메모리부를 이루는 모든 메모리셀을 불량이 없게 제조하여 정상적으로 기능을 수행하게 하기는 기술적으로 어렵다. 제조 단계에서 불량 메모리 셀이 발견된 경우에는, 불량 메모리 셀을 갖는 메모리 어레이(열 어레이, 행 어레이)를 미리 마련된 예비 메모리 어레이로 치환할 수 있도록, 불량 발생율에 근거하여 추정한 개수만큼 메모리 어레이의 여분 회로가 준비되어 있다.
이것에 의해, 반도체 장치 그 자체가 불량품이 되는 것을 방지하여 반도체 장치의 제조 양품율 향상을 도모하고 있다.
그리고, 불량 메모리 셀을 갖는 메모리 어레이와 예비 메모리 어레이의 접속을 전환하기 위한 구성이 퓨즈이며, 일반적으로는 해당 퓨즈를 용단(溶斷)하여 불량 메모리 셀을 갖는 메모리 어레이를 선택하지 않고 예비 메모리 어레이를 선택할 수 있도록 주변 회로부의 열 디코더 및 행 디코더가 구성되어 있다.
도 11에 상기 퓨즈를 갖는 종래의 반도체 장치(90)의 주변 회로부 구성을 도시한다.
도 11에 있어서, 반도체 기판(1) 상에 복수의 MOS 트랜지스터(MT)가 배치되어 있다. 개개의 MOS 트랜지스터(MT)는 분리 절연막(2)으로 둘러싸이는 반도체 기판(1)의 영역으로서 규정되는 활성 영역에 배치된다. MOS 트랜지스터(MT)는, 반도체 기판(1) 상에 순서대로 선택적으로 적층된 게이트 절연막(31), 폴리 실리콘층(32), 실리사이드층(33), 상부 절연막(34) 및, 이들의 측면에 배치된 사이드월 절연막(35)으로 구성되는 게이트 전극(3)과, 게이트 전극(3)의 2개의 측면 외측의 웰 영역(4)의 표면 내에 형성된 소스·드레인 영역(5) 및 LDD(저 도핑 드레인) 영역(6)을 갖고 있다.
그리고, 반도체 기판(1)의 주 표면 상부 전체를 덮도록 제 1 층간 절연막(21)이 배치되고, 제 1 층간 절연막(21)을 관통하여 각각의 소스·드레인 영역(5)에 도달하는 복수의 컨택트부(7)가 배치되어 있다. 컨택트부(7)는 제 1 층간 절연막(21)을 관통하는 콘택트 홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
제 1 층간 절연막(21) 상에는 알루미늄으로 구성되는 제 1 배선층(8)이 선택적으로 배치되고, 컨택트부(7)는 각각 소정의 제 1 배선층(8)에 접속되어 있다.
또한, 제 1 배선층(8)을 덮도록 제 2 층간 절연막(22)이 배치되고, 제 2 층간 절연막(22)을 관통하여 제 1 배선층(8)에 도달하는 컨택트부(9)가 배치되어 있다. 컨택트부(9)는 제 2 층간 절연막(22)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
제 2 층간 절연막(22) 상에는 알루미늄으로 구성되는 제 2 배선층(10)이 선택적으로 배치되고, 컨택트부(9)는 소정의 제 2 배선층(10)에 접속되어 있다.
또한, 제 2 배선층(10)을 덮도록 제 3 층간 절연막(23)이 배치되고, 제 3 층간 절연막(23)을 관통하여 제 2 배선층(10)에 도달하는 복수의 컨택트부(12)가 배치되어 있다. 컨택트부(12)는 제 3 층간 절연막(23)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
제 3 층간 절연막(23) 상에는 알루미늄으로 구성되는 제 3 배선층(14)이 선택적으로 배치됨과 동시에 레이저 용단 퓨즈(19)가 배치되고, 컨택트부(12)는 소정의 제 3 배선층(14)에 접속되는 것과 레이저 용단 퓨즈(19)에 접속되는 것이 있다.
레이저 용단 퓨즈(19)는 레이저 광을 효율적으로 흡수하기 위해서 레이저 광의 스포트 직경과 비교하여 극단적으로 작게할 수는 없고, 폭 치수는 1∼2㎛, 길이는 30㎛ 정도로 설정된다.
또, 도 11에 있어서는 레이저 용단 퓨즈(19)는 하나밖에 배치되어 있지 않지만, 예비 메모리 어레이의 개수에 대응하여 복수개가 배치되어 있는 것은 물론이고, 레이저 광의 조사 위치를 크게 이동하지 않도록, 복수의 레이저 용단 퓨즈(19)가 소정 간격(3∼4㎛)으로 평행하게 배열되어 집중 배치되어 있다.
제 3 배선층(14) 및 레이저 용단 퓨즈(19)를 덮도록 최상층의 제 4 층간 절연막(24)이 배치되고, 제 4 층간 절연막(24)을 관통하여 제 3 배선층(14)에 도달하는 컨택트부(15)가 배치되어 있다. 컨택트부(15)는 제 4 층간 절연막(24)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
그리고, 제 4 층간 절연막(24) 상에는 알루미늄으로 구성되는 제 4 배선층(16)이 선택적으로 배치되어 있고, 컨택트부(15)는 해당 제 4 배선층(16)에 접속되어 있다.
또, 도 11에 있어서 메모리부의 구성은 생략하였지만, 주변 회로부에 포함되는 배선층중 어느 것이 메모리부에 접속되게 된다.
이상 설명한 바와 같이, 종래의 반도체 장치(90)에 있어서는 레이저 용단 퓨즈(19)를 갖고, 제조 단계의 테스트에 있어서 불량 메모리 셀이 발견된 경우에는, 해당 불량 메모리 셀을 갖는 메모리 어레이의 선택에 관계된 레이저 용단 퓨즈(19)에 레이저 광을 조사하여 용단하고, 불량 메모리 셀을 갖는 메모리 어레이 대신에 예비 메모리 어레이를 사용하도록 구성되어 있다.
따라서, 레이저광을 조사하기 편하게, 레이저 용단 퓨즈(19)는 최상층의 층간 절연막 또는 최상층 다음의 층간 절연막 상에 배치되는 것이 일반적이다. 또한, 레이저 광의 조사 위치를 크게 이동하지 않도록, 복수의 레이저 용단 퓨즈(19)는 집중하여 배치되는 등, 배치 위치가 한정되어 있었다.
또한, 레이저 광으로 용단할 때에, 레이저 용단 퓨즈(19)로 흡수할 수 없는 레이저 광이나 용단후에 이것을 꿰뚫고 나간 레이저 광이, 레이저 용단 퓨즈(19) 하부의 다층 구조 배선층을 파손하거나, 경우에 따라서는 반도체 기판(1) 상까지 도달하여 반도체 소자를 파괴하여, 반도체 장치 그 자체가 불량품이 될 가능성을 갖고 있었다.
따라서, 레이저 용단 퓨즈(19) 하부의 층간 절연막 상에는 배선층을 배치할 수 없고, 또한, 레이저 용단 퓨즈(19) 하부의 반도체 기판(1) 상에는 반도체 소자를 배치할 수 없기 때문에, 반도체 장치의 집적도를 높일 수 없는 문제가 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위한 것으로서, 여분 회로로 접속을 전환하는 퓨즈를 갖춘 반도체 장치에 있어서, 퓨즈의 배치 자유도를 높여 집적도를 향상시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 설명하는 단면도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 퓨즈의 구성을 설명하는 평면도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 설명하는 단면도,
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 설명하는 단면도,
도 5는 본 발명의 실시예에 따른 반도체 장치의 퓨즈의 구성을 설명하는 평면도,
도 6은 본 발명의 실시예에 따른 반도체 장치의 변형예의 구성을 설명하는 단면도,
도 7은 본 발명의 실시예에 따른 반도체 장치의 변형예의 제조 공정을 설명하는 단면도,
도 8은 본 발명의 실시예에 따른 반도체 장치의 변형예의 제조 공정을 설명하는 단면도,
도 9는 본 발명 실시예에 따른 반도체 장치의 변형예의 제조 공정을 설명하는 단면도,
도 10은 본 발명의 실시예에 따른 반도체 장치의 변형예의 제조 공정을 설명하는 단면도,
도 11은 종래의 반도체 장치의 구성을 설명하는 단면도.
도면의 주요 부분에 대한 부호의 설명
12 : 컨택트부 13, 13A : 퓨즈(fuse)
23, 23A : 제 3 층간 절연막
25 : 에칭 정지막(etching stopper film)
231 : 하부 층간 절연막 232 : 상부 층간 절연막
본 발명의 제 1 특징에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 배치된 다층 배선층과, 상기 다층 배선 중 하층 배선층과 상층 배선층 사이에 배치된 층간 절연막과, 상기 층간 절연막을 관통하여 상기 하층 배선층과 상층 배선층을 전기적으로 접속하는 제 1 및 제 2 컨택트부와, 상기 제 1 및 제 2 컨택트부 사이에 끼여 양자와 전기적으로 접속되도록 상기 층간 절연막의 표면 내에 배치되고, 상기 제 1 및 제 2 컨택트부와 같은 재질이며, 상기 상층 배선층과는 다른 재질의 도전체로 구성되어, 상기 제 1 및 제 2 컨택트부 사이에 과전류를 흘려 용단할 수 있는 퓨즈를 구비하고 있다.
본 발명의 제 2 특징에 따른 반도체 장치는, 상기 층간 절연막이 에칭 정지막과 상기 에칭 정지막의 상부 및 하부에 배치되는 상부 층간 절연막 및 하부 층간 절연막을 갖고, 상기 퓨즈의 상기 층간 절연막 표면 내에서의 형성 깊이는 상기 상부 층간 절연막의 두께로 한정된다.
본 발명의 제 3 특징에 따른 반도체 장치는, 상기 상부 층간 절연막 및 하부층간 절연막이 실리콘 산화막이고, 상기 에칭 정지막은 실리콘 질화막이다.
본 발명의 제 4 특징에 따른 반도체 장치는, 상기 퓨즈의 바로 아래에 상기 다층 배선층 중 어느 배선층이 배치된다.
본 발명의 제 5 특징에 따른 반도체 장치는, 상기 퓨즈 바로 아래의 상기 반도체 기판 상에 반도체 소자가 배치된다.
본 발명의 제 6 특징에 따른 반도체 장치는 퓨즈를 갖춘 반도체 장치의 제조방법에 있어서, 반도체 기판 상에 하층 배선층을 선택적으로 배치하고 해당 하층 배선층을 덮도록 층간 절연막을 배치하는 공정(a)과, 상기 층간 절연막을 선택적으로 제거하여 상기 층간 절연막 내에 간격을 두고 상기 층간 절연막을 관통하여 상기 하층 배선층 상에 도달하는 제 1 및 제 2 홀을 형성함과 동시에 상기 제 1 및 제 2 홀 사이의 상기 층간 절연막의 표면 내에 상기 제 1 및 제 2 홀 사이를 통과하도록 상기 퓨즈의 형상과 일치하는 개구부를 형성하는 공정(b)과, 상기 개구부 및 상기 제 1 및 제 2 홀에 같은 재질의 도전체를 설치하여, 상기 퓨즈 및, 상기 퓨즈에 전기적으로 접속됨과 동시에 상기 하층 배선층에도 전기적으로 접속되는 제 1 및 제 2 컨택트부를 형성하는 공정(c)과, 상기 제 1 및 제 2 컨택트부 상에 전기적으로 접속되도록 상기 층간 절연막 상에 상기 퓨즈와는 다른 재질의 도전체로 상층 배선층을 선택적으로 형성하는 공정(d)을 구비하고 있다.
본 발명의 제 7 특징에 따른 반도체 장치는, 상기 공정(b)가, 상기 층간 절연막을 선택적으로 제거하여 상기 층간 절연막 내에 소정 깊이의 관통되지 않은 상기 제 1 및 제 2 홀을 형성하는 공정과, 상기 층간 절연막도 선택적으로 제거하여 관통되지 않은 상기 제 1 및 제 2 홀 사이의 상기 층간 절연막의 표면 내에, 상기 개구부를 형성함과 동시에 관통되지 않은 상기 제 1 및 제 2 홀을 깊게 하여 상기 층간 절연막을 관통해서 상기 하층 배선층 상에 도달시키는 공정을 포함하고 있다.
본 발명의 제 8 특징에 따른 반도체 장치의 제조 방법은, 상기 공정(a)가 상기 하층 배선층을 덮도록 하부 층간 절연막을 배치하여, 그 위에 에칭 정지막, 상부 층간 절연막을 순서대로 적층하는 공정을 포함하고, 상기 공정(b)가 상기 상부층간 절연막을 선택적으로 제거하여 상기 상부 층간 절연막을 관통하여 상기 에칭 정지막에 이르는 제 1단계의 상기 제 1 및 제 2 홀을 형성하는 공정과, 상기 에칭 정지막을 선택적으로 제거하고 제 1 단계의 상기 제 1 및 제 2 홀을 깊게 하여 상기 에칭 정지막을 관통하는 제 2 단계의 상기 제 1 및 제 2 홀을 형성하는 공정과, 상기 상부 층간 절연막도 선택적으로 제거하여, 제 2 단계의 상기 제 1 및 제 2 홀 사이의 상기 상부 층간 절연막을 관통하여 상기 개구부를 형성함과 동시에, 상기 하부 층간 절연막을 선택적으로 제거하고 제 2 단계의 상기 제 1 및 제 2 홀을 깊게 하여, 상기 층간 절연막을 관통해서 상기 하층 배선층 상에 이르게 하는 공정을 포함하고 있다.
본 발명의 제 9 특징에 따른 반도체 장치의 제조 방법은, 상기 공정(a)가 상기 하부 층간 절연막 및 상기 상부 층간 절연막을 실리콘 산화막으로 형성하는 공정과, 에칭 정지막을 실리콘 질화막으로 형성하는 공정을 포함하되, 상기 상부 층간 절연막의 두께를 상기 퓨즈의 두께와 같게 설정한다.
(실시예)
<A. 장치구성>
도 1에 본 발명에 따른 실시예로서, 다층 배선 구조 반도체 장치(100)의 주변 회로부의 구성을 나타낸다. 또, 다층 배선 구조란 2층 이상의 배선층을 갖는 구조를 가리킨다.
도 1에 있어서, 반도체 기판(1) 상에 복수의 MOS 트랜지스터(MT)가 배치되어있다. 개개의 MOS 트랜지스터(MT)는 분리 절연막(2)으로 둘러싸이는 반도체 기판(1)의 영역으로서 규정되는 활성 영역에 배치되고, MOS 트랜지스터(MT)는 반도체 기판(1) 상에 순서대로 선택적으로 적층된 게이트 절연막(31), 폴리실리콘층(32), 실리사이드층(33), 상부 절연막(34) 및, 이들의 측면에 배치된 사이드월 절연막(35)으로 구성되는 게이트 전극(3)과, 게이트 전극(3)의 2개의 측면 외측의 웰 영역(4)의 표면 내에 형성된 소스·드레인 영역(5) 및 LDD(저 도핑 드레인) 영역(6)을 갖고 있다.
그리고, 반도체 기판(1)의 주 표면 상부 전체를 덮도록 제 1 층간 절연막(21)이 배치되고, 제 1 층간 절연막(21)을 관통하여 각각의 소스·드레인 영역(5)에 도달하는 복수의 컨택트부(7)가 배치되어 있다. 컨택트부(7)는 제 1 층간 절연막(21)을 관통하는 콘택트 홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
제 1 층간 절연막(21) 상에는 알루미늄으로 구성되는 제 1 배선층(8)이 선택적으로 배치되고, 컨택트부(7)는 각각 소정의 제 1 배선층(8)에 접속되어 있다.
또한, 제 1 배선층(8)을 덮도록 제 2 층간 절연막(22)이 배치되고, 제 2 층간 절연막(22)을 관통하여 제 1 배선층(8)에 도달하는 컨택트부(9)가 배치되어 있다. 컨택트부(9)는 제 2 층간 절연막(22)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
제 2 층간 절연막(22) 상에는 알루미늄으로 구성되는 제 2 배선층(10)이 선택적으로 배치되고, 컨택트부(9)는 소정의 제 2 배선층(10)에 접속되어 있다.
또한, 제 2 배선층(10)을 덮도록 제 3 층간 절연막(23)이 배치되고, 제 3 층간 절연막(23)을 관통하여 제 2 배선층(10)에 도달하는 복수의 컨택트부(12)가 배치되어 있다. 컨택트부(12)는 제 3 층간 절연막(23)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다. 또한, 층간 절연막(23) 내의 2개의 컨택트부(12) 사이에는 퓨즈(13)가 양자에 전기적으로 접속하도록 배치되고, 퓨즈(13)도 컨택트부(12)와 같은 고융점 금속으로 구성되어 있다.
또, 도 1에 있어서 퓨즈(13)는 하나밖에 배치되어 있지 않지만, 예비 메모리 어레이의 개수에 대응하여 복수개가 배치되어 있는 것은 말할 필요도 없다.
제 3 층간 절연막(23) 상에는 알루미늄으로 구성되는 제 3 배선층(14)이 선택적으로 배치되어 있고, 제 3 층간 절연막(23) 내의 복수의 컨택트부(12)는 제 3 배선층(14) 중 어느 것에 접속되어 있다.
제 3 배선층(14)을 덮도록 최상층의 제 4 층간 절연막(24)이 배치되고, 제 4 층간 절연막(24)를 관통하여 제 3 배선층(14)에 도달하는 컨택트부(15)가 배치되어 있다. 컨택트부(15)는 제 4 층간 절연막(24)을 관통하는 비아홀에 텅스텐 등의 고융점 금속이 충전된 구성으로 이루어져 있다.
그리고, 제 4 층간 절연막(24) 상에는 알루미늄으로 구성되는 제 4 배선층(16)이 선택적으로 배치되어 있고, 컨택트부(15)는 해당 제 4 배선층(16)에 접속되어 있다.
또, 도 1에 있어서는 메모리부의 구성은 생략하고 있지만, 주변 회로부에 포함되는 배선층중 어느 것이 메모리부에 접속되게 된다. 그리고, 본 발명에 있어서는 메모리부의 구성으로 특별히 한정되지는 않고, 스택(stack)형의 캐패시터를 갖는 구성이거나, 트렌치(trench)형의 캐패시터를 갖는 구성이더라도 무방하고, 또한, 스택형의 캐패시터에 있어서는, 원통 캐패시터, 핀(fin) 캐패시터 및 후막 조면(thick-film rough-surface) 캐패시터 등 어떠한 형태의 캐패시터이더라도 좋다.
여기서, 퓨즈(13)의 평면 형상을 도 2에 나타낸다. 도 2는 퓨즈(13)를 층간 절연막(24) 상에서 본 평면도이며, 퓨즈(13)는 컨택트부(12)의 폭과 같은 폭을 갖고, 제 3 층간 절연막(23) 내에 설치되어 있다.
그리고, 퓨즈(13)는 전류에 의해 용단되는 퓨즈이며, 그 폭은 140㎚ 정도로 되고 있고, 도 11을 이용하여 설명한 레이저 용단 퓨즈(19)의 폭 1∼2㎛에 비해 가늘게 형성되어 있다. 또한, 그 길이도 1∼2㎛ 정도이며, 레이저 용단 퓨즈(19)의 길이(30㎛ 정도)와 비교하여, 10분의1 이하로 이루어져 있다.
또한, 퓨즈(13)는 그 양단부에 접속되는 2개의 컨택트부(12) 사이에 흘리는 과전류에 의해 용단되기 때문에, 레이저 용단 퓨즈(19)와 같이 집중적으로 배치할 필요가 없고, 또한, 어떤 층간 절연막 내에 배치해도 무방하고, 도 1에 있어서는 제 3 층간 절연막(23) 내에 배치한 구성을 예시하고 있다.
또, 도 1에 있어서는 퓨즈(13)의 상부에 대응하는 제 4 층간 절연막(24)의 상부에는 배선층은 배치되어 있지 않지만, 여기에 배선층을 배치해도 되는 것은 말할 필요도 없다.
<B. 제조 방법>
다음에, 제조 공정을 순서대로 도시한 단면도인 도 3 및 도 4를 이용하여, 반도체 장치(100)의 제조 방법에 대하여 설명한다.
우선, 도 3에 도시된 공정에서, 종래의 제조 방법에 의해 반도체 기판(1)의 표면 내에 분리 절연막(2)를 선택적으로 형성하고, 분리 절연막(2)으로 규정되는 복수의 영역에 불순물을 도입하여 복수의 웰 영역(4)을 형성하며, 복수의 웰 영역(4) 상에 각각 MOS 트랜지스터(MT)를 형성한다. 또, MOS 트랜지스터(MT)의 제조 방법은 종래의 기법을 채용한다.
다음에, 복수의 MOS 트랜지스터(MT) 상부를 예컨대 실리콘 산화막으로 피복하여 제 1 층간 절연막(21)을 형성하고, CMP(Chemical Mechanical Polishing) 처리에 의해 평탄화한다. 그리고, 제 1 층간 절연막(21)을 관통하여 각각의 소스·드레인 영역(5)에 도달하는 콘택트 홀을 형성하고, 해당 콘택트 홀에 텅스텐 등의 고융점 금속을 충전하여 컨택트부(7)를 형성한다.
다음에, 제 1 층간 절연막(21) 상에 알루미늄층을 전면에 형성하고, 소정의 배선 패턴에 맞춰 선택적으로 제거함으로써, 제 1 배선층(8)을 형성한다. 그리고, 제 1 배선층(8) 상부를 예컨대 실리콘 산화막으로 피복함으로써 제 2 층간 절연막(22)를 형성하고, CMP 처리에 의해 평탄화한다. 그리고, 제 2 층간 절연막(22)을 관통하여 제 1 배선층(8)에 도달하는 비아홀을 형성하고, 해당 비아홀에 텅스텐 등의 고융점 금속을 충전하여 컨택트부(9)를 형성한다.
계속해서, 제 2 층간 절연막(22) 상에 알루미늄층을 전면에 형성하여, 소정의 배선 패턴에 맞춰 선택적으로 제거함으로써 제 2 배선층(10)을 형성한다. 그리고, 제 2 배선층(10) 상을 예컨대 실리콘 산화막으로 피복함으로써 제 3 층간 절연막(23)을 형성하고 CMP 처리에 의해 평탄화한다.
그 후, 제 3 층간 절연막(23) 상에 레지스트 마스크(RM1)를 형성하고, 레지스트 마스크(RM1)를 이용하여 건식 에칭에 의해 컨택트부(12)를 형성하기 위한 비아홀(HL1)(관통되지 않은 제 1 및 제 2 홀)을 패터닝한다. 또, 레지스트 마스크(RM1)는 비아홀(HL1)을 패터닝하기 위한 개구부를 갖도록 형성되는 것은 말할 필요도 없다.
비아홀(HL1)은 제 3 층간 절연막(23)의 주 표면으로부터 그 두께의 3분의 1정도의 깊이로 형성된다.
그리고, 레지스트 마스크(RM1)를 제거한 후, 도 4에 도시된 공정에서 제 3 층간 절연막(23) 상에 퓨즈(13)의 형성 위치에 대응하는 부분이 퓨즈(13)의 형상에 일치하는 개구부(OP1)로 된 레지스트 마스크(RM2)를 형성한다. 또, 레지스트 마스크(RM2)는 컨택트부(12)를 형성하기 위한 개구부도 갖고 있다.
그리고, 레지스트 마스크(RM2)를 이용하여, 건식 에칭에 의해 퓨즈(13)를 형성하기 위한 개구부(OP11)를 형성함과 동시에, 제 2 배선층(10)에 도달하는 비아홀(HL2)(제 1 및 제 2 홀)을 형성한다. 따라서, 개구부(OP11)의 형성과 비아홀(HL2)의 제 2 배선층(10)으로의 도달은 동시에 이루어진다.
또, 퓨즈(13)를 형성하기 위한 개구부(OP11)의 깊이는, 제 3 층간 절연막(23)의 주 표면으로부터 그 두께의 3분의 1정도이며, 제 3 층간 절연막(23)의 두께가 1㎛ 정도라고 하면, 개구부(OP11)의 깊이는 300㎚ 정도가 된다. 또한, 제 2 배선층(10)의 두께는 300㎚ 정도이며, 이것은, 제 1 배선층(8), 제 3 배선층(14), 제 4 배선층(16)에 관해서도 같은 두께이다.
다음에, 비아홀(HL2)과 같이 개구부(OP11) 내에도 텅스텐 등의 고융점 금속을 충전하여, 컨택트부(12)를 형성함과 동시에 퓨즈(13)를 컨택트부(12)와 같은 재질로 형성한다.
그 후, 레지스트 마스크(RM2)를 제거하여, 제 3 층간 절연막(23) 상에 알루미늄층을 전면에 형성하고, 소정의 배선 패턴에 맞춰 선택적으로 제거함으로써, 제 3 배선층(14)을 형성한다. 그리고, 제 3 배선층(14) 상을 예컨대 실리콘 산화막으로 피복하여 제 4 층간 절연막(24)을 형성하고, CMP 처리에 의해 평탄화를 수행한다. 그리고, 제 4 층간 절연막(24)을 관통하여, 제 3 배선층(14)에 도달하는 비아홀을 형성하고, 해당 비아홀에 텅스텐 등의 고융점 금속을 충전하여 컨택트부(15)를 형성한다.
그리고, 제 4 층간 절연막(24) 상에 알루미늄층을 전면에 형성하고, 소정의 배선 패턴에 맞춰 선택적으로 제거하여 제 4 배선층(16)을 형성함으로써, 도 1에 도시된 반도체 장치(100)를 얻는다.
또, 도시하지 않은 메모리부에 관해서는, 캐패시터를 포함하는 주된 구성이 제 1 층간 절연막(21)에 덮이도록 형성되고, MOS 트랜지스터(MT)의 형성에 맞춰 메모리부의 트랜지스터도 형성된다. 또한, 층간 절연막(21)은 메모리부의 구성에 맞춰 복수의 층간 절연막을 적층한 구성이 되는 경우가 있지만, 도시 등은 생략하고있다.
이상 설명한 제조 방법에 있어서는, 컨택트부(12)의 에칭 공정을 2단계로 나누어 형성하고, 그 제 2 단계에서, 퓨즈(13)를 형성하기 위한 개구부(OP11)를 함께 형성하는 방법에 대하여 설명하였지만, 도 5에 도시된 퓨즈(13A)와 같이, 그 폭을 컨택트부(12)의 폭보다 작게함으로써, 컨택트부(12)와 퓨즈(13A)를 형성하기 위한 개구부를 한 번의 에칭으로 형성할 수도 있게된다.
즉, 퓨즈(13A)의 폭을 컨택트부(12)의 폭(약 40㎚)의 2분의1∼3분의1 정도(10∼20㎚)로 설정함으로써, 개구폭과 깊이의 어스펙트비에 의해, 비아홀에 대해서는 제 2 배선층(10)에 도달하는 깊이로 형성되어 되지만, 퓨즈(13A)를 형성하기 위한 개구부에 대해서는, 제 3 층간 절연막(23)의 주 표면으로부터 그 두께의 3분의1 정도, 최대 2분의 1정도의 깊이까지 밖에 도달하지 않고, 도 4에 도시된 개구부(0P11)와 같은 단면 형상의 개구부를 형성할 수 있다.
또, 도 5에 도시된 바와 같이 폭이 작게 된 퓨즈(13A)는 도 2에 도시된 퓨즈(13)에 비해 용단하기 쉬운 특징을 갖고 있다.
<C. 작용 효과>
이상 설명한 반도체 장치(100)에 있어서는, 전류에 의해 용단하는 퓨즈(13)가 컨택트부(12)의 제조 공정에서 동시에 형성되고, 그 재질이 컨택트부(12)와 같은 텅스텐 등의 고융점 금속이기 때문에, 알루미늄으로 구성되는 각 배선층에 비해 저항율이 높고, 용단하기 쉬운 특징이 있다.
또한, 전류에 의해 용단하기 때문에, 레이저 용단 퓨즈에 비해 가늘게 형성할 수 있고, 그 길이도 레이저 용단 퓨즈와 비교하여 10분의 1 이하로 할 수 있다.
또한, 레이저 용단 퓨즈와 같이 집중적으로 배치할 필요가 없고, 더욱이 어떤 층간 절연막 중에 배치하더라도 무방하여, 배치의 자유도를 높일 수 있다.
또한, 전류에 의해 용단하기 때문에, 하층의 구성에 용단의 영향이 미치지 않고, 퓨즈(13)의 하부에는, 도 1에 도시된 바와 같이 제 2 배선층(10),제 1 배선층(8) 뿐만 아니라 MOS 트랜지스터(MT) 등의 반도체 소자를 형성할 수 있게 되어, 반도체 장치의 집적도 향상에 기여할 수 있다.
<D. 변형예>
도 1을 이용하여 설명한 반도체 장치(100)에 있어서는, 컨택트부(12)의 에칭 공정을 2 단계로 나누고, 그 제 2 단계에서 퓨즈(13)를 형성하기 위한 개구부(OP11)를 함께 형성하여 퓨즈(13)의 형성 깊이를 한정했지만, 도 6에 도시된 반도체 장치(100A)와 같이, 에칭 정지막(25)을 갖춤으로써 퓨즈(13)의 형성 깊이를 한정해도 좋다.
도 6에 도시된 반도체 장치(100A)에서는, 제 3 층간 절연막(23) 대신에, 하부 층간 절연막(231) 및 상부 층간 절연막(232) 및, 그 양자 사이에 끼이는 에칭 정지막(25)으로 구성되는 제 3 층간 절연막(23A)이 배치되어 있다.
에칭 정지막(25)은 예컨대 두께 10∼50㎚의 실리콘 질화막(Si3N4)으로 구성되어 있고, 실리콘 산화막인 하부층간 절연막(231) 및 상부 층간 절연막(232)의 에칭에 대해서는 내성을 갖고 있다.
따라서, 퓨즈(13)를 형성하는 깊이는, 상부 층간 절연막(232)의 두께, 즉 에칭 정지막(25)의 형성 깊이에 의해서 한정되어, 퓨즈(13)의 형성 깊이가 통일되므로, 복수의 퓨즈(13)에 있어서의 개개의 저항치를 같게 할 수 있어, 용단에 필요한 전류가 개개의 퓨즈(13)마다 달라지는 것을 방지할 수 있기 때문에, 용단이 불충분한 퓨즈가 발생하는 것을 방지할 수 있다.
또, 도 6에 있어서는 도 1을 이용하여 설명한 반도체 장치(100)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.
다음에, 제조 공정을 순서대로 나타내는 단면도인 도 7∼도 10을 이용하여 반도체 장치(100A)의 제조 방법에 대하여 설명한다.
우선, 도 3을 이용하여 설명한 반도체 장치(100)의 제조 방법과 같은 공정을 거쳐서, 도 7에 도시된 바와 같이 제 2 층간 절연막(22) 상에 제 2 배선층(10)을 형성한 후, 제 2 배선층(10) 상을 예컨대 실리콘 산화막으로 피복하여 하부 층간 절연막(231)을 형성한다.
그 후, 하부 층간 절연막(231) 상에 두께 10∼50㎚의 실리콘 질화막으로 에칭 정지막(25)을 형성한다. 그리고, 에칭 정지막(25) 상에 상부 층간 절연막(232)을 형성한다. 이것은 퓨즈(13)의 두께에 맞춰 300㎚ 정도의 두께로 한다.
다음에, 도 8에 도시된 공정에서, 상부 층간 절연막(232) 상에 레지스트 마스크(RM3)를 형성하고, 레지스트 마스크(RM3)를 이용하여 건식 에칭에 의해 컨택트부(12)를 형성하기 위한 비아홀(HL3)(제 1 단계의 제 1 및 제 2 홀)을 패터닝한다. 또, 레지스트 마스크(RM3)는 비아홀(HL3)을 패터닝하기 위한 개구부를 갖도록 형성되는 것은 말할 필요도 없다.
이 에칭은 상부 층간 절연막(232)을 대상으로 삼아, C4F8등을 이용한 건식 에칭을 수행하기 때문에 에칭 정지막(25)에서 에칭이 정지된다.
다음에, 레지스트 마스크(RM3)를 이용하여, 에칭 정지막(25)을 에칭하여 비아홀(HL3)을 깊게 해서 비아홀(HL4)(제 2 단계의 제 1 및 제 2 홀)로 만든다. 이 에칭에 있어서는 CHF3등을 이용한 건식 에칭을 실행하기 때문에 하부 층간 절연막(231)에서 에칭이 정지된다.
그리고, 레지스트 마스크(RM3)를 제거한 후, 도 10에 도시된 공정에서 상부 층간 절연막(232) 상에 퓨즈(13)의 형성 위치에 대응하는 부분이 퓨즈(13)의 형상에 일치하는 개구부(OP1)로 된 레지스트 마스크(RM4)를 형성한다. 또, 레지스트 마스크(RM4)는 컨택트부(12)를 형성하기 위한 개구부도 갖고 있다.
그리고, 레지스트 마스크(RM4)를 이용하여, 건식 에칭에 의해 퓨즈(13)를 형성하기 위한 개구부(OP11)를 형성함과 동시에, 제 2 배선층(10)에 도달하는 비아홀(HL5)(제 1 및 제 2 홀)을 형성한다. 따라서, 개구부(OP11)의 형성과 비아홀(HL5)의 제 2 배선층(10)으로의 도달은 동시에 이루어진다.
이 건식 에칭은 상부 층간 절연막(232)을 대상으로 삼고 있고, 에칭 정지막(25)에서 에칭이 정지하기 때문에, 개구부(OP11)의 깊이는 상부 층간절연막(232)의 두께와 같게 된다. 한편, 비아홀(HL4)에 있어서는 에칭이 진행하여, 제 2 배선층(10)에 도달하는 비아홀(HL5)이 형성된다.
다음에, 비아홀(HL5)과 같이 개구부(OP11) 내에도 텅스텐 등의 고융점 금속을 충전하여 컨택트부(12)를 형성함과 동시에 퓨즈(13)를 컨택트부(12)와 같은 재질로 형성한다.
그 후는 도 3을 이용하여 설명한 반도체 장치(100)의 제조 방법과 같은 공정을 거쳐 도 6에 도시된 반도체 장치(100A)가 얻어진다.
본 발명의 제 1 특징에 따른 반도체 장치에 의하면, 퓨즈가 층간 절연막을 관통하여 간격을 두고 배치되는 제 1 및 제 2 컨택트부에 끼여, 양자와 전기적으로 접속되도록 층간 절연막의 표면 내에 배치되고, 제 1 및 제 2 컨택트부와 같은 재질이며, 또한 상층 배선층과 다른 재질의 도전체로 구성되기 때문에, 도전체로서 텅스텐 등의 고융점 금속을 사용할 수 있게 되어, 저항율이 높고 용단하기 쉬운 퓨즈를 얻을 수 있다. 또한, 퓨즈는 제 1 및 제 2 컨택트부 사이에 과전류를 흘려서 용단하기 때문에, 레이저 용단 퓨즈에 비해 가늘게 형성할 수 있고, 그 길이도 레이저 용단 퓨즈와 비교하여 짧게 할 수 있어, 반도체 장치의 소형화에 기여한다. 또한, 레이저 용단 퓨즈와 같이 집중적으로 배치할 필요가 없고, 더우기, 어떤 층간 절연막 내에 배치해도 무방하여, 배치 자유도를 높일 수 있다. 또한, 퓨즈를 전류에 의해 용단하기 때문에, 하층의 구성에 용단의 영향이 미치지 않는다.
본 발명의 제 2 특징에 따른 반도체 장치에 의하면, 퓨즈의 층간 절연막 표면 내에서의 형성 깊이가 상부 층간 절연막의 두께로 한정되기 때문에, 복수의 퓨즈를 배치하는 경우에 퓨즈의 형성 깊이를 통일하여 개개의 저항치를 같게 할 수 있고, 용단에 필요한 전류가 개개의 퓨즈마다 달라지는 것이 방지할 수 있어, 용단이 불충분한 퓨즈가 발생하는 것을 방지할 수 있다.
본 발명의 제 3 특징에 따른 반도체 장치에 의하면, 상부 층간 절연막 및 하부층간 절연막과, 에칭 정지막에서 에칭율이 크게 다르기 때문에, 에칭 정지막의 에칭 정지 기능이 충분히 발휘된다.
본 발명의 제 4 특징에 따른 반도체 장치에 의하면, 퓨즈의 바로 아래에 다층 배선 중 어느 배선층을 배치함으로써, 반도체 장치의 소형화에 기여한다.
본 발명의 제 5 특징에 따른 반도체 장치에 의하면, 퓨즈 바로 아래의 반도체 기판 상에 반도체 소자를 배치함으로써, 반도체 장치의 소형화에 기여한다.
본 발명의 제 6 특징에 따른 반도체 장치의 제조 방법에 의하면, 퓨즈가 층간 절연막을 관통하여 간격을 두고 배치되는 제 1 및 제 2 컨택트부에 사이에 끼여 양자와 전기적으로 접속되도록 층간 절연의 표면 내에 배치되고, 제 1 및 제 2 컨택트부와 같은 재질이고 상층 배선층과 다른 재질인 도전체로 구성된 반도체 장치를 비교적 용이하게 얻을 수 있다.
본 발명의 제 7 특징에 따른 반도체 장치의 제조 방법에 의하면, 에칭 정지막 등을 사용하지 않고서 개구부를 형성할 수 있어, 제조 공정을 간략화할 수 있으면서, 구성이 비교적 간단한 반도체 장치를 얻을 수 있다.
본 발명의 제 8 특징에 따른 반도체 장치의 제조 방법에 의하면, 층간 절연막 내에서의 퓨즈의 형성 깊이가 상부 층간 절연막의 두께로 한정되어, 복수의 퓨즈를 배치하는 경우에 퓨즈의 형성 깊이를 통일하여 개개의 저항치를 같게 할 수 있어, 용단에 필요한 전류가 개개의 퓨즈마다 달라지는 것을 방지할 수 있어, 용단이 불충분한 퓨즈가 발생하는 것을 방지한 반도체 장치를 비교적 용이하게 얻을 수 있다.
본 발명의 제 9 특징에 따른 반도체 장치의 제조 방법에 의하면, 상부 층간 절연막 및 하부 층간 절연막과, 에칭 정지막에서 에칭율이 크게 다르기 때문에, 에칭 정지막의 에칭 정지 기능이 충분히 발휘되어, 퓨즈의 층간 절연막 내에서의 형성 깊이를 상부 층간 절연막의 두께로 확실히 한정할 수 있다.

Claims (2)

  1. 반도체 기판과,
    상기 반도체 기판 상에 배치된 다층 배선층과,
    상기 다층 배선 중 하층 배선층과 상층 배선층 사이에 배치된 층간 절연막과,
    상기 층간 절연막을 관통하여, 상기 하층 배선층과 상층 배선층을 전기적으로 접속하는 제 1 및 제 2 컨택트부와,
    상기 제 1 및 제 2 컨택트부 사이에 끼여, 양자와 전기적으로 접속되도록 상기 층간 절연막의 표면 내에 배치되되, 상기 제 1 및 제 2 컨택트부와 같은 재질이며, 또한 상기 상층 배선층과 다른 재질의 도전체로 구성되어, 상기 제 1 및 제 2 컨택트부 사이에 과전류를 흘려 용단시킬 수 있는 퓨즈
    를 구비한 반도체 장치.
  2. 퓨즈를 갖춘 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판상에 선택적으로 하층 배선층을 배치하고, 상기 하층 배선층을 덮도록 층간 절연막을 배치하는 공정과,
    (b)상기 층간 절연막을 선택적으로 제거하여, 상기 층간 절연막 내에 간격을 두고 상기 층간 절연막을 관통하여 상기 하층 배선층 상에 도달하는 제 1 및 제 2홀을 형성함과 동시에, 상기 제 1 및 제 2 홀 사이의 상기 층간 절연막의 표면 내에 상기 제 1 및 제 2 홀 사이를 관통하도록 상기 퓨즈의 형상에 일치하는 개구부를 형성하는 공정과,
    (c) 상기 개구부 및 상기 제 1 및 제 2 홀에 같은 재질의 도전체를 매립하여, 상기 퓨즈 및, 상기 퓨즈에 전기적으로 접속됨과 동시에 상기 하층 배선층에도 전기적으로 접속되는 제 1 및 제 2 컨택트부를 형성하는 공정과,
    (d) 상기 제 1 및 제 2 컨택트부 상에 전기적으로 접속되도록, 상기 층간 절연막 상에 상기 퓨즈와 다른 재질의 도전체로 상층 배선층을 선택적으로 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법.
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