CN1574340A - 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法 - Google Patents

具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1574340A
CN1574340A CNA2004100616467A CN200410061646A CN1574340A CN 1574340 A CN1574340 A CN 1574340A CN A2004100616467 A CNA2004100616467 A CN A2004100616467A CN 200410061646 A CN200410061646 A CN 200410061646A CN 1574340 A CN1574340 A CN 1574340A
Authority
CN
China
Prior art keywords
lower interconnect
fuse
integrated circuit
guard ring
numbered
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100616467A
Other languages
English (en)
Other versions
CN100361300C (zh
Inventor
赵太熙
金善俊
边光宣
慎惠苑
姜赫镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1574340A publication Critical patent/CN1574340A/zh
Application granted granted Critical
Publication of CN100361300C publication Critical patent/CN100361300C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

设置一种集成电路器件，包括一集成电路基片和在集成电路基片上的间隔开的第一至第四下部互连。该第三和第四间隔开的下部互连平行于第一和第二下部互连。在第一和第二下部互连之间的第一和第二下部互连上设置第一熔丝，并电耦合到第一和第二下部互连。该第二熔丝间隔开第一熔丝设置，并设置在第三和第四下部互连上。该第二熔丝处在第三和第四下部互连之间，并被电耦合到第三和第四下部互连。同时也提供了制造集成电路器件的相关方法。

Description

具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法
参考相关申请
本申请涉及和要求2003年6月24日提交的韩国专利申请2003-41249的优先权，韩国专利申请完整的公开在此一并作为参考。
技术领域
本发明涉及集成电路器件及其制造方法，特别涉及具有熔丝区域的集成电路器件及其制造方法。
背景技术
在存储器器件装配前，一般地测试集成电路基片上设置的集成电路存储器器件。在这个过程中，集成电路存储器器件可分类为好或者坏。如果芯片由于一个或者多个失效的元件而被分类为坏故障，那么失效元件可以由已包括在存储器器件中的冗余元件来代替。该修补处理可包括照射激光束用来熔断一个或更多熔丝。熔断熔丝允许冗余的元件在写/读模式下具有与失效元件相同的地址。总体上说，熔丝与集成电路器件的位线同时形成。换句话说，应用单一步骤，如，光刻/蚀刻，可同时形成熔丝和位线。在一些集成电路器件中，为了减少位线的电阻抗，位线可由如钨的金属材料形成。从而，该熔丝也可包括金属材料。
参照图1A和1B，将分别讨论了传统的熔丝区域部分的俯视图，和沿着图1A的线‘I-I’的横截面视图。在集成电路基片1的表面上设置了较低的层间绝缘层3。在下部层间绝缘层3上设置熔丝5。熔丝5包括第一和第二平行的子熔丝5a和5b及连接第一子熔丝5a的第一末端与第二子熔丝5b的第一末端的熔丝连接5c。第一和第二子熔丝5a和5b及熔丝连接5c可通过应用单一光刻/蚀刻处理构图金属层、如钨层来形成。因此，第一和第二子熔丝5a和5b及熔丝连接5c可具有相同的金属层。在熔丝5上设置上层间绝缘层7。由穿透上层间绝缘层7的第一接触孔7a和第二接触孔7b分别暴露第一子熔丝5a的第二末端和第二子熔丝5b的第二末端，由穿透上层间绝缘层7的第三接触孔7c暴露熔丝连接5c。
在第一、第二和第三接触孔7a、7b和7c中可分别设置第一接触插头9a(图1)、第二接触插头9b和第三接触插头9c。在上层间绝缘层7上设置第一金属互连11a、第二金属互连11b和第三金属互连11c。第一金属互连11a电耦合第一接触插头9a，以及第二金属互连11b电耦合第二接触插头9b。另外，第三金属互连11c电耦合第三接触插头9c。从而，通过第一子熔丝5a，第一和第三金属互连11a和11c被电耦合，以及通过第二子熔丝5b，第二和第三金属互连11b和11c被电耦合。在第一至第三金属互连11a、11b和11c上设置钝化层13。在钝化层13和上层间绝缘层7内设置熔丝窗口13a。在第一和第二子熔丝5a和5b上设置熔丝窗口13a。在第一和第二子熔丝5a和5b上可设置层间绝缘层7t，其比初始的上层间绝缘层7薄。
如果第一和第二子熔丝5a和5b之一，例如，第二子熔丝5b在修补处理期间，被穿透熔丝窗口13a的激光束熔断，那么第二子熔丝5b的切断(熔断)区域可暴露于大气。修补处理后，通过装配处理可密封包括熔丝5的集成电路基片。但是，在装配处理前，切断(熔断)子熔丝5b可能暴露于大气的潮湿中或随后的湿处理中，如清洗处理。因此，由可穿透切断第二子熔丝5b和熔丝连接5c的大气潮湿可侵蚀第一子熔丝5a。结果，第一金属互连11a可从第三金属互连11c电断开，这可引起集成电路器件故障。
进一步说，一般地用于熔断(切断)钨熔丝的激光束比用于熔断多晶硅熔丝或钨化硅熔丝的激光束具有较高的能量。正如集成电路存储器器件变得更高集成那样，熔丝的节距尺寸也可以被减少。因此，当预期的熔丝被选择熔断时，由于高能量激光束和/或较小的间距尺寸，邻近已选择熔丝的非选择的熔丝可被损坏或切断。
修补处理后，损坏或切断的钨熔丝可能暴露于大气。因而，由于大气中的潮湿很容易侵蚀损坏或切断的钨熔丝，从而可能引起集成电路器件发生故障。具体地说，钨层相对于多晶硅层和钨化硅层具有相对强的氧化特性。因此，损坏或切断的钨熔丝可导致集成电路器件在后修补的产量的显著减少。
在美国Fukuhara等人的专利申请5,618,750中，提出了一种制造熔丝区域的方法，其解决了以上讨论的一些问题。如在那里阐述的，在集成电路基片上设置间隔开的第一、第二和第三互连。第二和第三互连彼此平行，并与第一互连垂直。第一至第三互连由非腐蚀材料层形成。在第一和第二互连之间的区域上设置第一熔丝，和在第一和第三互连之间的区域上设置第二熔丝。第一熔丝的第一和第二末端分别电耦合第一和第二互连，以及第二熔丝的第一和第二末端分别电耦合第一和第三互连。因此，即使熔丝之一可能被熔断，而潮湿可穿透熔断区域，但由于第一互连包括非腐蚀材料层，邻近熔断熔丝的其它熔丝可不被侵蚀。换句话说，第一和第三互连可充当腐蚀阻止层。
发明内容
本发明实施例提供一种集成电路器件，其包括一集成电路基片及在集成电路基片上的第一至第四间隔开的下部互连。该第三和第四间隔开的下部互连平行于第一和第二下部互连。在第一和第二下部互连上设置第一熔丝，且第一熔丝处在第一和第二下部互连之间，并电耦合到第一和第二下部互连。在第三和第四下部互连上设置第二熔丝，其与第一熔丝间隔。该第二熔丝处在第三和第四下部互连之间，并电耦合到第三和第四下部互连。
在本发明的一些实施例中，集成电路器件可进一步包括集成电路基片上的第一、第二和第三中间互连。该第一、第二和第三中间互连的表面可能具有基本上与第一和第二熔丝表面充分平坦的表面。第一中间互连可在第一下部互连上，并可能电耦合到第一下部互连。第二中间互连可在第二和第四下部互连上，并可能电耦合到第二和第四下部互连。该第三中间互连可在第三下部互连上，并可能电耦合到第三下部互连。
在本发明的更多实施例中，集成电路器件可进一步包括分别在第一、第二和第三中间互连上的第一、第二和第三下部金属互连。该第一、第二和第三下部金属互连分别电耦合到第一、第二和第三中间互连。
在本发明的更多实施例中，集成电路器件可进一步包括围绕第一和第二熔丝的集成电路基片上的熔丝护圈。该熔丝护圈包括在第一和第二熔丝与第一、第二和第三中间互连之间的中间互连护圈。可在中间互连护圈上设置第一金属护圈插头。可在第一金属护圈插头上设置第一金属护圈，和在第一金属护圈上设置第二金属护圈插头。在第二金属护圈插头上设置第二金属护圈。
在本发明的一些实施例中，该集成电路器件可进一步包括第一、第二、第三和第四熔丝接触插头。通过第一和第二熔丝接触插头，第一熔丝电耦合到第一和第二下部互连，通过第三和第四熔丝接触插头，第二熔丝电耦合到第三和第四下部互连。
在本发明的更多实施例中，第一、第二、第三和第四熔丝接触插头包括阻挡金属层和在阻挡金属层上的金属插头层。该阻挡金属层包括氮化钛层。第一、第二、第三和第四下部互连包括非腐蚀材料层。且该非腐蚀材料层可包括多晶硅层和/或多晶硅硅化物层。第一、第二和第三中间互连与第一和第二熔丝可包括钨层。
在本发明的更多实施例中，设置一熔丝区域，其包括集成电路基片和在集成电路基片上的多个间隔开的熔丝。熔丝护圈设置在集成电路基片上并包围多个熔丝。
在本发明的一些实施例中，熔丝护圈可包括中间互连护圈，其具有相对于多个熔丝区域表面充分平坦的表面。在中间互连护圈上可设置第一金属护圈插头。在第一金属护圈插头上可设置第一金属护圈。在第一金属护圈上可设置第二金属护圈插头，以及在第二金属护圈插头上可设置第二金属护圈。
本发明的更多实施例设置一种集成电路器件，其包括具有第一和第二区域的集成电路基片。在集成电路基片上设置下部层间绝缘层，并在集成电路基片上设置多个平行的下部互连。多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，而多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中。在多个下部互连上设置多个平行熔丝，多个熔丝的偶数编号的熔丝处在集成电路基片的第一区域中，并电耦合到多个下部互连的各个偶数编号的下部互连，多个熔丝的奇数编号的熔丝处在集成电路基片的第二区域中，并电耦合到多个下部互连的各个奇数编号的下部互连。在多个平行熔丝上设置多个上互连。多个上互连的第一组电耦合到多个下部互连的奇数编号的下部互连上和多个熔丝的偶数编号的熔丝。多个上互连的第二组电耦合到多个下部互连的偶数编号的下部互连和多个熔丝的奇数编号的熔丝。
在本发明的更多实施例中，集成电路器件可进一步包括在多个下部互连上的中间绝缘层和在多个熔丝上的上绝缘层。在邻近集成电路基片的第一区域的多个下部互连的奇数编号的下部互连上设置多个奇数编号的中间互连。多个奇数编号的中间互连夹置于中间层间绝缘层和上层间绝缘层之间。在邻近第二区域的多个下部互连的偶数编号的下部互连上，设置多个偶数编号的中间互连。多个偶数编号的中间互连夹置于中间层间绝缘层和上层间绝缘层之间。多个上互连的奇数编号的上互连通过多个奇数编号的中间互连电耦合到多个奇数编号的下部互连。多个上互连的偶数编号的上互连通过多个偶数编号的中间互连电耦合到偶数编号的中间互连。
在本发明的一些实施例中，多个奇数编号的中间互连、多个偶数编号的中间互连和多个熔丝可包括相同的材料层。上互连的第一组可邻近集成电路基片的第一区域，并在集成电路基片第二区域的对侧。上互连的第二组可邻近集成电路基片的第二区域，并在集成电路基片第一区域的对侧。
在本发明的更多实施例中，在多个下部互连的偶数编号的下部互连的延伸线上可设置多个熔丝的偶数编号的熔丝。在多个下部互连的奇数编号的下部互连的延伸线上可设置多个熔丝的奇数编号的熔丝。多个下部互连可包括非腐蚀材料层。非腐蚀材料层可包括多晶硅层和/或钨多晶硅硅化物层。多个熔丝可包括钨层。
本发明的更多实施例设置一种集成具有第一和第二区域的集成电路器件。集成电路器件进一步包括多个平行的下部互连。多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，而多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中。在集成电路的第一和第二区域中设置多个熔丝。该多个熔丝具有与多个下部互连重叠的重叠部分。设置多个上互连。多个上互连的第一组电耦合到邻近集成电路基片的第一区域的多个熔丝的末端，多个上互连的第二组电耦合到邻近集成电路基片的第二区域的多个熔丝的末端。多个熔丝重叠部分的末端电耦合到在其下的多个下部互连的末端。
在本发明的一些实施例中，多个下部互连可包括非腐蚀材料层。该非腐蚀材料层可包括多晶硅层和/或多晶硅硅化物层。多个熔丝可包括钨层。
虽然以上主要参照集成电路器件和熔丝区域描述了本发明，但是在此也提供了制造集成电路器件和熔丝区域的方法。
附图说明
图1A是俯视图，示出了传统的熔丝区域。
图1B是沿着图1A的线I-I的横截面视图，示出了传统的熔丝区域。
图2是俯视图，示出了根据本发明的一些实施例的熔丝区域。
图3至图6是沿着图2的线3-3`的横截面视图，示出了根据本发明的一些实施例的在熔丝区域的制造中的处理步骤。
图7是俯视图，示出了根据本发明的进一步的实施例的熔丝区域。
图8是沿着图7的线III-III`的横截面视图，示出了根据本发明的一些实施例的熔丝区域。
图9是沿着图7的线IV-IV`的横截面视图，示出了根据本发明的更多实施例的熔丝区域。
图10是俯视图，示出了根据本发明的另一实施例的熔丝区域。
图11是沿着图10的线V-V`的横截面视图，示出了根据本发明的一些实施例的熔丝区域。
图12是沿着图10的线VI-VI`的横截面视图，示出了根据本发明的更多实施例的熔丝区域。
具体实施方式
在下文中，参照相应附图，将更全面地描述本发明，在这些附图中，示出了本发明优选的实施例。而且，可以以许多不同形式实施本发明，且不应该解释为限制受限于在此陈述的实施例；相反，设置这些实施例，以便于这些公开是彻底的和完整的，且将向本领域的技术人员充分表达本发明的范围。在附图中，为了清楚的目的，层和区域的厚度被增大。应该理解，当一层被称为到在另一层之上时，它可以是直接在其它层上面，或者也可表现为插入层。应该进一步理解，当一层被称为“直接在”另一层之上时，表现为无插入层。全文相同的数字指相同的元件。在此应用的词“和/或”包括相关列出项目的一个或更多的任一和所有的组合。
应该理解，尽管术语第一和第二在此用作描述各种层，但是这些层不应该受这些词语限制。这些词语只用来区分一层与另一层。从而，在未背离本发明的教导的条件下，以下讨论的第一层可以称为第二层，相似地，第二层可以称为第一层。
相对于图2至图11，以下将描述本发明的实施例。图2是俯视图，示出了根据本发明的一些实施例的熔丝区域。图3至图6是沿着图2的线3-3’的横截面视图，示出了根据本发明的一些实施例的熔丝区域制造的处理步骤。
现参照图2和图6，将讨论根据本发明一些实施例的熔丝区域。在集成电路基片51的表面上设置一绝缘层53。例如，绝缘层53可以是一器件绝缘层。在绝缘层53上设置第一、第二、第三和第四下部互连(lower interconnect)55a、55b、55c和55d。第一和第二下部互连55a和55b被设置成第一直线、且彼此间隔开。相似地，第三和第四下部互连55c和55d被设置成与第一直线平行的第二直线，且彼此间隔开。第三下部互连55c与第一下部互连55a相邻，和第四下部互连55d被放置在与第二下部互连55b相邻。在本发明的一些实施例中，第一、第二、第三和第四下部互连55a、55b、55c和55d可包括非腐蚀材料层。例如，非腐蚀材料层可以是多晶硅层和/或多晶硅硅化物层(polycide)。在本发明的某一实施例中，下部互连55a、55b、55c和55d可以是传导层，例如，金属氧化物半导体(MOS)晶体管的栅级或者元件矩阵区域的字线(word line)。
在下部互连55a、55b、55c及55d和绝缘层53上设置一下部层间绝缘层57。通过穿透下部层间绝缘层57的熔丝接触孔59a’、59a”、59b’、59b”、59c’、59c”、59d’和59d”暴露第一、第二、第三和第四下部互连55a、55b、55c和55d的末端。在层间绝缘层57上设置第一、第二和第三中间互连65a、65b和65c及第一和第二熔丝(fuse)65f’和65f”。第一熔丝65f’通过熔丝接触孔59a”和59b’分别与第一和第二下部互连55a和55b电耦合。相似地，第二熔丝65f”通过熔丝接触孔59c”和59d’分别与第三和第四下部互连55c和55d电耦合。因此，在第一和第二下部互连55a和55b之间的区域上设置第一熔丝65f’，而在第三和第四下部互连55c和55d之间的区域上设置第二熔丝65f”。
第一中间互连65a通过熔丝接触孔59a’与第一下部互连55a电耦合，而第三中间互连65c通过熔丝接触孔59c’与第三下部互连55c电耦合。第一和第三中间互连65a和65c分别相对于第一和第二熔丝65f’和65f”放置。第二中间互连65b通过熔丝接触孔59b”和59d”分别与第二下部互连55b和第四下部互连55d电耦合。第二中间互连65b相对于第一和第二熔丝65f’和65f”放置。第一、第二和第三中间互连65a、65b和65c及第一和第二熔丝65f’和65f”可包括(例如)诸如钨层的金属层。将理解为，钨是腐蚀材料，可易受到潮气损坏。
在熔丝接触孔59a’、59a”、59b’、59b”、59c’、59c”、59d和59d”中可设置图6的熔丝接触插头64a’、64a”、64b’和64b”。该熔丝接触插头可包括共形的阻挡(conformal barrier)金属层61a’、61a”、61b’、61b”和在阻挡金属层61a’、61a”、61b’、61b”上的金属插头层63a’、63a”、63b’、63b”。在本发明的一些实施例中，阻挡金属层可以是非腐蚀性材料层，如钛氮氧化物层，而金属插头层可以是钨层。此外，该熔丝接触插头可以包括多晶硅层。
第一和第二熔丝65f’和65f”可被图2中示出的中间互连护圈65g围绕。设置中间互连护圈65g，使其穿过在第一和第二熔丝65f’和65f”与中间互连65a、65b和65c之间的区域。中间互连护圈65g的上表面与第一和第二熔丝65f’和65f”的上表面是充分平坦的。
在包括第一和第二熔丝65f’和65f”及中间互连65a、65b和65c的集成电路基片上设置上层间绝缘层67。该上层间绝缘层67可以是(例如)硼磷硅酸盐玻璃(BPSG)层。该BPSG层具有很强的潮湿吸收率特性。通过穿透上层间绝缘层67的第一金属接触孔(图2的69a、69b和69c)暴露第一至第三中间互连65a、65b和65c。另外，通过穿透上层间绝缘层67的第一金属护圈接触孔(图2的69g)暴露中间互连护圈65g。第一金属接触孔69a、69b和69c及第一金属护圈接触孔69g可分别被第一金属接触插头71a、71b和71c及第一金属护圈插头71g填充。
在上层间绝缘层67上，设置第一、第二和第三下部金属互连73a、73b和73c。第一、第二和第三下部金属互连73a、73b和73c分别通过第一金属接触孔71a、71b和71c与第一、第二和第三中间互连65a、65b和65c电耦合。另外，在第一金属护圈插头71g上设置第一金属护圈73g。
在第一下部金属互连73a、73b和73c上设置一金属间绝缘层75。例如，该金属间绝缘层75可以是旋涂式玻璃(SOG)层，其具有很强的潮湿吸收特性。通过穿透金属间绝缘层75的第二金属护圈接触孔77g暴露第一金属护圈73g。在第二金属护圈接触孔77g内设置第二金属护圈插头79g。在第二金属护圈插头79g上设置第二金属护圈81g。中间互连护圈65g、第一金属护圈插头71g、第一金属护圈73g、第二金属护圈插头79g和第二金属护圈81g形成一熔丝护圈G。
在第二金属护圈81g上设置顺序迭加的第一和第二钝化层83和85。在第一和第二钝化层83和85、金属间绝缘层75和上层间绝缘层67中设置熔丝窗口87。在第一和第二熔丝65f’和65f”上设置熔丝窗口87。因此，在第一和第二熔丝65f’和65f”上设置层间绝缘层67t，其比初始的上层间绝缘层67薄。熔丝窗口87可用于执行用于熔断第一和第二熔丝65f’和65f”的激光修补处理。
如上所讨论的，本发明的一些实施例设置相邻的第一和第二熔丝65f’和65f”，其通过第二和第四下部互连55b和55d彼此电耦合，形成非腐蚀材料层。这样，即使第一和第二熔丝65f’和65f”之一应用激光修补处理被熔断，那么由于下部互连55a、55b、55c和55d的存在，与熔断熔丝相邻的另一熔丝可不被侵蚀。因此，可减少邻近被熔断熔丝的其它熔丝将被侵蚀的可能性。另外，熔丝护圈G包围第一和第二熔丝65f’和65f”。因此，即使层间绝缘层57和67及金属间绝缘层75可以是(例如)BPSG层或SOG层，那么熔丝护圈G可以阻挡通过融丝窗口87进入层间绝缘层57和67及金属层间绝缘层75的潮湿。从而，熔丝护圈G可减少邻近第一和第二熔丝65f’和65f”的内部电路被损坏的可能性。
现参照图3至图6，将讨论根据本发明一些实施例的具有熔丝区域的集成电路器件制造中的处理步骤。现参照图2和图3，绝缘层53，如器件绝缘层，在集成电路基片51上形成。在绝缘层53上形成传导层。该传导层可以是(例如)MOS晶体管的栅极层。在本发明的这些实施例中，传导层可包括非腐蚀材料层，如多晶硅层和/或多晶硅硅化物层。该传导层被构图以在绝缘层53上形成为彼此间隔开的第一、第二、第三和第四下部互连55a、55b、55c和55d。第一和第二下部互连55a和55b形成为第一直线，而第三和第四下部互连55c和55d形成为与第一直线平行的第二直线。第三下部互连55c邻近第一下部互连55a形成，而第四下部互连55d邻近第二下部互连55b形成。在下部互连55a、55b、55c及55d上形成下部层间绝缘层57。该下部层间绝缘层57可包括(例如)具有很强潮湿吸收率特性的BPSG层。
现参照图2和图4，下部层间绝缘层57被构图形成熔丝接触孔(图2的59a’，59a”，59b’，59b”，59c’，59c”，59d’和59d”)，其暴露第一、第二、第三和第四下部互连55a、55b、55c和55d的末端。在熔丝接触孔59a’、59a”、59b’、59b”、59c’、59c”、59d’和59d”上形成中间互连层。在如动态随即存储存储器(DRAM)的集成电路存储器器件中，中间互连层可对应导电层以形成位线。在本发明的一些实施例中，为了可能减少位线的电阻抗，中间互连层可包括钨层。应该理解，钨可以是腐蚀材料层，所以，易于受到潮湿作用。
在本发明的一些实施例中，在中间互连层形成之前，可在熔丝接触孔59a’、59a”、59b’、59b”、59c’、59c”、59d’和59d”中形成熔丝接触插头(图4的64a’、64a”、64b’和64b”)。在本发明的这些实施例中，熔丝接触插头64a’、64a”、64b’和64b”可包括阻挡金属层61a’、61a”、61b’和61b”及金属插头层63a’、63a”、63b’、63b”。该阻挡金属层61a’、61a”、61b’和61b”可包括(例如)对应于非腐蚀材料层的钛氮氧化物层。金属插头层63a’、63a”、63b’和63b”可包括(例如)钨层。
在熔丝接触孔59a’、59a”、59b’、59b”、59c’、59c”、59d’和59d”上，构图中间互连层以形成第一和第二熔丝65f’和65f”及第一、第二和第三中间互连65a、65b和65c。在第一和第二下部互连55a和55b之间的区域上形成第一熔丝65f’，在第二和第三下部互连55c和55d之间的区域上形成第二熔丝65f”。第一熔丝65f’通过熔丝接触孔59a”和59b’分别与第一和第二下部互连55a和55b电耦合，以及第二熔丝65f”通过熔丝接触孔59c”和59d’分别与第三和第四下部互连55c和55d电耦合。进一步说，通过熔丝接触孔59a’，第一中间互连65a与第一下部互连55a电耦合，并位于第一熔丝65f’的对侧。通过熔丝接触孔59b”和59d”，第二中间互连65b分别与第二下部互连55b和第四下部互连55d电耦合，并位于第一和第二熔丝65f’和65f”的对侧。进一步说，通过熔丝接触孔59c’，第三中间互连65c与第三下部互连55c电耦合，并位于第二熔丝65f”的对侧。
在本发明的一些实施例中，围绕第一和第二熔丝65f’和65f”的中间互连护圈65g可与第一和第二熔丝65f’和65f”及中间互连65a、65b和65c同时形成。如图2所示，形成中间互连护圈65g，以穿过第一和第二熔丝65f’和65f”与中间互连65a、65b和65c之间的区域。
现参照图2和图5，在包括第一和第二熔丝65f’和65f”的集成电路基片上形成上层间绝缘层67。上层间绝缘层67也可以具有BPSG层。构图上层间绝缘层67以形成第一金属接触孔69a、69b和69c，其暴露第一至第三中间互连65a、65b和65c。第一金属接触孔69a暴露第一中间互连65a，而第三金属接触孔69c暴露第三中间互连65c。相似地，第二金属接触孔69b暴露第二中间互连65b。在包括中间互连护圈65g的本发明实施例中，形成暴露中间互连护圈65g的第一金属护圈接触孔69g。
在第一金属接触孔69a、69b和69c及第一金属护圈接触孔69g上形成第一金属层。第一金属层可包括(例如)铝层、钨层和/或铜层。在形成第一金属层之前，可分别在第一金属接触孔69a、69b和69c及第一金属护圈接触孔69g内形成第一金属接触插头71a、71b和71c及第一金属护圈插头71g。第一金属接触插头71a、71b和71c及第一金属护圈插头71g可包括金属层，如钨层。
构图第一金属层以分别形成第一、第二和第三下部金属互连73a、73b和73c，其覆盖第一金属接触插头71a、71b和71c。进一步说，可形成第一金属护圈73g以覆盖第一金属护圈插头71g。在本发明的实施例中，第一金属层包括铜层，该铜层应用金属镶嵌(damascene)技术，来构图。
现参照图2和6，在包括第一至第三下部金属互连73a、73b和73c及第一金属护圈73g的集成电路基片上形成金属间绝缘层75。金属间绝缘层75可包括SOG层。像BPSG层一样，该SOG层可具有很强的潮湿吸收率特性。该SOG层由于其平坦性质可应用在温度低于约200℃条件下。构图金属层间绝缘层75以形成第二金属护圈接触孔77g，其暴露第一金属护圈73g。可在第二金属护圈接触孔77g中形成第二金属护圈插头79g。第二金属护圈插头79g可由如第一金属护圈插头71g相同的材料层形成。
在包括第二金属护圈插头79g的集成电路基片上形成第二金属层。第二金属层可由(例如)铝层、钨层和/或铜层形成。构图第二金属层以形成第二金属护圈81g，其覆盖第二金属护圈插头79g。中间互连护圈65g、第一金属护圈插头71g、第一金属护圈73g、第二金属护圈插头79g和第二金属护圈81g形成一熔丝护圈G。
在具有第二金属护圈81g的集成电路基片上顺序形成第一和第二钝化层83和85。第一和第二钝化层83和85可分别包括(例如)等离子氧化物层和等离子氮化物层。第二钝化层85(例如，等离子氮化物层)可减少外部潮湿穿透在集成电路基片51上形成的集成电路的可能性。进一步说，第一钝化层83(例如，等离子氧化物层)可用作可减轻等离子氮化物层的应力的缓冲层。
在第一和第二熔丝65f’和65f”上，蚀刻第一和第二钝化层83和85、金属间绝缘层75和上层间绝缘层67来形成熔丝窗口87。可靠近第一和第二熔丝65f’和65f”蚀刻熔丝窗口87，但是在暴露第一和第二熔丝65f’和65f”前，不应该停止蚀刻。因此，在第一和第二熔丝65f’和65f”上设置层间绝缘层67t，其比初始的上层间绝缘层67薄。如图6所示，熔丝窗口87至少暴露上层间绝缘层67和金属间绝缘层75的一部分。在本发明的实施例中，如上所描述的，上层间绝缘层67和金属间绝缘层75包括具有很强潮湿吸收率特性的BPSG层和/或SOG层，大气中的外部潮湿可传入上层间绝缘层67和金属间绝缘层75中。但是，熔丝护圈G可减少外部潮湿将到达邻近熔丝65f’和65f”的内部电路(未示出)的可能性。通过如箭头“A”所指示的，外部潮湿可被传入第一和第二熔丝65f’和65f”与中间互连护圈65g之间的部分。因此，根据本发明的一些实施例，传入内部电路的潮湿量可减少。
图7是俯视图，示出了根据本发明的另一实施例的熔丝区域。图8是沿着图7的线III-III’的横截面视图，而图9是沿着图7的线IV-IV’的横截面视图。现参照图7、8和9，在集成电路基片101上迭加下部层间绝缘层103。集成电路基片101的部分被分成彼此相邻的第一区域123a和第二区域123b。在下部层间绝缘层103上布置多个平行的下部互连。例如，如图7所示，下部互连可包括第一、第二、第三和第四下部互连105a、105b、105c和105d。在本发明的这些实施例中，在第一区域123a中布置第一和第三下部互连105a和105c，即奇数编号的下部互连，在第二区域123b中布置第二和第四下部互连105b和105d，即偶数编号的下部互连。
下部互连105a、105b、105c和105d可以是导电的图型(pattern)，其与集成电路器件内的MOS晶体管的栅极同时形成。换句话说，下部互连105a、105b、105c和105d是与栅极一样的材料层。例如，下部互连105a、105b、105c和105d可以是非腐蚀材料层图型，如多晶硅图型和/或钨多晶硅硅化物图型。
在下部互连105a、105b、105c和105d和下部层间绝缘层103上设置中间层间绝缘层107。通过穿透中间层间绝缘层107的第一到第八个熔丝接触孔107a’、107a”、107b’、107b”、107c’、107c”、107d’和107d”暴露下部互连105a、105b、105c和105d的末端。具体地说，第一和第二熔丝接触孔107a’和107a”暴露第一下部互连105a的末端，而第三和第四熔丝接触孔107b’和107b”暴露第二下部互连105b的末端。相似地，第五和第六熔丝接触孔107c’和107c”暴露第三下部互连105c的末端，而第七和第八熔丝接触孔107d’和107d”暴露第四下部互连105d的末端。
可在第一和第二熔丝接触孔107a’和107a”中分别形成第一和第二熔丝接触插头109a’和109a”。相似地，可在第三至第八熔丝接触孔107b’、107b”、107c’、107c”、107d’和107d”中分别设置第三至第八熔丝接触插头(未示出)。该熔丝接触插头可包括(例如)阻挡金属层和阻挡金属层上的金属插头层。在本发明的这些实施例中，阻挡金属层可以是非腐蚀材料层，如氮化钛层，而金属插头层可以是钨层。在本发明的这些实施例中，熔丝接触插头可包括多晶硅层。
在中间层间绝缘层107上布置多个熔丝，如第一至第四平行熔丝111a”、111b”、111c”和111d”。在本发明的这些实施例中，第二和第四熔丝111b”和111d”，如，偶数编号熔丝，位于第一区域123a中，第一和第三熔丝111a”和111c”，如，奇数编号熔丝，位于第一区域123b中。进一步说，第一至第四熔丝111a”、111b”、111c”和111d”分别布置在第一至第四下部互连105a、105b、105c和105d的延伸线中。因此，在第一区域123a(或第二区域123b)中的偶数熔丝的节距尺寸比传统器件的节距尺寸增加约2倍。换句话说，熔丝之间相对于传统器件可增加距离S。熔丝111a”、111b”、111c”和111d”可包括金属层，如，钨层。
通过第四和第八熔丝接触插头，第二和第四熔丝111b”和111d”分别电耦合到第二和第四下部互连105b和105d，而且通过第二和第六熔丝接触插头，第一和第三熔丝111a”和111c”分别电耦合到第一和第三下部互连105a和105c。
进一步说，在中间层间绝缘层107上可设置第一和第三中间互连111a’和111c’。第一和第三中间互连111a’和111c’邻近第一区域123a，其位于第二区域123b的对侧。另外，在中间层间绝缘层107上也设置第二和第四中间互连111b’和111d’。第二和第四中间互连111b’和111d’邻近第二区域123b，且位于第一区域123a的对侧。在本发明的这些实施例中，中间互连111a’、111b’、111c’和111d’可以是与熔丝一样的材料层。在本发明的这些实施例中，通过第一和第五熔丝接触插头，第一和第三中间互连111a’和111c’分别电耦合到第一和第三下部互连105a和105c，而通过第三和第七熔丝接触插头，第二和第四中间互连111b’和111d’分别电耦合到第二和第四下部互连105b和105d。
在中间互连111a’、111b’、111c’和111d’，熔丝111a”、111b”、111c”和111d”及中间层间绝缘层107上设置上层间绝缘层113。通过穿透上层间绝缘层113的第一至第四上互连接触孔113a’、113b’、113c’和113d’分别暴露第一中间互连111a’、第二熔丝111b”、第三中间互连111c’和第四熔丝111d”。第一至第四上互连接触孔113a’、113b’、113c’和113d’邻近第一区域123a，并位于第二区域123b的对侧。相似地，通过穿透上层间绝缘层113的第五至第八上互连接触孔113a”、113b”、113c”和113d”分别暴露第一熔丝111a”、第二中间互连111b’、第三熔丝111c”和第四中间互连111d’。第五至第八上互连接触孔113a”、113b”、113c”和113d”邻近第二区域123b，并位于第一区域123a的对侧。
进一步说，在没有第一至第四中间互连111a’、111b’、111c’和111d’存在的条件下，可由第一、第三、第六和第八上互连接触孔113a’、113c’、113b”和113d”分别暴露第一至第四下部互连105a、105b、105c和105d。
在第一至第五上互连接触孔113a’和113a”中可分别形成第一和第五上互连接触插头115a’和115a”。相似地，在第二至第四上互连接触孔113b’、113c’和113d’中可分别形成第二至第四上互连接触插头(未示出)，以及在第六至第八上互连接触孔113b”、113c”和113d”中可分别形成第六至第八上互连接触插头(未示出)。
在上层间绝缘层113上设置第一至第八上互连117a’、117b’、117c’、117d’、117a”、117b”、117c”和117d”。第一和第五上互连117a’和117a”分别电耦合第一和第五上互连接触插头115a’和115a”。相似地，第二至第四上互连117b’、117c’和117d’分别电耦合到第二至第四上互连接触插头，且第六至第八上互连117b”、117c”和117d”分别电耦合第六至第八上互连接触插头。第一至第四上互连117a’、117b’、117c’和117d’邻近第一区域123a，且位于第二区域123b的对侧，且第五至第八上互连117a”、117b”、117c”和117d”邻近第二区域123b，且位于第一区域123a的对侧。
在具有上互连117a’、117b’、117c’、117d’、117a”、117b”、117c”和117d”的基片上设置钝化层。该钝化层可包括第一和第二钝化层119和121。在这种情况下，第一和第二钝化层119和121可分别是二氧化硅层和氮化硅层。
熔丝窗口123可位于钝化层和上层间绝缘层113中。在包括第一和第二区域123a和123b的区域中设置熔丝窗口123。从而，可在熔丝111a”、111b”、111c”和111d”上形成凹入的上层间绝缘层113t，其比初始的上层间绝缘层113薄。设置熔丝窗口123，以便于使用(例如)激光束来熔断熔丝111a”、111b”、111c”和111d”的至少一个。
根据以上描述的一些实施例，由于修补处理。失效率可显著减少。具体地说，激光束(B)可照射在已选择熔丝上的预定区域(BA)，例如，为了熔断第一熔丝111a”，照射第一熔丝111a”。在这种情况下，如图7至图9中所示，即使激光束B未与第一熔丝111a”对准，或激光束的直径增大，那么非选择的熔丝，例如，邻近第一熔丝111a”的第三熔丝111c”可不受到损坏或被暴露。因此，根据本发明的实施例，因为非选择的熔丝可不受大气中潮湿的侵蚀，激光修补产量可显著增加。
图10是俯视图，示出了根据本发明的更多实施例的熔丝区域。图11是沿着图10的线V-V’的横截面视图，而图12是沿着图10的线VI-VI’的横截面视图。现参照图10、11和12，在集成电路基片151上迭加下部层间绝缘层153。集成电路基片151的部分被分成第一区域173a和第二区域173b。在下部层间绝缘层153上设置多个平行的下部互连。例如，如图10所示，下部互连可包括第一至第四下部互连155a、155b、155c和155d。在本发明的这些实施例中，第一和第三下部互连155a和155c，即，奇数编号的下部互连位于第一区域173a中，而第二和第四下部互连155b和155d，将，偶数编号的下部互连位于第二区域173b中。
下部互连155a、155b、155c和155d可以是导电的图型(pattern)，其与集成电路器件内的MOS晶体管的栅极同时形成。换句话说，下部互连155a、155b、155c和155d可以是与栅极一样的材料层。例如，下部互连155a、155b、155c和155d可以是非腐蚀材料图形，如多晶硅图形和/或钨多晶硅硅化物(polycide)图形。
在下部互连155a、155b、155c和155d和下部层间绝缘层153上形成中间层间绝缘层157。通过穿透中间层间绝缘层157的第一至第八个熔丝接触孔157a’、157a”、157b’、157b”、157c’、157c”、157d’和157d”暴露下部互连155a、155b、155c和155d的末端。具体地说，第一和第二熔丝接触孔157a’和157a”分别暴露第一下部互连155a的末端，而第三和第四熔丝接触孔157b’和157b”分别暴露第二下部互连155b的末端。相似地，第五和第六熔丝接触孔157c’和157c”分别暴露第三下部互连155c的末端，而第七和第八熔丝接触孔157d’和157d”分别暴露第四下部互连155d的末端。
可在第一和第二熔丝接触孔157a’和157a”中分别设置第一和第二熔丝接触插头(未示出)，以及可在第三和第四熔丝接触孔157b’和157b”中分别设置第三和第四熔丝接触插头。相似地，可在第五和第六熔丝接触孔157c’和157c”中分别设置第五和第六熔丝接触插头，以及可在第七和第八熔丝接触孔157d’和157d”中分别设置第七至第八熔丝接触插头。该熔丝接触插头可包括(例如)阻挡金属层和阻挡金属层上的金属插头层。在这种情况下，阻挡金属层可以是非腐蚀材料层，如氮化钛层，而金属插头层可以是钨层。在本发明的这些实施例中，例如，熔丝接触插头可以是多晶硅插头。
在中间层间绝缘层157上布置多个熔丝，例如第一至第四平行的熔丝161a、161b、161c和161d。熔丝161a、161b、161c和161d可包括金属图形，如钨图形。在第一和第二区域173a和173b上设置第一至第四熔丝161a、161b、161c和161d，并分别与第一至第四下部互连155a、155b、155c和155d重叠。从而，第一至第四熔丝161a、161b、161c和161d可具有与第一至第四下部互连155a、155b、155c和155d重叠的第一至第四重叠部分。该第一和第三重叠部分位于第一区域173a中，而第二和第四重叠部分位于第二区域173b中。第一重叠部分的末端通过第一和第二熔丝接触插头分别电耦合到第一下部互连155a的末端，第二重叠部分的末端通过第三和第四熔丝接触插头159b’和159b”分别电耦合到第二下部互连155b的末端。相似地，第三重叠部分的末端通过第五和第六熔丝接触插头分别电耦合到第三下部互连155c的末端，而第四重叠部分的末端通过第七和第八熔丝接触插头分别电耦合到第二下部互连155d的末端。
在熔丝161a、161b、161c和161d及中间层间绝缘层157上形成上层间绝缘层163。由第一至第八上互连接触孔163a’、163b’、163c’、163d’、163a”、163b”、163c”和163d”暴露熔丝161a、161b、161c和161d的末端。具体地说，第一和第五上互连接触孔163a’和163a”暴露第一熔丝161a的末端，而第二和第六上互连接触孔163b’和163b”暴露第二熔丝161b的末端。第三和第七上互连接触孔163c’和163c”暴露第三熔丝161c的末端，而第四和第八上接触孔163d’和163d”暴露第四熔丝161d的末端。
在第一和第五上互连接触孔163a’和163a”中分别形成第一和第五上互连接触插头(未示出)，而在第二和第六上互连接触孔163b’和163b”中分别形成第二和第六上互连接触插头(未示出)。相似地，在第三和第七上互连接触孔163c’和163c”中分别形成第三和第七上互连接触插头(未示出)，以及在第四和第八上互连接触孔163d’和163d”中分别形成第四和第八上互连接触插头(未示出)。
在上层间绝缘层163上形成第一至第八上互连167a’和167b’、167c’、167d’、167a”，167b”，167c”和167d”。第一和第五上互连167a’和167a”分别电耦合到第一和第五上互连接触插头。而第二和第六上互连167b’和167b”分别电耦合到第二和第六上互连接触插头165b’和165b”。第三和第七上互连167c’和167c”分别电耦合到第三和第七上互连接触插头，而第四和第八上互连167d’和167d”分别电耦合到第四和第八上互连接触插头。
第一至第四上互连167a’、167b’、167c’和167d’邻近第一区域173a，并位于第二区域173b的对侧，而第五至第八上互连167a”、167b”、167c”和167d”邻近第二区域173b，并位于第一区域173a的对侧。
在包括上互连167a’、167b’、167c’、167d’、167a”、167b”、167c”和167d”的集成电路基片上设置钝化层。该钝化层可包括按次序迭加的第一和第二钝化层169和171。在本发明的这些实施例中，该第一和第二钝化层169和171可分别包括例如二氧化硅层和氮化硅层。
在钝化层和上层间绝缘层中设置熔丝窗口173。熔丝窗口173位于包括第一和第二区域173a和173b的区域中。可在熔丝161a、161b、161c和161d上形成凹入的上层间绝缘层163t，其比初始的上层间绝缘层163薄。可设置熔丝窗口173，以便于使用例如激光束来成功地熔断熔丝161a、161b、161c和161d的至少一个。
关于图10至12，如上述讨论，偶数编号的熔丝161b和161d可通过照射在集成电路基片的第一区域173a上的激光束来熔断，而奇数编号的熔丝161a和161c可通过照射在集成电路基片的第二区域173b上的激光束来熔断。例如，为了选择性地熔断第二熔丝161b，激光束B可照射位于集成电路基片的第一区域173a中的第二熔丝161b上的预定区域BA。在本发明的这些实施例中，如图12中所示，如果激光束B未与第二熔丝161b对准，或激光束的直径增大，那么非选择的熔丝、例如邻近已选择的熔丝161b的第一和/或第三熔丝161a和/或161c，可受到损坏或被切断。尽管如此，第一下部互连155a可在第一和第五上互连167a’和167a”之间设置一正常的电流通路，而第三下部互连155c可在第三和第七上互连167c’和167c”之间设置一正常的电流通路。从而，即使减少熔丝之间的间隔，那么，根据本发明的一些实施例，激光修补产量可显著提高。
关于图2至图6，如上述简要讨论，在本发明的一些实施例中，熔丝被熔丝护圈围绕。因此，即使外部潮湿可通过位于熔丝上的熔丝窗口和通过熔丝窗口暴露的层间绝缘层而传入，但是由于熔丝护圈的存在，邻近熔丝的内部电路不会受到损害。另外，彼此邻近的熔丝可通过由非腐蚀材料层形成的下部互连被电耦合。因此，即使通过激光修补处理该熔丝中的一个被熔断，但是邻近已熔断熔丝的另一熔丝不会受到侵蚀。
关于图7至图9，如上述简要讨论，在本发明的更多实施例中，在未增加集成电路器件的尺寸条件下，可充分增加熔丝间的间隔。从而，即使激光束未与已选择的熔丝对准，或激光束的直径被增大，邻近选择的熔丝的在电耦合到非选择的熔丝的互连之间的电流通路不会受到损害。因此，根据本发明的一些实施例，可以设置适合高集成存储器器件的熔丝区域。
在附图和说明书中，已公开了本发明的典型实施例和在以下权利要求书中阐述的发明范围，本发明尽管采用了具体术语，但是仅出于非特殊的和描述的目的应用这些术语，并没有限制的目的。

Claims (37)

1.一种集成电路器件，包括：
一集成电路基片；
在集成电路基片上的第一至第四间隔开的下部互连，该第三和第四间隔开的下部互连平行于第一和第二下部互连；
在第一和第二下部互连上的第一熔丝，该第一熔丝处在第一和第二下部互连之间，并电耦合到第一和第二下部互连；以及
在第三和第四下部互连上的与第一熔丝间隔开的第二熔丝，该第二熔丝处在第三和第四下部互连之间，并电耦合到第三和第四下部互连。
2.如权利要求1所述的集成电路器件，进一步包括，
第一、第二和第三中间互连，其在具有与第一和第二熔丝表面充分平坦的表面的集成电路基片上，其中，第一中间互连在第一下部互连上，并电耦合第一下部互连，其中，第二中间互连在第二和第四下部互连上，并电耦合第二和第四下部互连，以及其中，第三中间互连在第三下部互连上，并电耦合第三下部互连。
3.如权利要求2所述的集成电路器件，进一步包括，
分别在第一、第二和第三中间互连上的第一、第二和第三下部金属互连，并分别电耦合到第一、第二和第三中间互连。
4.如权利要求2所述的集成电路器件，进一步包括围绕第一和第二熔丝的集成电路基片上的熔丝护圈。
5.如权利要求4所述的集成电路器件，其中，该熔丝护圈包括：
在第一和第二熔丝与第一、第二和第三中间互连之间的中间互连护圈；
在中间互连护圈上的第一金属护圈插头；
在第一金属护圈插头上的第一金属护圈；
在第一金属护圈上的第二金属护圈插头；以及
在第二金属护圈插头上的第二金属护圈。
6.如权利要求2所述的集成电路器件，进一步包括第一、第二、第三和第四熔丝接触插头，其中，第一熔丝通过第一和第二熔丝接触插头电耦合到第一和第二下部互连，而其中第二熔丝通过第三和第四熔丝接触插头电耦合到第三和第四下部互连。
7.如权利要求6所述的集成电路器件，其中，该第一、第二、第三和第四熔丝接触插头包括阻挡金属层和在阻挡金属层上的金属插头层。
8.如权利要求7所述的集成电路器件，其中，该阻挡金属层包括氮化钛层。
9.如权利要求1所述的集成电路器件，其中，该第一、第二、第三和第四下部互连包括非腐蚀材料层。
10.如权利要求9所述的集成电路器件，其中，该非腐蚀材料层至少包括多晶硅层和多晶硅硅化物层的至少一层。
11.如权利要求2所述的集成电路器件，其中，该第一、第二和第三中间互连与第一和第二熔丝包括钨层。
12.一种熔丝区域，包括：
集成电路基片；
在集成电路基片上的多个间隔开的熔丝；以及
在集成电路基片上的包围多个熔丝的熔丝护圈。
13.如权利要求12所述的熔丝区域，其中，该熔丝护圈包括：
具有其与多个熔丝区域的表面充分平坦的表面的中间互连护圈；
在中间互连护圈上的第一金属护圈插头；
在第一金属护圈插头上的第一金属护圈；
在第一金属护圈上的第二金属护圈插头；以及
在第二金属护圈插头上的第二金属护圈。
14.一种集成电路器件，包括：
包括第一和第二区域的集成电路基片；
在集成电路基片上的下部层间绝缘层；
在集成电路基片上的多个平行的下部互连，多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，以及多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中；
在多个下部互连上的多个平行熔丝，多个熔丝的偶数编号的熔丝处在集成电路基片的第一区域中，并电耦合到多个下部互连的各个偶数编号的下部互连，以及多个熔丝的奇数编号的熔丝处在集成电路基片的第二区域中，并电耦合到多个下部互连的各个奇数编号的下部互连；
在多个平行熔丝上的多个上互连，多个上互连的第一组被电耦合到多个下部互连的奇数编号的下部互连和多个熔丝的偶数编号的熔丝，以及多个上互连的第二组被电耦合到多个下部互连的偶数编号的下部互连和多个熔丝的奇数编号的熔丝。
15.如权利要求14所述的集成电路器件，进一步包括：
在多个下部互连上的中间绝缘层；
在多个熔丝上的上绝缘层；
多个奇数编号的中间互连，其在邻近集成电路基片第一区域的多个下部互连的奇数编号的下部互连上，多个奇数编号的中间互连被夹置于中间层间绝缘层和上层间绝缘层之间；以及
多个偶数编号的中间互连，其在邻近第二区域的多个下部互连的偶数编号的下部互连上，该多个偶数编号的中间互连夹置于中间层间绝缘层和上层间绝缘层之间，其中，该多个上互连的奇数编号的上互连通过多个奇数编号的中间互连电耦合到奇数编号的下部互连，以及其中，多个上互连的偶数编号的上互连通过多个偶数编号的中间互连电耦合到偶数编号的下部互连。
16.如权利要求15所述的集成电路器件，其中，多个奇数编号的中间互连、多个偶数编号的中间互连和多个熔丝包括相同的材料层。
17.如权利要求16所述的集成电路器件，其中，上互连的第一组邻近集成电路基片的第一区域，并在集成电路基片第二区域的对侧，以及其中上互连的第二组邻近集成电路基片的第二区域，并在集成电路基片第一区域的对侧。
18.如权利要求15所述的集成电路器件，其中，多个熔丝的偶数编号的熔丝是在多个下部互连的偶数编号的下部互连的延伸线上，以及多个熔丝的奇数编号的熔丝是在多个下部互连的奇数编号的下部互连的延伸线上。
19.如权利要求15所述的集成电路器件，其中，多个下部互连包括非腐蚀材料层。
20.如权利要求19所述的集成电路器件，其中，该非腐蚀材料层包括多晶硅层和钨多晶硅硅化物层的至少一层。
21.如权利要求15所述的集成电路器件，其中，多个熔丝包括钨层。
22.一种集成电路器件，包括：
具有第一和第二区域的集成电路基片；
多个平行的下部互连，多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，以及多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中；
在集成电路基片的第一和第二区域中的多个熔丝，该多个熔丝具有与多个下部互连重叠的重叠部分；及
多个上互连，多个上互连的第一组电耦合到邻近集成电路基片的第一区域的多个熔丝的一个的末端，多个上互连的第二组电耦合到邻近集成电路基片的第二区域的多个熔丝的一个的末端，多个熔丝的重叠部分的末端电耦合到在其下的多个下部互连的末端。
23.如权利要求22所述的集成电路器件，其中，该多个下部互连包括非腐蚀材料层。
24.如权利要求23所述的集成电路器件，其中，非腐蚀材料层至少包括多晶硅层和多晶硅硅化物层之一。
25.如权利要求22所述的集成电路器件，其中，多个熔丝包括钨层。
26.一种用于形成集成电路器件的方法，包括：
在集成电路基片上形成第一至第四的间隔开的下部互连，该第三和第四间隔开的下部互连平行于第一和第二下部互连；
在第一和第二下部互连上形成第一熔丝，该第一熔丝处在第一和第二下部互连之间，并电耦合到第一和第二下部互连；以及
在第三和第四下部互连上形成与第一熔丝间隔开的第二熔丝，该第二熔丝处在第三和第四下部互连之间，并电耦合到第三和第四下部互连。
27.如权利要求26所述的方法，进一步包括，
在具有相对于第一和第二熔丝表面充分平坦的表面的集成电路基片上形成第一、第二和第三中间互连，其中该第一中间互连在第一下部互连上，并电耦合到第一下部互连，其中该第二中间互连在第二和第四下部互连上，并电耦合到第二和第四下部互连，以及其中该第三中间互连在第三下部互连上，并电耦合到第三下部互连。
28.如权利要求27所述的方法，进一步包括，在第一、第二和第三中间互连上分别形成第一、第二和第三下部金属互连，并分别电耦合到第一、第二和第三中间互连。
29.如权利要求27所述的方法，进一步包括，在围绕第一和第二熔丝的集成电路基片上形成熔丝护圈。
30.如权利要求29所述的方法，其中，形成熔丝护圈的步骤包括：
在第一和第二熔丝与第一、第二和第三中间互连之间形成中间互连护圈；
在中间互连护圈上形成第一金属护圈插头；
在第一金属护圈插头上形成第一金属护圈；
在第一金属护圈上形成第二金属护圈插头；以及
在第二金属护圈插头上形成第二金属护圈。
31.如权利要求27所述的方法，进一步包括，
形成第一、第二、第三和第四熔丝接触插头，其中，该第一熔丝通过第一和第二熔丝接触插头电耦合到第一和第二下部互连，以及其中，该第二熔丝电通过第三和第四熔丝接触插头电耦合到第三和第四下部互连。
32.如权利要求31所述的方法，其中，形成第一、第二、第三和第四熔丝接触插头包括形成阻挡金属层和在阻挡金属层上形成金属插头层。
33.一种形成熔丝区域的方法，包括：
在集成电路基片上形成多个间隔开的熔丝；以及
在围绕多个熔丝的集成电路基片上形成熔丝护圈。
34.如权利要求33所述的方法，其中，形成熔丝护圈的步骤包括：
形成中间互连护圈，其具有相对于多个熔丝区域的表面充分平坦的表面；
在中间互连护圈上形成第一金属护圈插头；
在第一金属护圈插头上形成第一金属护圈；
在第一金属护圈上形成第二金属护圈插头；以及
在第二金属护圈插头上形成第二金属护圈。
35.一种形成集成电路的方法，包括：
在包括第一和第二区域的集成电路基片上形成下部层间绝缘层；
在集成电路基片上形成多个平行的下部互连，多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，而多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中；
在多个下部互连上形成多个平行熔丝，多个熔丝的偶数编号的熔丝处在集成电路基片的第一区域中，并电耦合到多个下部互连的各个偶数编号的下部互连，以及多个熔丝的奇数编号的熔丝处在集成电路基片的第二区域中，并电耦合到多个下部互连的各个奇数编号的下部互连；以及
在多个平行熔丝上形成多个上互连，多个上互连的第一组电耦合奇数编号的下部互连中的一个和多个熔丝的偶数编号的一个，而多个上互连的第二组被电耦合到多个下部互连的偶数编号的下部互连和多个熔丝的奇数编号的熔丝。
36.如权利要求35所述的方法，进一步包括：
在多个下部互连上形成中间绝缘层；
在多个熔丝上形成上绝缘层；
在邻近集成电路基片第一区域的多个下部互连的奇数编号的下部互连上形成多个奇数编号的中间互连，多个奇数编号的中间互连夹置在中间层间绝缘层和上层间绝缘层之间；以及
在邻近第二区域的多个下部互连的偶数编号的下部互连上形成多个偶数编号的中间互连，多个偶数编号的中间互连夹置于中间层间绝缘层和上层间绝缘层之间，其中，多个上互连的奇数编号的上互连通过多个奇数编号的中间互连电耦合到奇数编号的下部互连，以及其中，多个上互连的偶数编号的上互连通过多个偶数编号的中间互连电耦合到偶数编号的下部互连。
37.一种形成集成电路器件的方法，包括：
形成多个平行的下部互连，多个下部互连的奇数编号的下部互连处在集成电路基片的第一区域中，以及多个下部互连的偶数编号的下部互连处在集成电路基片的第二区域中；
在集成电路基片的第一和第二区域中形成多个熔丝，该多个熔丝具有与多个下部互连重叠的重叠部分；以及
形成多个上互连，多个上互连的第一组被电耦合到邻近集成电路基片的第一区域的多个熔丝的一个的末端，多个上互连的第二组被电耦合到邻近第二区域的多个熔丝的一个的末端，该多个熔丝的重叠部分的末端被电耦合到在其下的多个下部互连的末端。
CNB2004100616467A 2003-06-24 2004-06-24 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法 Expired - Fee Related CN100361300C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR41249/2003 2003-06-24
KR10-2003-0041249A KR100534096B1 (ko) 2003-06-24 2003-06-24 반도체 기억소자의 퓨즈 영역 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN1574340A true CN1574340A (zh) 2005-02-02
CN100361300C CN100361300C (zh) 2008-01-09

Family

ID=33536223

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100616467A Expired - Fee Related CN100361300C (zh) 2003-06-24 2004-06-24 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法

Country Status (5)

Country Link
US (2) US7180154B2 (zh)
JP (1) JP4800595B2 (zh)
KR (1) KR100534096B1 (zh)
CN (1) CN100361300C (zh)
TW (1) TWI253670B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452364C (zh) * 2005-07-21 2009-01-14 台湾积体电路制造股份有限公司 半导体装置
CN102543952A (zh) * 2010-12-23 2012-07-04 英飞凌科技股份有限公司 用于在封装半导体器件之后提供熔融的方法和系统
CN103855133A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 具有熔丝图案的半导体器件
CN108573951A (zh) * 2017-03-07 2018-09-25 精工半导体有限公司 半导体装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4584657B2 (ja) * 2004-09-13 2010-11-24 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
KR100607202B1 (ko) * 2005-01-28 2006-08-01 삼성전자주식회사 반도체소자의 퓨즈영역 및 그 제조방법
KR100645721B1 (ko) * 2005-05-11 2006-11-14 삼성에스디아이 주식회사 반도체장치 및 그 제조방법
US7662674B2 (en) * 2005-05-20 2010-02-16 Intel Corporation Methods of forming electromigration and thermal gradient based fuse structures
KR100673112B1 (ko) * 2005-08-05 2007-01-22 주식회사 하이닉스반도체 퓨즈박스의 가아드링
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
US7701035B2 (en) * 2005-11-30 2010-04-20 International Business Machines Corporation Laser fuse structures for high power applications
KR100735757B1 (ko) * 2006-01-12 2007-07-06 삼성전자주식회사 퓨즈 영역 및 그의 제조방법
KR100745910B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 퓨즈 형성방법
TWI412079B (zh) 2006-07-28 2013-10-11 Semiconductor Energy Lab 製造顯示裝置的方法
US8148259B2 (en) * 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5006604B2 (ja) * 2006-09-08 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置
DE102006043484B4 (de) * 2006-09-15 2019-11-28 Infineon Technologies Ag Fuse-Struktur und Verfahren zum Herstellen derselben
KR100819551B1 (ko) * 2006-10-20 2008-04-07 삼성전자주식회사 방습 장벽을 갖는 반도체소자 및 그 제조방법
JP4353258B2 (ja) * 2007-02-20 2009-10-28 セイコーエプソン株式会社 抵抗回路及び発振回路
US8030733B1 (en) * 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
KR100972917B1 (ko) 2007-12-26 2010-08-03 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8101505B2 (en) * 2008-06-09 2012-01-24 International Business Machines Corporation Programmable electrical fuse
TWI453898B (zh) * 2008-12-02 2014-09-21 United Microelectronics Corp 接觸插塞電熔絲結構、製造包含其之接觸插塞電熔絲裝置之方法、及製造包含其之唯讀記憶體之方法
US8035191B2 (en) * 2008-12-02 2011-10-11 United Microelectronics Corp. Contact efuse structure
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
KR20110047884A (ko) * 2009-10-30 2011-05-09 주식회사 하이닉스반도체 반도체 메모리 장치
JP2012227421A (ja) * 2011-04-21 2012-11-15 Elpida Memory Inc 半導体記憶装置
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
JP5981260B2 (ja) * 2011-09-30 2016-08-31 エスアイアイ・セミコンダクタ株式会社 半導体装置
US8610243B2 (en) * 2011-12-09 2013-12-17 Globalfoundries Inc. Metal e-fuse with intermetallic compound programming mechanism and methods of making same
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9818691B2 (en) * 2015-03-12 2017-11-14 Sii Semiconductor Corporation Semiconductor device having a fuse element
US10163783B1 (en) * 2018-03-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced area efuse cell structure
US11355163B2 (en) 2020-09-29 2022-06-07 Alibaba Group Holding Limited Memory interconnection architecture systems and methods
US20230187289A1 (en) * 2021-12-14 2023-06-15 Micron Technology, Inc. Semiconductor device and method of forming the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122150A (ja) * 1986-11-10 1988-05-26 Nec Corp 半導体集積回路
JP2839636B2 (ja) * 1990-05-07 1998-12-16 株式会社東芝 半導体装置およびその製造方法
US5374590A (en) * 1993-04-28 1994-12-20 International Business Machines Corporation Fabrication and laser deletion of microfuses
JP3568562B2 (ja) * 1993-09-08 2004-09-22 富士通株式会社 ヒューズ回路及び半導体記憶装置
US5618750A (en) * 1995-04-13 1997-04-08 Texas Instruments Incorporated Method of making fuse with non-corrosive termination of corrosive fuse material
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
US5712206A (en) * 1996-03-20 1998-01-27 Vanguard International Semiconductor Corporation Method of forming moisture barrier layers for integrated circuit applications
JPH11154706A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体装置
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
KR100322543B1 (ko) * 1999-08-31 2002-03-18 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR100314133B1 (ko) * 1999-11-26 2001-11-15 윤종용 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
KR100351050B1 (ko) * 1999-11-26 2002-09-10 삼성전자 주식회사 반도체소자의 퓨즈부 형성방법
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
US6444544B1 (en) * 2000-08-01 2002-09-03 Taiwan Semiconductor Manufacturing Company Method of forming an aluminum protection guard structure for a copper metal structure
JP2002164433A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2002184777A (ja) * 2000-12-15 2002-06-28 Toshiba Corp 半導体装置
JP2002299445A (ja) * 2001-04-04 2002-10-11 Seiko Epson Corp ヒューズ素子構造及びその製造方法
JP2002359285A (ja) * 2001-05-31 2002-12-13 Seiko Epson Corp 半導体装置の製造方法
JP2003086687A (ja) * 2001-09-13 2003-03-20 Seiko Epson Corp 半導体装置
US6897110B1 (en) * 2002-11-26 2005-05-24 Advanced Micro Devices, Inc. Method of protecting a memory array from charge damage during fabrication

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452364C (zh) * 2005-07-21 2009-01-14 台湾积体电路制造股份有限公司 半导体装置
CN102543952A (zh) * 2010-12-23 2012-07-04 英飞凌科技股份有限公司 用于在封装半导体器件之后提供熔融的方法和系统
CN102543952B (zh) * 2010-12-23 2017-01-18 英飞凌科技股份有限公司 用于在封装半导体器件之后提供熔融的方法和系统
CN103855133A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 具有熔丝图案的半导体器件
CN108573951A (zh) * 2017-03-07 2018-09-25 精工半导体有限公司 半导体装置

Also Published As

Publication number Publication date
TWI253670B (en) 2006-04-21
US20040262768A1 (en) 2004-12-30
TW200501218A (en) 2005-01-01
KR20050000746A (ko) 2005-01-06
US20070114635A1 (en) 2007-05-24
JP2005019989A (ja) 2005-01-20
US7180154B2 (en) 2007-02-20
JP4800595B2 (ja) 2011-10-26
KR100534096B1 (ko) 2005-12-06
CN100361300C (zh) 2008-01-09

Similar Documents

Publication Publication Date Title
CN1574340A (zh) 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法
CN1300851C (zh) 具有在存储单元上方形成的信号布线线路的半导体存储器件
CN1213437C (zh) 垂直叠式现场可编程非易失存储器和制造方法
US6265778B1 (en) Semiconductor device with a multi-level interconnection structure
CN1230889C (zh) 具有相同特性的存储单元的半导体存储器及其制造方法
CN1162845A (zh) 半导体集成电路装置及其制造方法
US7556989B2 (en) Semiconductor device having fuse pattern and methods of fabricating the same
CN1901170A (zh) 半导体装置
US7659601B2 (en) Semiconductor device having moisture-proof dam and method of fabricating the same
US20070170545A1 (en) Fuse region and method of fabricating the same
CN1638112A (zh) 半导体器件及其制造方法
US20070120232A1 (en) Laser fuse structures for high power applications
CN1286176C (zh) 半导体器件
CN1841746A (zh) 半导体器件及其制造方法
JP2000269342A (ja) 半導体集積回路および半導体集積回路の製造方法
US6495901B2 (en) Multi-level fuse structure
TW410443B (en) Semiconductor memory device
CN1295788C (zh) 半导体器件
US7888770B2 (en) Fuse box for semiconductor device and method of forming same
JP2023045099A (ja) 半導体装置
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
US20080157388A1 (en) Semiconductor Device and Fabricating Method Thereof
US20110212613A1 (en) Semiconductor devices having a fuse and methods of cutting a fuse
CN1801391A (zh) 记忆体元件与电路
KR101149052B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080109

Termination date: 20130624