CN108573951A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108573951A
CN108573951A CN201810178014.0A CN201810178014A CN108573951A CN 108573951 A CN108573951 A CN 108573951A CN 201810178014 A CN201810178014 A CN 201810178014A CN 108573951 A CN108573951 A CN 108573951A
Authority
CN
China
Prior art keywords
fuse element
wiring
semiconductor device
layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201810178014.0A
Other languages
English (en)
Inventor
木村吉孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN108573951A publication Critical patent/CN108573951A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半导体装置(100)是在基板(101)上具有多层布线结构(102)的半导体装置，多层布线结构(102)具备：最上层布线(103)；熔丝元件(104)，其位于最上层布线(103)的下层侧并包含具有高于所述最上层布线(103)的熔点的金属；下层布线(105)，其分别连接于熔丝元件(104)的两端。提供一种半导体装置，其以高密度配置有包含高熔点金属的熔丝元件。

Description

半导体装置
技术领域
本发明涉及具有多层布线结构的半导体装置。
背景技术
作为激光熔断型熔丝元件的导电材料，广泛使用多晶硅、铝。熔丝元件通常被氧化硅膜等绝缘膜所覆盖，但是若该绝缘膜厚，则难以用激光切断。因此，在多层布线 工艺中，大多利用在接近芯片表层的位置形成的铝布线来作为该熔丝元件。
铝容易因激光照射而熔断，但是为熔点、沸点低的材料，因此存在铝的飞沫再附着于熔断痕的周边而引起切断不良的问题。对于该问题，提出了使用高熔点金属钨来 作为熔丝元件的方法(专利文献1)。钨是作为多层布线的连接通孔使用的材料，在连 接通孔形成连续的熔丝元件的情况下，不需要追加与材料变更相伴的工序。
在专利文献1的发明中，熔丝元件的两端的电极引出使用了最上层的铝布线。最上层的铝布线被用作引线接合的焊盘，并且也被用作大电流的输入输出路径，因此膜 厚设定为大于下层的铝布线。在增大铝布线的膜厚的情况下，由于之后的加工上的限 制，需要使布线宽度、布线间隔更宽。即，此时的最上层的铝布线间距大于下层的铝 布线间距。因此，在专利文献1的发明中，熔丝元件的间距被最上层的铝布线的间距 所限制，其结果，无法以高密度配置熔丝元件。
现有技术文献
专利文献
专利文献1：日本特开平9-45782号公报
发明内容
发明所要解决的课题
本发明是鉴于上述情况而进行的，其目的在于提供一种半导体装置，该半导体装置能够以高密度配置包含高熔点金属的熔丝元件。
用于解决课题的手段
为了解决上述课题，本发明采用了以下的手段。
(1)本发明的一个方式的半导体装置是在基板上具有多层布线结构的半导体装置，所述多层布线结构具备：最上层布线；熔丝元件，其位于所述最上层布线的下层 侧并包含具有高于所述最上层布线的熔点的金属；和下层布线，其分别连接于所述熔 丝元件的两端。
(2)对于上述(1)所述的半导体装置而言，优选所述下层布线分别连接于所述熔丝元件的下层侧的两端。
(3)对于上述(1)或(2)中的任一项所述的半导体装置而言，优选所述熔丝元件的厚 度为200nm以上1000nm以下。
(4)对于上述(1)～(3)中的任一项所述的半导体装置而言，优选所述下层布线分别 藉由通孔连接于所述熔丝元件的两端。
发明的效果
本发明的半导体装置中，熔丝元件包含高熔点金属，因此即便对熔丝元件进行激光照射，也不会容易地熔化，能够避免引起切断不良的飞沫附着的问题。
此外，在本发明的半导体装置中，熔丝元件不是与最上层的布线连接，而是与其下层布线连接。下层布线不存在最上层的布线这样的膜厚限制，因此能够较小地设定 其膜厚，与此相伴能够减小下层布线的宽度、间距。因此，在本发明的半导体装置中， 能够在减小布线间距的同时减小熔丝元件间距，能够实现熔丝元件的高密度配置。
附图说明
图1的(a)是关于本发明的第一实施方式的半导体装置在层叠方向切断时的截面图；(b)是本发明的第一实施方式的半导体装置中的熔丝元件和与熔丝元件连接的布 线的俯视图。
图2的(a)～(d)是对本发明的第一实施方式的半导体装置的制造方法进行说明的主要工序流程。
图3的(a)～(d)是对本发明的第一实施方式的半导体装置的制造方法进行说明的主要工序流程。
图4的(a)是关于现有技术的半导体装置在层叠方向切断时的截面图；(b)是现有技术的半导体装置中的熔丝元件和与熔丝元件连接的布线的俯视图。
图5是关于本发明的第二实施方式的半导体装置在层叠方向切断时的截面图。
图6的(a)～(e)是对本发明的第二实施方式的半导体装置的制造方法进行说明的主要工序流程。
图7的(a)～(d)是对本发明的第二实施方式的半导体装置的制造方法进行说明的主要工序流程。
图8是关于本发明的第三实施方式的半导体装置在层叠方向切断时的截面图。
图9的(a)～(d)是对本发明的第三实施方式的半导体装置的制造方法进行说明的主要工序流程。
图10的(a)～(d)是对本发明的第三实施方式的半导体装置的制造方法进行说明的 主要工序流程。
具体实施方式
下面，适当参照附图对本发明进行详细的说明。对于以下说明中所用的附图，为了容易理解本发明的特征，为方便起见有时将成为特征的部分放大示出，有时各构成 要件的尺寸比例等与实际不同。另外，在以下说明中例示出的材料、尺寸等为一例， 本发明并不限定于这些，能够在发挥出本发明效果的范围内适当进行变更并实施。
<第一实施方式>
[半导体装置的构成]
图1的(a)是本发明的第一实施方式的半导体装置100的截面图。图1的(b)是从 后述基板的相反侧(保护膜侧)观察半导体装置100中的熔丝元件104和与熔丝元件 104连接的下层布线105的俯视图。半导体装置100在硅等的基板101的一个主表面 101a上具有包含2个以上布线层的多层布线结构102。
多层布线结构102至少具备：包含铝等的最上层布线103；熔丝元件104，其位 于最上层布线103的下层侧并包含具有高于最上层布线103的熔点的金属；和下层布 线105，其分别连接于熔丝元件104的两端。在图1的(a)中，作为多层布线结构102 的构成例，仅明确示出熔丝元件104的周边的构成，但半导体装置100可以根据其用 途而包含其他构成。
作为熔丝元件104的构成，在图1的(a)中，作为一例示出了具有下述结构的构成：其层叠有直接形成于层间绝缘膜或下层布线105上的薄膜部分(阻挡金属，barrier metal)104A和形成于该薄膜部分104A上的厚膜部分104B。熔丝元件104的厚度T3优选为200nm以上1000nm以下。
作为熔丝元件104的构成，在表1中示出上述一例、具有其他层叠结构的构成的 例子、以及具有单层结构的构成的例子。
[表1]
钨也是连接各层的布线的通孔的材料，因此在使用钨的情况下，能够连续地制造熔丝元件104和通孔，能够简化制造工序，从这点来看是优选的。
在构成多层布线结构102的各层彼此之间、各层与基板101之间形成有层间绝缘膜。作为层间绝缘膜，使用包含SiO2、TEOS(原硅酸四乙酯(Si(OC2H5)4)的氧化膜等 与用途相应的各种膜。根据后述制造方法的说明的情况，此处，将多个层间绝缘膜中 位于基板101与下层布线105之间的层间绝缘膜设为层间绝缘膜106，将位于下层布 线105与最上层布线103之间的层间绝缘膜设为层间绝缘膜107而示出。
在最上层布线103的上层侧依次形成有包含SiO2等氧化物的第一保护膜108、包含SiN等氮化物的第二保护膜109。所有保护膜均具有抑制颗粒从外部渗入等的功能。 第一保护膜108还具有缓和最上层布线103因其高低差而由第二保护膜109所受到的 应力的功能。需要说明的是，此处的最上层布线103的上层是指制造工序上在最上层 布线103之后所形成的层。
在熔丝元件104的上层侧仅形成有第一保护膜108。对于熔丝元件104上的第一 保护膜108来说，为了保持作为保护膜的功能，优选具有100nm以上的厚度，另外 为了不妨碍利用激光照射切断熔丝元件104，优选具有1000nm以下的厚度。
另外，为了减薄熔丝元件104上的第一保护膜108，熔丝元件104优选形成于接 近半导体装置100的最外表面的位置。因此，作为连接于熔丝元件104的两端的下层 布线105，优选为在最上层布线103之后构成接近最外表面的层的布线，若为构成最 上层布线103的下一层的布线则更优选。
下层布线105不用于接合，因此能够减小其厚度T1。这种情况下，若考虑设计 规则上的限制，则从保护膜侧俯视(图1的(b))时的下层布线105的宽度W1也能以基 本上同等的比例减小。即，例如将下层布线105的厚度T1减小到最上层布线103的 厚度T2的30％左右时，宽度W1也能缩小到30％左右。并且，由于缩小了宽度W1， 相应地能够缩小相邻的下层布线105彼此的距离(间距)D1。因此，也能缩小与下层布 线105连接并相邻的熔丝元件104彼此的距离(间距)D3，其结果，能够以高密度配置 多个熔丝元件104。
需要说明的是，熔丝元件104的宽度W3优选为200nm以上600nm以下，下层 布线105的宽度W1优选至少为该熔丝元件104的宽度W3的100％以上。
如以上所说明的那样，在本实施方式的半导体装置100中，由于熔丝元件104 包含高熔点金属，因此即便对熔丝元件104进行激光照射，也不会容易地熔化，能够 避免引起切断不良的飞沫附着的问题。
此外，在本实施方式的半导体装置100中，熔丝元件104不是与最上层的布线 103连接，而是与其下层布线105连接。下层布线105不存在最上层的布线103这样 的膜厚限制，因此能够较小地设定其膜厚，与此相伴能够减小下层布线105的宽度、 间距。因此，在本实施方式的半导体装置100中，能够在减小布线间距的同时减小熔 丝元件间距，能够实现熔丝元件104的高密度配置。
[半导体装置的制造方法]
关于半导体装置100的制造方法，以形成熔丝元件104和其周边部分的工序为中心，使用图2的(a)～(d)、图3的(a)～(d)进行说明。
如图2的(a)所示，在硅等的基板的一个主表面侧形成层叠结构的过程中，在构成与第一保护膜108相比下方3层以上的层的层间绝缘膜106上，形成用于与熔丝元件 104的两端连接的布线(下层布线)105。此处，虽未图示出基板，但其配置于层间绝缘 膜106的下方。
接着，在该层间绝缘膜106和下层布线105上进一步形成其他的层间绝缘膜107。关于下层布线105、层间绝缘膜106、107和构成它们的下层侧的布线、层间绝缘膜， 可以通过适当反复进行基于CVD法、溅射法等公知方法的成膜和基于光刻法的图案 化而形成。
接着，如图2的(b)所示，利用蚀刻法除去层间绝缘膜107中的形成熔丝元件104 的部分F，使下层布线105的一部分露出。
接着，如图2的(c)所示，按照覆盖包含露出面的基板的相反侧的表面整体的方式，依次形成与构成熔丝元件104的薄膜部分(阻挡金属)104A、厚膜部分104B相对应的 膜。与薄膜部分104A相对应的膜根据所使用的工艺而不同，按照厚度为几nm以上 100nm以下的范围的方式形成。与厚膜部分104B相对应的膜按照最外表面齐平的程 度较厚地形成。
关于各个膜的材料和形成方法的组合，例如可以举出表1所示的组合。此处，对 层叠结构的熔丝元件104的形成方法进行了例示，但单层结构的熔丝元件的形成方法 在不进行薄膜部分104A的膜形成这点是不同的。
接着，如图2的(d)所示，利用干式蚀刻法或CMP法，将与厚膜部分104B相对 应的膜中从形成熔丝元件104的部分F’突出的部分(虚线包围的部分)除去。在该时刻， 熔丝元件104完成。
接着，如图3的(a)所示，按照覆盖基板的相反侧的表面整体的方式，利用CVD 法或溅射法形成与最上层布线103相对应的膜。该膜以能够用作引线接合的焊盘、大 电流的输入输出路径的程度较厚地形成。
接着，如图3的(b)所示，利用光刻法和蚀刻法将最上层布线103图案化，以形 成所期望的形状。
接着，如图3的(c)所示，利用CVD法，按照覆盖包含露出面的基板的相反侧的 表面整体的方式，依次形成第一保护膜(氧化膜)108、第二保护膜(氮化膜)109。
接着，如图3的(d)所示，按照在熔丝元件104上仅残留所期望的厚度的第一保 护膜108的方式，将熔丝元件104上的第一保护膜108和第二保护膜109的不需要部 分(虚线包围的部分)除去。此处的所期望的厚度是指保持作为保护膜的功能、并且不 妨碍利用激光照射切断熔丝元件104的厚度。
通过上述步骤，可以得到半导体装置100。通过该步骤，同时形成用于形成熔丝 元件104的槽和用于与下层布线105连接的通孔，因此能够简化制造工序，能够削减 相应的成本。
<比较例>
作为本实施方式的比较例，利用图4的(a)、(b)对基于现有技术的半导体装置110进行说明。图4的(a)是半导体装置110的截面图。图4的(b)是从后述基板的相反侧(保 护膜侧)观察半导体装置110中的熔丝元件114和与熔丝元件114连接的最上层布线 113的俯视图。半导体装置110在硅等的基板111的一个主表面111a上具有包含2 个以上布线层的多层布线结构112。现有技术的半导体装置110中，熔丝元件114的 两端分别与最上层布线113连接而不是与下层布线连接，在这点上与本实施方式的半 导体装置100不同。熔丝元件114与本实施方式同样地具有将薄膜部分(阻挡金 属)114A和形成于该薄膜114上的厚膜部分114B层叠而成的结构。关于半导体装置 110的其他构成，与半导体装置100的构成同样。
最上层布线113被用作引线接合的焊盘，并且也被用作大电流的输入输出路径，因此需要使膜厚T2大于下层布线。在增大最上层布线113的膜厚T2的情况下，由于 之后的加工上的限制，需要使最上层布线113的布线宽度W2更宽。也需要确保最上 层布线彼此的距离D2。因此，在现有技术的半导体装置110中，不得不加宽熔丝元 件114的间距，因此难以以高密度配置熔丝元件114。
<第二实施方式>
[半导体装置的构成]
图5是本发明的第二实施方式的半导体装置200的截面图。半导体装置200在硅 等的基板201的一个主表面201a上具有包含2个以上布线层的多层布线结构202。 在半导体装置200中，下层布线205分别藉由通孔210被连接于熔丝元件204的两端， 与直接连接的第一实施方式的半导体装置100不同。关于半导体装置200的其他构成， 与半导体装置100的构成同样，能够得到与半导体装置100同等的效果。
[半导体装置的制造方法]
关于半导体装置200的制造方法，以形成熔丝元件204和其周边部分的工序为中心，使用图6的(a)～(e)、图7的(a)～(d)进行说明。
如图6的(a)所示，在于硅等的基板的一个主表面侧形成层叠结构的过程中，在构成与第一保护膜208相比下方3层以上的层的层间绝缘膜206上，形成用于与熔丝元 件204的两端连接的布线(下层布线)205。此处，虽未图示出基板，但其配置于层间 绝缘膜206的下方。
接着，在该层间绝缘膜206和下层布线205上进一步形成其他的层间绝缘膜207。关于下层布线205、层间绝缘膜206、207和构成它们的下层侧的布线、层间绝缘膜， 可以通过适当反复进行基于CVD法、溅射法等公知方法的成膜和基于光刻法的图案 化而形成。
接着，如图6的(b)所示，利用蚀刻法除去层间绝缘膜207中的形成熔丝元件204 的部分F。
接着，如图6的(c)所示，利用光刻法和蚀刻法，形成使下层布线205的一部分露 出的贯通孔H。
接着，如图6的(d)所示，按照覆盖基板的相反侧的表面整体的方式，依次形成 与构成熔丝元件204的薄膜部分(阻挡金属)204A、厚膜部分204B相对应的膜。与薄 膜部分204A相对应的膜根据所使用的工艺而不同，按照厚度为几nm以上100nm以 下的范围的方式形成。与厚膜部分204B相对应的膜按照最外表面齐平的程度较厚地 形成。在该时刻，连接下层布线205和熔丝元件204的通孔210完成。
关于各个膜的材料和形成方法的组合，例如可以举出表1所示的组合。此处，对 层叠结构的熔丝元件204的形成方法进行了例示，但单层结构的熔丝元件的形成方法 在不进行薄膜部分204A的膜形成这点是不同的。
接着，如图6(e)所示，利用干式蚀刻法或CMP法，将与厚膜部分204B相对应 的膜中从形成熔丝元件204的部分F’突出的部分(虚线包围的部分)除去。在该时刻， 熔丝元件204完成。
接着，如图7的(a)所示，按照覆盖基板的相反侧的表面整体的方式，利用CVD 法或溅射法形成与最上层布线203相对应的膜。该膜以能够用作引线接合的焊盘、大 电流的输入输出路径的程度较厚地形成。
接着，如图7的(b)所示，利用光刻法和蚀刻法将最上层布线203图案化，以形 成所期望的形状。
接着，如图7的(c)所示，利用CVD法，按照覆盖基板的相反侧的表面整体的方 式，依次形成第一保护膜(氧化膜)208、第二保护膜(氮化膜)209。
接着，如图7的(d)所示，按照在熔丝元件204上仅残留所期望的厚度的第一保 护膜208的方式，将熔丝元件204上的第一保护膜208和第二保护膜209的不需要部 分(虚线包围的部分)除去。此处的所期望的厚度是指保持作为保护膜的功能、并且不 妨碍利用激光照射切断熔丝元件204的厚度。
通过上述步骤，可以得到半导体装置200。通过该步骤，分别形成用于形成熔丝 元件204的槽和用于与下层布线205连接的通孔。因此，能够任意地设定熔丝元件 204的厚度，因而激光熔断变得更加容易，能够较薄地形成熔丝元件204。
<第三实施方式>
[半导体装置的构成]
图8是本发明的第三实施方式的半导体装置300的截面图。半导体装置300在硅 等的基板301的一个主表面301a上具有包含2个以上布线层的多层布线结构302。 第二实施方式的半导体装置200中，熔丝元件204形成于位于最上层布线203与下层 布线205之间的层间绝缘膜207中。与此相对，半导体装置300中，熔丝元件304 形成于位于最上层布线303与下层布线305之间的层间绝缘膜307上，在这点上与半 导体装置200不同。关于半导体装置300的其他构成，与半导体装置200的构成同样， 能够得到与半导体装置200同等的效果。
[半导体装置的制造方法]
关于半导体装置300的制造方法，以形成熔丝元件304和其周边部分的工序为中心，使用图9的(a)～(e)、图10的(a)～(d)进行说明。
如图9的(a)所示，在于硅等的基板的一个主表面侧形成层叠结构的过程中，在构成与第一保护膜308相比下方3层以上的层的层间绝缘膜306上，形成用于与熔丝元 件304的两端连接的布线(下层布线)305。此处，虽未图示出基板，但其配置于层间 绝缘膜306的下方。
接着，在该层间绝缘膜306和下层布线305上进一步形成其他的层间绝缘膜307。关于下层布线305、层间绝缘膜306、307和构成它们的下层侧的布线、层间绝缘膜， 可以通过适当反复进行基于CVD法、溅射法等公知方法的成膜和基于光刻法的图案 化而形成。
接着，如图9的(b)所示，利用光刻法和蚀刻法，形成使下层布线305的一部分 露出的贯通孔H。
接着，如图9的(c)所示，按照覆盖基板的相反侧的表面整体的方式，依次形成与构成熔丝元件304的薄膜部分(阻挡金属)304A、厚膜部分304B相对应的膜。与薄膜 部分304A相对应的膜根据所使用的工艺而不同，按照厚度为几nm以上100nm以下 的范围的方式形成。与厚膜部分304B相对应的膜按照最外表面齐平的程度较厚地形 成。在该时刻，连接下层布线305和熔丝元件304的通孔310完成。
关于各个膜的材料和形成方法的组合，例如可以举出表1所示的组合。此处，对 层叠结构的熔丝元件304的形成方法进行了例示，但单层结构的熔丝元件的形成方法 在不进行薄膜部分304A的膜形成这点是不同的。
接着，如图9的(d)所示，利用光刻法和蚀刻法，将与厚膜部分304B相对应的膜 中的不形成熔丝元件304的区域(虚线包围的区域)除去。在该时刻，熔丝元件304完 成。
接着，如图10的(a)所示，按照覆盖基板的相反侧的表面整体的方式，利用CVD 法或溅射法形成与最上层布线303相对应的膜。该膜以能够用作引线接合的焊盘、大 电流的输入输出路径的程度较厚地形成。
接着，如图10的(b)所示，利用光刻法和蚀刻法将最上层布线303图案化，以形 成所期望的形状。
接着，如图10的(c)所示，利用CVD法，按照覆盖包含槽部的露出面的基板的 相反侧的表面整体的方式，依次形成第一保护膜(氧化膜)308、第二保护膜(氮化 膜)309。
接着，如图10的(d)所示，按照在熔丝元件304上仅残留所期望的厚度的第一保 护膜308的方式，将熔丝元件304上的第一保护膜308和第二保护膜309的不需要部 分(虚线包围的部分)除去。此处的所期望的厚度是指保持作为保护膜的功能、并且不 妨碍利用激光照射切断熔丝元件304的厚度。
通过上述步骤，可以得到半导体装置300。通过该步骤，在用钨CVD埋入用于 与下层布线305连接的通孔310的情况下，利用抗蚀剂仅覆盖之后形成熔丝元件304 的部分，对钨进行回蚀，由此能够形成所期望的厚度的熔丝元件304。此时的钨的膜 厚主要由CVD膜厚决定，因此与利用第一实施方式的步骤形成的情况相比能够减小 膜厚。
符号说明
100、110、200、300…半导体装置
101、111、201、301…基板
101a、111a、201a、301a…基板的一个主表面
102、112、202、302…多层布线结构
103、113、203、303…最上层布线
104、114、204、304…熔丝元件
104A、114A、204A、304A…熔丝元件的薄膜部分
104B、114B、204B、304B…熔丝元件的厚膜部分
105、205、305…下层布线
106、206、306…层间绝缘膜
107、207、307…层间绝缘膜
108、208、308…第一保护膜
109、209、309…第二保护膜
210、310…通孔
D1…下层布线彼此的距离
D2…最上层布线彼此的距离
D3…熔丝元件彼此的距离
F、F’…形成熔丝元件的部分
H…贯通孔
T1…下层布线的厚度
T2…最上层布线的厚度
T3…熔丝元件的厚度
W1…下层布线的宽度
W2…最上层布线的宽度
W3…熔丝元件的宽度

Claims (5)

1.一种半导体装置，该半导体装置在基板上具有多层布线结构，其特征在于，
所述多层布线结构具备：
最上层布线；
熔丝元件，其位于所述最上层布线的下层侧并包含具有高于所述最上层布线的熔点的金属；和
下层布线，其分别连接于所述熔丝元件的两端。
2.如权利要求1所述的半导体装置，其特征在于，所述下层布线分别连接于所述熔丝元件的下层侧的两端。
3.如权利要求1所述的半导体装置，其特征在于，所述熔丝元件的厚度为200nm以上1000nm以下。
4.如权利要求2所述的半导体装置，其特征在于，所述熔丝元件的厚度为200nm以上1000nm以下。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，所述下层布线分别藉由通孔连接于所述熔丝元件的两端。
CN201810178014.0A 2017-03-07 2018-03-05 半导体装置 Withdrawn CN108573951A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-043157 2017-03-07
JP2017043157A JP6956496B2 (ja) 2017-03-07 2017-03-07 半導体装置

Publications (1)

Publication Number Publication Date
CN108573951A true CN108573951A (zh) 2018-09-25

Family

ID=63445423

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810178014.0A Withdrawn CN108573951A (zh) 2017-03-07 2018-03-05 半导体装置

Country Status (5)

Country Link
US (1) US10672706B2 (zh)
JP (1) JP6956496B2 (zh)
KR (1) KR20180102502A (zh)
CN (1) CN108573951A (zh)
TW (1) TW201836030A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615119B2 (en) * 2017-12-12 2020-04-07 International Business Machines Corporation Back end of line electrical fuse structure and method of fabrication

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625218A (en) * 1994-06-17 1997-04-29 Nippondenso Co., Ltd. Semiconductor device equipped with a heat-fusible thin film resistor and production method thereof
CN1574340A (zh) * 2003-06-24 2005-02-02 三星电子株式会社 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法
US6867441B1 (en) * 2003-10-08 2005-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal fuse structure for saving layout area
CN1645607A (zh) * 2004-01-23 2005-07-27 富士通株式会社 半导体器件及其制造方法
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US7745343B1 (en) * 2009-02-12 2010-06-29 Vanguard International Semiconductor Corporation Method for fabricating semiconductor device with fuse element

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3489088B2 (ja) 1995-08-02 2004-01-19 富士通株式会社 冗長手段を有する半導体装置及びその製造方法
JP2004111990A (ja) * 1999-07-06 2004-04-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP2001257264A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置の製造方法、半導体製造装置及び半導体装置
JP2003273220A (ja) * 2002-03-13 2003-09-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100979242B1 (ko) * 2008-04-28 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP6595873B2 (ja) * 2015-03-06 2019-10-23 エイブリック株式会社 半導体集積回路装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625218A (en) * 1994-06-17 1997-04-29 Nippondenso Co., Ltd. Semiconductor device equipped with a heat-fusible thin film resistor and production method thereof
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
CN1574340A (zh) * 2003-06-24 2005-02-02 三星电子株式会社 具有抵抗腐蚀熔丝区域的集成电路器件及其制造方法
US6867441B1 (en) * 2003-10-08 2005-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal fuse structure for saving layout area
CN1645607A (zh) * 2004-01-23 2005-07-27 富士通株式会社 半导体器件及其制造方法
US7745343B1 (en) * 2009-02-12 2010-06-29 Vanguard International Semiconductor Corporation Method for fabricating semiconductor device with fuse element

Also Published As

Publication number Publication date
KR20180102502A (ko) 2018-09-17
US20180261541A1 (en) 2018-09-13
JP2018148091A (ja) 2018-09-20
JP6956496B2 (ja) 2021-11-02
TW201836030A (zh) 2018-10-01
US10672706B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
US11056450B2 (en) Semiconductor device
US9673154B2 (en) Semiconductor device
JP5117791B2 (ja) 半導体装置
US7268434B2 (en) Semiconductor device and method of manufacturing the same
US7675175B2 (en) Semiconductor device having isolated pockets of insulation in conductive seal ring
US9209111B2 (en) Semiconductor device having a multilayer interconnection structure
US8749028B2 (en) Semiconductor device with silicon through electrode and moisture barrier
US20120248572A1 (en) Semiconductor device having capacitor capable of reducing additional processes and its manufacture method
JP2003068740A (ja) 半導体集積回路装置およびその製造方法
JP4713936B2 (ja) 半導体装置
CN108573951A (zh) 半导体装置
JP2005327913A (ja) 半導体装置
JP5504311B2 (ja) 半導体装置およびその製造方法
KR20110067759A (ko) 에어갭을 이용한 반도체 소자의 층간절연막 형성방법
WO2017072871A1 (ja) 半導体装置
JP2005285796A (ja) 半導体集積回路装置の製造方法、および半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Chiba County, Japan

Applicant after: ABLIC Inc.

Address before: Chiba County, Japan

Applicant before: DynaFine Semiconductor Co.,Ltd.

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20180925