KR20150051841A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150051841A
KR20150051841A KR1020130133854A KR20130133854A KR20150051841A KR 20150051841 A KR20150051841 A KR 20150051841A KR 1020130133854 A KR1020130133854 A KR 1020130133854A KR 20130133854 A KR20130133854 A KR 20130133854A KR 20150051841 A KR20150051841 A KR 20150051841A
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
layers
etch stop
insulating
Prior art date
Application number
KR1020130133854A
Other languages
English (en)
Other versions
KR102122364B1 (ko
Inventor
박상용
강창석
김건수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130133854A priority Critical patent/KR102122364B1/ko
Publication of KR20150051841A publication Critical patent/KR20150051841A/ko
Application granted granted Critical
Publication of KR102122364B1 publication Critical patent/KR102122364B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 일 측면은, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층이 일 방향을 따라 서로 다른 길이로 연장되어 마련되는 복수의 패드 영역, 상기 복수의 패드 영역에서 상기 복수의 게이트 전극층과 이격되어 상기 복수의 게이트 전극층 상에 배치되는 적어도 하나의 식각 저지층, 및 상기 복수의 게이트 전극층과 연결되는 복수의 컨택 플러그를 포함하는 비휘발성 메모리 장치를 제공할 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고집적화되고 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역; 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층; 상기 복수의 게이트 전극층이 일 방향을 따라 서로 다른 길이로 연장되어 마련되는 복수의 패드 영역; 상기 복수의 패드 영역에서 상기 복수의 게이트 전극층 상에 배치되는 적어도 하나의 식각 저지층; 및 상기 복수의 게이트 전극층과 연결되는 복수의 컨택 플러그; 를 포함한다.
상기 복수의 게이트 전극층과 상기 채널 영역 사이에 마련되는 복수의 게이트 절연막; 을 더 포함하고, 상기 식각 저지층은 상기 복수의 게이트 절연막 중 적어도 하나와 동일한 물질을 포함할 수 있다.
상기 식각 저지층의 두께는 상기 게이트 절연막 두께의 2배 이하일 수 있다.
상기 복수의 게이트 전극층 사이에 배치되는 절연층; 을 더 포함하고, 상기 복수의 게이트 절연막 중 적어도 일부는 상기 일 방향을 따라 연장되어 상기 복수의 게이트 전극층과 상기 절연층 사이에 배치될 수 있다.
상기 식각 저지층은 상기 복수의 패드 영역 사이의 단차에 대응하는 형상을 가질 수 있다.
상기 식각 저지층은 복수의 식각 저지층이며, 상기 복수의 식각 저지층은 상기 복수의 게이트 전극층의 사이에 각각 배치될 수 있다.
상기 복수의 식각 저지층 각각은 인접한 상기 패드 영역까지 상기 일 방향을 따라 연장될 수 있다.
적어도 일부의 상기 복수의 게이트 전극층의 사이에 서로 다른 개수의 상기 식각 저지층이 배치될 수 있다.
적어도 하나의 상기 식각 저지층은 일부의 상기 게이트 전극층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 교대로 적층된 복수의 희생층과 절연층을 일 방향에서 서로 다른 길이로 식각하여 서로 단차를 갖는 복수의 패드 영역을 형성하는 단계; 상기 복수의 패드 영역 상에 식각 저지 희생층을 형성하는 단계; 상기 복수의 희생층 및 상기 식각 저지 희생층을 제거하는 단계; 및 상기 복수의 희생층 및 상기 식각 저지 희생층이 제거된 영역에 절연 물질을 증착하여, 게이트 절연막 및 식각 저지층을 형성하는 단계; 를 포함한다.
본 발명의 기술적 사상에 의한 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 컨택 플러그가 형성되는 단차 구조가 마련되는 영역에 식각 저지층을 형성함으로써, 컨택 플러그 형성 시에 발생할 수 있는 상하층 간의 브릿지(bridge) 불량을 방지할 수 있다. 이에 의해, 신뢰성이 향상된 비휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 평면도이다.
도 4 내지 도 6은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 사시도이다.
도 7a는 도 4에 도시한 실시예에 따른 비휘발성 메모리 장치에서 A 부분을 확대 도시한 도이다.
도 7b 및 도 7c는 도 6에 도시한 실시예에 따른 비휘발성 메모리 장치에서 B 부분을 확대 도시한 도이다.
도 8a 내지 도 8m은 도 4에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다.
도 9a 내지 도 9j는 도 5에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다.
도 10a 내지 도 10i는 도 6에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다.
도 14 및 도 15는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 비휘발성 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작할 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 비휘발성 메모리 장치(100')에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 일 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 평면도이다.
도 3을 참조하면, 일 실시예에 따른 비휘발성 메모리 장치(100)는 셀 어레이 영역(C)과 연결 영역(D)을 포함할 수 있으며, 연결 영역(D) 외측에는 주변 회로 영역이 마련될 수 있다.
셀 어레이 영역(C)에는 복수의 메모리 셀, 및 메모리 셀과 전기적으로 연결되는 복수의 비트 라인(190), 복수의 게이트 전극층(151-156: 150)이 배치될 수 있다. 복수의 게이트 전극층(150)은 도전성 물질을 포함하므로, 본 명세서에서 도전 라인으로 지칭될 수도 있다. 복수의 게이트 전극층(150)은 일 방향으로 연장될 수 있으며, 도 3에서는 복수의 게이트 전극층(150)이 x축 방향으로 연장되는 것으로 도시하였다. 복수의 비트 라인(190)은 복수의 게이트 전극층(150)이 연장되는 일 방향과 교차하는 다른 방향으로 연장될 수 있으며, 도 3에서는 x축과 교차하는 y축 방향으로 복수의 비트 라인(190)이 연장되는 것으로 도시하였다.
복수의 게이트 전극층(150)은 z축 방향으로 적층되어 워드 라인을 형성할 수 있다. z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(150)은 복수의 연결 라인(221-226: 220)에 의해 서로 전기적으로 연결될 수 있다. z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(150)을 연결 라인(220)을 통해 서로 연결하기 위하여, z축 방향으로 연장되는 복수의 컨택 플러그(201-206: 200)가 마련될 수 있다.
복수의 게이트 전극층(150)에는 복수의 채널 영역(130)이 지그 재그(zig-zag) 형태로 배치될 수 있으며, 각 채널 영역(130)은 비트 라인(190)과 전기적으로 연결될 수 있다. 게이트 전극층(150)에 복수의 채널 영역(130)을 지그 재그 형태로 배치함으로써, 게이트 전극층(150)에 배치되는 채널 영역(130)의 숫자를 늘릴 수 있다.
연결 영역(D)은 셀 어레이 영역(C)과 주변 회로 영역 사이에 배치된다. 연결 영역(D)에는 셀 어레이 영역(C)으로부터 일 방향(x축 방향)으로 연장되는 복수의 게이트 전극층(150)이 배치될 수 있다. 복수의 게이트 전극층(150) 각각이 일 방향으로 연장되는 길이는, x-y 평면에 수직하는 z축 방향으로 최하층에 위치한 게이트 전극층(151)으로부터 최상층의 게이트 전극층(156)으로 갈수록 소정의 길이만큼 점점 더 짧아질 수 있다. 최하층의 게이트 전극층(151)에서 최상층의 게이트 전극층(156)으로 갈수록 일 방향으로의 연장 길이가 점점 짧아짐에 따라, 복수의 게이트 전극층(150) 각각은 인접한 다른 게이트 전극층(150)과 단차를 형성할 수 있다.
연결 영역(D)의 외측에는 주변 회로 영역이 배치된다. 주변 회로 영역에는 메모리 셀들의 구동을 위한 회로들 및 메모리 셀들에 저장된 정보를 판독하기 위한 회로들 등이 배치될 수 있다.
도 4 내지 도 6은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)를 나타낸 사시도이며, 도 3의 I-I' 방향을 따라 절단한 부분을 나타낸 것이다. 도 2 및 도 3에서 메모리 셀에 포함되는 구성요소 중 일부가 도 4에서는 생략되어 도시될 수 있다. 예를 들어, 도 3에 표시된 비트 라인(190)과 연결 라인(220)은 도 4에서 생략되어 있다.
도 4를 참조하면, 비휘발성 메모리 장치(100)는 z축 방향을 따라 기판(105)의 상면 위에 적층되는 복수의 게이트 전극층(151-156: 150) 및 복수의 게이트 전극층(150) 사이에 배치되는 복수의 절연층(171-177: 170)을 포함할 수 있다. 복수의 게이트 전극층(150)과 복수의 절연층(170)은 x축 방향을 따라 연장될 수 있다. 셀 어레이 영역(C)은 복수의 게이트 전극층(150)과 절연층(170) 외에 z축 방향으로 연장되는 채널 영역(130)을 더 포함할 수 있다. 채널 영역(130)은 원통형의 단면을 갖는 공동 내에 형성될 수 있으며, 채널 영역(130) 내부에는 매립 절연층(120)이 배치될 수 있다. 채널 영역(130) 상에는 도전층(195)이 마련될 수 있으며, 도전층(195)을 통해 비트 라인(190)과 채널 영역(130)이 서로 연결될 수 있다.
채널 영역(130)과 게이트 전극층(150) 사이에는 게이트 절연막이 배치될 수 있는데, 게이트 절연막은 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 비휘발성 메모리 장치(100)의 구조에 따라, 상기 터널링층, 전하 저장층, 블록킹층이 모두 게이트 전극층(150)을 둘러싸도록 배치되거나, 또는 일부는 채널 영역(130)과 평행하게 z축 방향으로 연장되도록 채널 영역(130) 외측에 배치되고, 나머지는 게이트 전극층(150)을 둘러싸도록 배치될 수 있다. 도 4에는 터널링층과 전하 저장층이 채널 영역(130)과 평행하게 z축 방향으로 연장되도록 채널 영역(130) 외측에 배치되고, 블록킹층(162)은 게이트 전극층(150)을 둘러싸도록 배치되는 것으로 도시하였다.
각 게이트 전극층(150)과 절연층(170)은, z축 방향으로 서로 다른 위치에 적층되는 다른 게이트 전극층(150) 및 절연층(170)과 x축 방향을 따라 서로 다른 길이만큼 연장되어 연결 영역(D) 내에서 계단 형상을 갖는 복수의 단차를 형성할 수 있다. 복수의 게이트 전극층(150) 및 절연층(170)이 x축 방향을 따라 서로 다른 길이로 연장되어 마련된 단차로 인해, 연결 영역(D)에는 복수의 패드 영역이 형성될 수 있으며, 복수의 패드 영역에서 각 게이트 전극층(150) 상에 식각 저지층(110)이 배치될 수 있다. 도 4에는 각 패드 영역에서 z축 방향을 따라 절연층(170)이 게이트 전극층(150) 보다 상부에 위치하는 것으로 도시하였으나, 이와 반대로 게이트 전극층(150)이 절연층(170) 보다 상부에 위치할 수도 있다.
연결 영역(D)에는 각 패드 영역에서 연결 영역 절연층(180) 및 절연층(170)을 관통하여 게이트 전극층(150)과 전기적으로 연결되는 복수의 컨택 플러그(201~206: 200)가 마련될 수 있다. 복수의 컨택 플러그(200)는 z축 방향을 따라 연장되며, 게이트 전극층(150)과 유사하게 도전성이 우수한 물질을 포함할 수 있다. 일례로, 복수의 컨택 플러그(200)는 게이트 전극층(150)과 동일한 물질을 포함할 수 있으며, x축 방향으로 동일한 위치에 형성되는 복수의 컨택 플러그(200)는 도 3에 도시된 연결 라인(221~226: 220)에 의해 서로 전기적으로 연결될 수 있다.
연결 영역(D)에 복수의 컨택 플러그(200)를 형성하기 위해, 복수의 패드 영역을 형성한 이후 복수의 절연층(170) 및 연결 영역 절연층(180)에 대한 식각 공정이 필요하다. 상기 식각 공정에 의해 z축 방향으로 연장되는 복수의 수직 개구부가 형성되며, 상기 복수의 수직 개구부에 도전성 물질을 매립함으로써 컨택 플러그(200)를 형성할 수 있다.
식각 공정에 의해 형성되는 복수의 수직 개구부는 z축 방향으로 서로 다른 길이를 갖기 때문에, z축 방향으로 상부에 위치한 게이트 전극층(156)은 하부에 위치한 게이트 전극층(151)에 이르는 컨택 플러그(201)를 형성하기 위해 복수의 절연층(170)과 연결 영역 절연층(180)이 식각될 때까지 식각 공정에 의해 관통되지 않아야 한다. 따라서, 식각 선택비가 적절하지 못한 경우 상부에 위치한 게이트 전극층(150) 중 일부가 식각 공정에 의해 z축 방향으로 상기 수직 개구부에 의해 관통되어, 도전성 물질의 매립 후에 일부 게이트 전극층(150)이 서로 전기적으로 연결되는 브릿지(bridge) 불량이 발생할 수 있다.
본 발명에서는 상기와 같은 불량을 방지하기 위해, 복수의 패드 영역에서 게이트 전극(150) 상에 하나 이상의 식각 저지층(110)을 형성할 수 있다. 상기 식각 저지층(110)은 복수의 게이트 전극층(150) 각각을 둘러싸는 게이트 절연막(160) 중 적어도 일부와 동일한 조성(예를 들어 Al2O3)을 가질 수 있다. 컨택 플러그(200)를 형성하는 데에 있어서, 식각 저지층(110)이 포함하는 물질과 선택비를 갖도록 연결 영역 절연층(180)에 대한 식각 공정을 진행한 후, 게이트 전극층(150)에 포함되는 도전성 물질과 선택비를 갖는 식각 공정을 적용함으로써 게이트 전극층(150)의 관통 및 불충분한 식각에 따른 연결 불량이 발생하지 않도록 컨택 플러그(200)를 형성할 수 있다.
식각 저지층(110)은 z축 방향으로 상대적으로 긴 길이를 갖는 컨택 플러그(201)를 형성하는 동안, 상대적으로 짧은 길이를 갖는 컨택 플러그(206)가 상부에 위치한 게이트 전극층(156)을 관통하는 것을 방지할 수 있다. 따라서, 식각 저지층(110)은 복수의 게이트 전극층(150) 중 일부 상에만 형성될 수도 있다. 예를 들어, 컨택 플러그(200)를 형성하는 공정 동안 게이트 전극층(150)을 관통하지 않도록 상부에 위치한 3개의 게이트 전극층(154, 155, 156) 상에만 형성될 수 있다.
한편, 도 4에는 4개의 메모리 셀(MC1~MC4)과 하나의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 마련되는 것으로 도시되어 있으나, 이는 예시일 뿐이며, 메모리 셀의 개수 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 개수는 더 많거나 적을 수 있다. 또한, 도 4에는 메모리 셀(MC1~MC4)과 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 동일한 구조를 갖는 것으로 도시하였으나, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀(MC1~MC4)과 다른 구조를 가질 수도 있다.
도 5는 도 4와 다른 실시예에 따른 비휘발성 메모리 장치(100A)를 도시한 사시도이다. 도 5를 참조하면, 채널 영역(130), 메모리 셀(MC1~MC4), 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 연결 영역(D)에 마련되는 단차와 복수의 패드 영역 및 복수의 패드 영역에서 복수의 게이트 전극층(150) 각각에 연결되는 복수의 컨택 플러그(200)는 도 4와 동일하다. 다만, 도 5에 도시한 실시예에서는, 연결 영역(D)에 마련되는 단차와 대응하는 형상을 갖는 식각 저지층(110a, 110b)이 복수개 마련된다. 복수의 식각 저지층(110a, 110b) 사이에는, 식각 저지층(110a, 110b)을 서로 물리적으로 분리하는 절연층(AD2)이 추가로 마련될 수 있다.
복수의 컨택 플러그(200)를 형성하는 식각 공정에서, z축 방향으로 최상부에 위치한 게이트 전극층(156)과 연결되는 컨택 플러그(206)가 형성되는 수직 개구부는, 최하부에 위치한 게이트 전극층(151)과 연결되는 컨택 플러그(201)가 형성되는 수직 개구부가 식각될 때까지 최상부 게이트 전극층(156)을 관통하지 않아야 한다. 도 5에 도시한 비휘발성 메모리 장치(100A)에서는, 식각 저지층(110a, 110b)을 2개 이상으로 형성하고, 식각 저지층(110a, 110b)에 포함되는 물질과 선택비를 갖도록 식각 공정을 진행할 수 있다.
따라서, 최하부의 게이트 전극층(151)에 연결되는 컨택 플러그(201)에 대응하는 수직 개구부를 형성하는 긴 식각 공정 동안, 최상부 게이트 전극층(156)에 연결되는 컨택 플러그(206)에 대응하는 수직 개구부를 형성하는 식각 공정이 복수의 식각 저지층(110a, 110b)에 의해 일시적으로 정지하거나 속도가 느려지므로, 최상부 게이트 전극층(156)이 관통되어 발생하는 불량을 방지할 수 있다. 한편, 도 5에 도시한 비휘발성 메모리 장치(100A)에서도, 식각 저지층(110a, 110b)은 z축 방향으로 상부에 위치한 일부의 게이트 전극층(150) 상에만 형성될 수 있다. 또는, 제1 식각 저지층(110a)은 도 5와 같이 모든 게이트 전극층(150) 상에 위치하도록 형성하고, 제2 식각 저지층(110b)은 z축 방향으로 상부에 위치한 일부의 게이트 전극층(150) 상에만 형성할 수 있다.
도 6은 도 4 및 도 5와 다른 실시예에 따른 비휘발성 메모리 장치(100B)를 도시한 사시도이다. 도 6을 참조하면, 일 실시예에 따른 비휘발성 메모리 장치(100B)는 기판(105)의 상면에 z축 방향을 따라 교대로 적층되는 복수의 게이트 전극층(150) 및 복수의 절연층(170)을 포함할 수 있다. 셀 어레이 영역(C) 내에서 z축 방향을 따라 복수의 게이트 전극층(150) 및 절연층(170)을 기판(105)까지 관통하는 동공이 마련될 수 있으며, 관통된 동공 내부에는 채널 영역(130)이 마련될 수 있다.
복수의 게이트 전극층(150) 및 복수의 절연층(170) 각각은 x축 방향을 따라 서로 다른 길이로 연장되어 인접한 다른 게이트 전극층(150) 및 절연층(170)과 단차를 형성할 수 있다. 상기 단차에 의해 연결 영역(D)에는 복수의 패드 영역이 마련되며, 각 패드 영역에는 절연층(170)을 관통하여 게이트 전극층(150)과 전기적으로 연결되는 컨택 플러그(200)가 형성된다. 이하, 도 4 및 도 5와 다른 구조적 특징을 중심으로 도 6에 도시한 비휘발성 메모리 장치(100B)를 설명한다.
도 6을 참조하면, x축 방향을 따라 게이트 전극층(150)과 평행하도록 연장되는 식각 저지층(110c)이 서로 인접한 게이트 전극층(150) 사이에 마련된다. 도 5에는 하나의 절연층(170) 내에 하나의 식각 저지층(110c)이 마련되는 것으로 도시하였으나, 하나의 절연층(170) 내에 복수의 식각 저지층(110c)이 마련될 수도 있다. 식각 저지층(110c)은 게이트 전극층(150) 각각을 둘러싸는 게이트 절연막(160')과 동일한 물질을 포함할 수 있으며, x축 방향을 따라 인접한 게이트 전극층(150)과 동일한 길이로 연장된다.
도 6에 도시한 바와 같은 구조로 식각 저지층(110c)을 마련함으로써, 도 4 및 도 5의 실시예와 유사한 효과를 얻을 수 있다. z축 방향으로 인접한 다른 게이트 전극층(150) 및 절연층(170)과 단차를 형성하도록 복수의 게이트 전극층(150) 및 절연층(170)을 각각 식각하여 복수의 패드 영역을 형성한 후, 컨택 플러그(200)를 마련하기 위해 식각 공정을 진행하여 z축 방향으로 연장되는 복수의 수직 개구부를 마련할 수 있다.
이때, 식각 저지층(110c)과 선택비를 갖는 식각 공정을 적용하여 컨택 플러그(200)가 마련되는 복수의 수직 개구부가 식각 저지층(110c)에 도달하도록 할 수 있다. z축 방향으로 상부에 위치한 게이트 전극층(150)과 연결되는 컨택 플러그(200)에 대응하는 일부의 수직 개구부는 식각 저지층(110c)을 관통하여 게이트 전극층(150)에 도달해야 할 수 있다. 따라서, 식각 저지층(110c)에 대하여 선택적으로 연결 영역 절연층(180)을 식각함으로써 각 수직 개구부가 게이트 전극층(150)을 관통하는 불량이 방지하지 않도록 제어할 수 있다. 한편, 게이트 전극층(150)과 컨택 플러그(200)를 전기적으로 연결하기 위해, 컨택 플러그(200)가 형성되는 수직 개구부는 게이트 전극층(150)을 소정 깊이만큼 파고 들어가는 깊이로 형성될 수 있다.
도 4 및 도 5와 마찬가지로, 도 6의 비휘발성 메모리 장치(100B)에서도, 식각 저지층(110c)은 z축 방향으로 상부에 위치한 일부의 게이트 전극층(150) 상에만 형성될 수 있다. 예를 들어, z축 방향으로 상부에 위치한 2개의 게이트 전극층(155, 156) 상에만 식각 저지층(110c)을 배치하고, 다른 4개의 게이트 전극층(151~154) 상에는 식각 저지층(110c)을 배치하지 않을 수 있다. 식각 저지층(110c)이 형성되는 게이트 전극층(150)의 개수는 필요에 따라 적절하게 변형될 수 있다.
도 7a는 도 4에 도시한 실시예에 따른 비휘발성 메모리 장치에서 A 부분을 확대 도시한 도이다.
도 7a는 채널 영역(130)과 게이트 절연막(160)을 설명하기 위해 도 4의 A부분을 확대 도시한 부분도이다. 도 7a를 참조하면, 메모리 셀(MC3)에 포함되는 게이트 전극층(154)과 게이트 전극층(154) 상하부에 위치한 절연층(173, 174)이 도시된다. z축 방향으로는 채널 영역(130)이 연장되며, 채널 영역(130) 내에는 예를 들어, 실리콘 산화물(SiO2)을 포함하는 매립 절연층(120)이 마련될 수 있다. 게이트 전극층(154) 및 절연층(173, 174)과 채널 영역(130) 사이에는 채널 영역(130)으로부터 순차적으로 터널링층(166), 전하 저장층(164)이 적층될 수 있다.
게이트 전극층(154)은 블록킹층(162)에 의해 둘러싸이며, 결과적으로 채널 영역(130)과 게이트 전극층(154) 사이에는 채널 영역(130)으로부터 터널링층(166), 전하 저장층(164), 및 블록킹층(162)이 순차적으로 적층된다. 게이트 절연막(160)에 포함되는 블록킹층(162), 전하 저장층(164) 및 터널링층(166)의 두께는 도 7a에 도시한 것에 한정되지 않으며 다양하게 변화될 수 있다. 한편, 본 실시예에서, 게이트 전극층(154)에 포함되는 물질이 식각 저지층(110)에 유입되는 것을 방지하기 위해 식각 저지층(110)의 두께는 블록킹층(162)의 두께의 2배 이하일 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)에 포함되는 물질의 유전율은 터널링층(166)보다 높은 유전율을 가질 수 있으며, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널 영역(130)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
도 7b 및 도 7c는 도 6에 도시한 실시예에 따른 비휘발성 메모리 장치에서 B 부분을 확대 도시한 도이다.
우선 도 7b를 참조하면, 도 7a와 유사하게 z축 방향으로 채널 영역(130)이 마련되고, 채널 영역(130)의 내부에는 매립 절연층(120)이 마련된다. 채널 영역(130)의 외측에는 게이트 전극층(154)과 절연층(173, 174)이 교대로 적층될 수 있으며, 게이트 전극층(154) 및 절연층(173, 174)과 채널 영역(130) 사이에는 채널 영역(130)으로부터 순차적으로 터널링층(166)과 전하 저장층(164)이 적층될 수 있다.
게이트 전극층(154)은 블록킹층(162)에 의해 둘러싸이며, 결과적으로 채널 영역(130)과 게이트 전극층(154) 사이에는 채널 영역(130)으로부터 터널링층(166), 전하 저장층(164), 및 블록킹층(162)이 순차적으로 적층될 수 있다. 게이트 절연막(160)에 포함되는 블록킹층(162), 전하 저장층(164) 및 터널링층(166)의 두께는 도 7b에 도시된 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
한편, 각 절연층(173, 174) 내에는 식각 저지층(110)이 마련될 수 있다. 식각 저지층(110)은 게이트 전극층(154)을 둘러싸는 블록킹층(162)과 동일한 물질을 포함할 수 있으며, 예를 들어 알루미늄 산화물(Al2O3)을 포함할 수 있다. 도 7b에는 각 절연층(173, 174) 내에 하나의 식각 저지층(110)이 포함되는 것으로 도시하였으나, 이와 달리 각 절연층(173, 174) 내에 2개 이상의 식각 저지층(110)이 포함될 수도 있다. 게이트 전극층(154)에 포함되는 도전성 물질이 식각 저지층(110)에 포함되는 것을 방지하기 위해, 식각 저지층(110)의 두께는 블록킹층(162)의 두께의 2배보다 작을 수 있다.
도 7c는 도 6에 도시한 실시예에 따른 비휘발성 메모리 장치에서 B 부분을 확대 도시한 도이다. 도 7c는 도 7b와 유사한 구조를 가지며, 게이트 절연막(160 )에 있어서만 도 7b와 다른 구조를 갖는다. z축 방향을 따라 연장되는 채널 영역(130) 내에는 매립 절연층(120)이 마련되며, 채널 영역(130)의 외측에는 게이트 전극층(154)과 절연층(173, 174)이 교대로 적층된다.
다만, 게이트 전극층(154)과 채널 영역(130) 사이에 마련되는 터널링층(166) 및 전하 저장층(164)이 채널 영역(130)을 따라 z축 방향으로 연장되는 도 7b의 실시예와 달리, 도 7c에서는 터널링층(166')과 전하 저장층(164')이 블록킹층(162')과 함께 게이트 전극층(154)을 둘러싸는 형상을 가질 수 있다. 도 7c의 경우에도 게이트 절연막(160')에 포함되는 블록킹층(162'), 전하 저장층(164') 및 터널링층(166')의 두께는 도 7c에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
도 7c의 실시예에서, 식각 저지층(110c)은 블록킹층(162'), 전하 저장층(164') 및 터널링층(166') 중 적어도 하나에 포함되는 물질과 동일한 물질을 포함할 수 있다. 도 7c에 도시한 바와 같이 채널 영역(130)을 형성함에 있어서, 도전성 물질로 게이트 전극층(154) 형성하기에 앞서 터널링층(166'), 전하 저장층(164'), 블록킹층(162')이 순차적으로 적층될 수 있다. 따라서, 식각 저지층(110c)의 두께가 터널링층(166') 두께의 2배 이하이면, 식각 저지층(110c)은 터널링층(166')과 동일한 물질을 포함할 수 있고, 식각 저지층(110c)의 두께가 터널링층(166') 두께의 2배보다 크고 터널링층(166')과 전하 저장층(164')의 두께 합의 2배보다 작으면 식각 저지층(110c)은 터널링층(166') 및 전하 저장층(164')에 포함되는 물질을 모두 포함할 수 있다.
또한, 식각 저지층(110c)의 두께가 게이트 절연막(160')의 총 두께의 2배보다 작고, 터널링층(166')과 전하 저장층(164')의 두께 합의 2배보다 크면 블록킹층(162'), 전하 저장층(164') 및 터널링층(166') 각각에 포함되는 물질을 모두 포함할 수 있다. 식각 저지층(110c)은 컨택 플러그(200)에 의해 관통되므로, 복수의 컨택 플러그(200) 각각이 서로 전기적으로 연결되지 않도록 하기 위해서는 식각 저지층(110) 내에 도전성 물질이 포함되지 않아야 하며, 따라서 식각 저지층(110c)의 두께는 게이트 절연막(160')의 총 두께의 2배보다 크지 않게 형성될 수 있다. 한편, 도 7c에 도시한 바와 같은 게이트 절연막(160') 구조는, 도 6에 도시한 비휘발성 메모리 장치(100B)는 물론, 도 4 및 도 5에 도시한 비휘발성 메모리 장치(100, 100A)에도 적용될 수 있다.
이하, 도 8 내지 도 10을 참조하여 도 4 내지 도 6에 도시한 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 8a 내지 도 8m은 도 4에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다. 도 8a 내지 도 8m은 공정 순서에 따라 도 4의 사시도를 y 방향에서 바라본 단면도이다.
도 8a를 참조하면, 기판(105) 상에 복수의 절연층(171-177: 170)과 복수의 희생층(141-146: 140)이 교대로 적층된다. 희생층(140)은 절연층(170)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층(140)은, 희생층(140)을 식각하는 공정에서, 절연층(170)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(170)의 식각 속도에 대한 희생층(140)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 절연층(170)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생층(140)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연층(170)과 다른 물질일 수 있다.
도 8a에는 복수의 절연층(170) 각각의 두께는, 실시예에 따라 서로 다를 수 있다. 예를 들어, 복수의 절연층(170) 가운데 z축 방향으로 최하부에 위치하는 절연층(171)은 다른 절연층(172-177)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(177)은 다른 절연층(171-176)에 비해 상대적으로 두꺼울 수도 있다. 즉, 절연층(170) 및 희생층들(140)의 두께는 도 8a에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 절연층(170) 및 희생층(140)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
교대로 적층된 복수의 절연층(170)과 희생층(140) 위에는 제1 마스크층(M1)이 형성된다. 제1 마스크층(M1)은 포토 레지스트를 포함할 수 있으며, 감광성 물질 및 비감광설 물질의 복합층으로 형성될 수 있다.
도 8a에서 제1 마스크층(M1)에 의해 노출된 복수의 절연층(170) 및 희생층(140)을 식각하여 제거할 수 있다. 상기 식각 공정은 건식 식각법 또는 습식 식각법을 이용하여 이방성 식각으로 수행할 수 있다. 건식 식각법을 이용하는 경우, 적층된 절연층(170) 및 희생층(140)을 순차적으로 식각하기 위해 복수의 단계들로 제거 공정이 수행될 수 있다.
제1 마스크층(M1)에 의해 노출된 복수의 절연층(170) 및 희생층(140)을 식각하여 제거하면, 제1 마스크층(M1)을 트리밍(trimming)할 수 있다. 트리밍 공정에는 건식 식각법 또는 습식 식각법이 적용될 수 있으며, 트리밍 공정에 의해 도 8b에 도시한 바와 같이 제1 마스크층(M1)의 가장자리 일부가 제거된 제2 마스크층(M2)이 형성된다. 이때, 트리밍 공정에 의해 제1 마스크층(M1)의 x축 방향 길이는 물론 z축 방향의 높이도 감소할 수 있다.
도 8c를 참조하면, 도 8b와 동일한 방식으로 제2 마스크층(M2)에 의해 노출된 복수의 절연층(170) 및 희생층(140)을 식각할 수 있다. 이때, 도 8c의 식각 공정은 최하부로부터 2번째 절연층(172)까지 진행될 수 있으며, 그로부터 제1 패드 영역이 형성될 수 있다. 식각 공정이 완료되면, 제2 마스크층(M2)에 대한 트리밍 공정을 수행하여 제2 마스크층(M2)보다 좁은 면적을 커버하는 제3 마스크층(M3)을 형성할 수 있다. 제3 마스크층(M3)에 의해 노출된 복수의 절연층(173-177)과 희생층(142-146)을 식각하여 제2 패드 영역을 형성할 수 있다.
도 8b 및 도 8c를 참조하여 설명한 방식에 따라 복수의 절연층(170)과 희생층(140)에 대한 식각 공정 및 트리밍 공정을 반복함으로써, 최종적으로 도 8d에 도시한 바와 같은 구조를 형성할 수 있다. 도 8d를 참조하면, 각 절연층(170)과 희생층(140)이 쌍(pair)을 이루며, 하나의 쌍에 포함되는 절연층(170)과 희생층(140)은 일 방향 - x축 방향 - 을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, z축 방향으로 최하부에 위치한 희생층(141)은, 상하부에 각각 일 방향으로 같은 길이만큼 연장되는 절연층(171, 172)이 배치될 수 있다.
또한, 하나의 쌍에 포함되는 절연층(170) 및 희생층(140)은 인접한 다른 쌍에 포함되는 절연층(170) 및 희생층(140)과 서로 다른 길이만큼 x축 방향으로 연장됨으로써 도 8d에 도시한 바와 같이 복수의 단차를 형성할 수 있다. 복수의 단차에 의해 노출되는 영역은 복수의 패드 영역(P1-P6)으로 정의될 수 있다.
도 8e를 참조하면, 복수의 패드 영역(P1-P6)이 마련된 복수의 절연층(170) 및 희생층(140) 상에 추가로 절연층(AD)이 형성될 수 있다. 상기 절연층(AD)은 복수의 절연층(170)의 단부를 덮도록 형성될 수 있으며, 이하에서, 복수의 절연층(170)은 복수의 희생층(140) 사이에 배치되는 절연층(171-177)과 함께 도 8e에서 형성되는 절연층(AD)을 포함하여 지칭하는 용어로 사용될 수 있다. 도 8e에서 형성되는 절연층(AD)은 복수의 희생층(140) 사이에 배치되는 절연층(171-177)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 도 8f에서 형성되는 식각 저지 희생층(115)을 복수의 희생층(140)과 물리적으로 분리할 수 있다. 상기 절연층(AD)은 복수의 희생층(140) 사이에 마련된 절연층(171-177)과 동일한 물질을 포함할 수 있으며, 따라서 도 8f 이후의 도면에서 상기 절연층(AD)은 복수의 희생층(140) 사이에 마련된 절연층(171-177)과 구분없이 절연층(170)으로 통합하여 지칭하기로 한다.
이어 도 8f를 참조하면, 식각 저지 희생층(115)이 절연층(170) 상에 형성된다. 식각 저지 희생층(115)은 복수의 희생층(140)과 동일한 물질을 포함할 수 있으며, 추후 형성되는 게이트 절연막(160) 두께의 2배보다 작은 두께를 가질 수 있다. 상기 두께 한정은 식각 저지 희생층(115)과 복수의 희생층(140)이 식각 공정에 의해 제거되고 식각 저지층(110)과 복수의 게이트 전극층(150)을 형성하는 공정을 진행할 때 식각 저지층(110) 내에 도전성 물질이 유입되는 것을 방지하기 위함일 수 있다. 도 7a 또는 도 7b와 같이 제1 측면 개구부(T1) 내에 블록킹층(162) 만이 마련되는 경우, 식각 저지 희생층(115)은 블록킹층(162) 두께의 2배 이하일 수 있으며, 도 7c의 경우에는, 블록킹층(162'), 전하 저장층(164'), 및 터널링층(166')을 모두 포함하는 게이트 절연막(160') 두께의 2배 이하일 수 있다.
식각 저지 희생층(115)이 마련되면, 도 8g에 도시한 바와 같이 시각 저지 희생층(115) 상에 연결 영역 절연층(180)을 형성할 수 있다. 연결 영역 절연층(180)은 복수의 절연층(170)과 동일한 물질을 포함할 수 있다. 비휘발성 메모리 장치의 일 실시예에 따른 제조 방법에서, 주변 회로 영역이 먼저 형성된 후, 셀 어레이 영역(C) 및 연결 영역(D)이 형성될 수 있다. 이 경우, 연결 영역 절연층(180)의 형성 및 평탄화 공정에 의해, 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역의 높이가 동일해질 수 있다.
연결 영역 절연층(180)이 형성되면, 도 8h에 도시한 바와 같이 채널 영역(130)이 형성될 수 있다. 채널 영역(130)을 형성하기 위해, 복수의 절연층(170)과 희생층(140)을 z축 방향으로 관통하는 복수의 개구부를 형성할 수 있다. 복수의 개구부는 x-y 평면에서 지그 재그 형태로 배치될 수 있으며, 복수의 개구부는 x-y 평면에서 서로 이격되어 고립될 수 있다. 복수의 개구부는 복수의 패드 영역(P1-P6)을 형성한 방법과 유사하게, 마스크층에 의해 복수의 개구부가 마련되는 영역만을 노출시키고 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 복수의 개구부 각각은 기판(105)의 상면을 노출시키거나, 또는 기판(105)을 소정 깊이만큼 파고 들어가는 깊이를 가질 수도 있다.
복수의 개구부 각각의 내면 및 하부면에 ALD 또는 CVD를 사용하여 전하 저장층(164)과 터널링층(166)을 형성할 수 있다. 복수의 희생층(140) 및 절연층(170)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층되며, 터널링층(166)의 내측에 채널 영역(130)이 형성된다. 채널 영역(130)은 소정의 두께, 예컨대, 복수의 개구부 각각의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다. 한편, 개구부 각각의 저면에서 채널 영역(130)은 기판(105)과 직접 접촉되어 전기적으로 연결될 수 있다.
채널 영역(130)의 내측은 매립 절연층(120)으로 채워질 수 있다. 선택적으로, 매립 절연층(120)을 형성하기 전에, 채널 영역(130)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(130) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
상기 구조는 도 7a에 도시한 실시예에 따른 것이나, 다른 구조로 채널 영역(130)을 형성할 수도 있음은 물론이다. 예를 들어, 복수의 개구부를 형성한 후, 전하 저장층(164)과 터널링층(166)을 형성하는 공정 없이 바로 채널 영역(130)을 형성하고 채널 영역(130)의 내측에 매립 절연층(120)을 형성할 수 있다. 이때, 터널링층(166)과 전하 저장층(164)은 도 7c에 도시한 실시예와 같이 블록킹층(162)과 게이트 전극층(150)을 형성하는 공정 전에 형성되어 블록킹층(162) 외측에 배치될 수 있다.
다음으로, 최상부의 연결 영역 절연층(180)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(120)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(195)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(195)이 형성될 수 있다.
채널 영역(130)이 형성되면, 도 8i에 도시한 바와 같이 복수의 희생층(140) 및 식각 저지 희생층(115)을 제거하여 측면 개구부(T1, T2)를 형성할 수 있다. 복수의 희생층(140)이 제거됨에 따라 복수의 절연층(170) 사이에 복수의 제1 측면 개구부(T1)가 마련되고, 복수의 절연층(170)과 연결 영역 절연층(180) 사이에 마련된 식각 저지 희생층(115)을 제거하여 제2 측면 개구부(T2)가 마련될 수 있다.
도 8j를 참조하면, 측면 개구부(T1, T2) 내에 블록킹층(162)과 게이트 전극층(151-156: 150)을 형성할 수 있다. 도 8f에서 설명한 바와 같이, 도전성 물질이 유입되는 것을 방지하기 위해, 식각 저지 희생층(115)의 두께는 제1 측면 개구부(T1) 내에 형성되는 블록킹층(162) 두께의 2배 이하일 수 있으며, 따라서 제2 측면 개구부(T2)의 두께 역시 블록킹층(162)의 두께의 2배 이하일 수 있다.
제1 측면 개구부(T1)에 블록킹층(162)과 게이트 전극층(150)을 순서대로 형성하는데, 블록킹층(162)은 전하 저장층(164) 및 터널링층(166)과 마찬가지로 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성될 수 있다. 이때, 제2 측면 개구부(T2)에도 블록킹층(162)과 동일한 물질이 유입되어 식각 저지층(110)이 형성될 수 있으며, 상기와 같은 제2 측면 개구부(T2)의 두께 한정에 의해, 제2 측면 개구부(T2)의 내부 공간은 블록킹층(162)과 동일한 물질로 모두 채워질 수 있다.
즉, 게이트 전극층(150)에 포함되는 도전성 물질은 제2 측면 개구부(T2)에는 유입되지 않고 제1 측면 개구부(T1)에만 유입될 수 있다. 블록킹층(162)과 식각 저지층(110)은 알루미늄 산화물(Al2O3)을 포함할 수 있으며, 게이트 전극층(150)은 텅스텐(W)과 같은 도전성 물질을 포함할 수 있다.
블록킹층(162)과 식각 저지층(110) 및 게이트 전극층(150)이 형성되면, 도 8k에 도시한 바와 같이 채널 영역(130)과 평행한 z축 방향으로 식각 공정을 진행하여 컨택 플러그(200)를 형성하기 위한 복수의 수직 개구부(211-216: 210)를 형성할 수 있다. 복수의 수직 개구부(210)를 형성하는 식각 공정은, 식각 저지층(110)에 대하여 연결 영역 절연층(180)에 포함되는 물질을 선택적으로 식각하는 공정을 포함할 수 있으며, 그로부터 복수의 게이트 전극층(150) 중 적어도 일부가 관통되거나 수직 개구부(210)와 연결되지 않는 문제를 방지할 수 있다. 이하, 자세히 설명한다.
복수의 수직 개구부(210)를 동시에 형성하는 식각 공정에서, z축 방향으로 최하부에 위치한 게이트 전극층(151)과 연결되는 제1 수직 개구부(211)는 다른 수직 개구부(212-216)에 비해 상대적으로 긴 식각 공정 시간을 요구할 수 있다. 또한, 제6 수직 개구부(216)의 경우, 다른 수직 개구부(211-215)에 비해 상대적으로 짧은 식각 공정 시간 동안 형성될 수 있다. 따라서, 별다른 공정 조건 변화 또는 식각 저지층(110) 없이 일정한 조건으로 식각을 진행할 경우, 제1 수직 개구부(211)를 형성하기 위해 필요한 시간 동안 식각 공정이 지속됨으로써, 제6 수직 개구부(216)가 게이트 전극층(156)을 관통하여 다른 게이트 전극층(155)과 연결될 수 있다.
본 발명에서는, 각 게이트 전극층(150)이 x축 방향으로 연장되어 생성되는 단차에 의해 정의되는 패드 영역(P1-P6)에서 게이트 전극층(150) 상에 식각 저지층(110)을 마련함으로써 상기와 같은 문제를 해결할 수 있다.
수직 개구부(210)를 형성할 때, 식각 저지층(110)에 포함되는 물질과 소정의 선택비를 갖도록 식각 공정이 진행될 수 있으며, 식각 공정에 의해 형성되는 각 수직 개구부(210)가 z축 방향으로 식각 저지층(110)에 도달하면 식각 공정의 속도가 느려질 수 있다. 다른 수직 개구부(211-215)를 형성하기 위해 식각 공정이 지속되는 동안, 제6 수직 개구부(216)는 식각 저지층(110)에 가장 먼저 도달하여 느린 속도로 식각이 진행되기 때문에, 제6 수직 개구부(216)가 게이트 전극층(156)을 관통하지 않게 된다.
복수의 수직 개구부(210)를 형성하는 식각 공정은, 식각 저지층(110)에 대해 복수의 절연층(170)을 선택적으로 식각하는 제1 식각 공정과, 게이트 전극층(150)에 대하여 복수의 절연층(170)을 선택적으로 식각하는 제2 식각 공정을 포함할 수도 있다. 제1 식각 공정을 이용하여 식각 저지층(110)에 도달한 일부 수직 개구부(210)가 느리게 식각되는 동안, 다른 수직 개구부(210)를 원하는 깊이로 형성할 수 있다. 제1 식각 공정에 의해 수직 개구부(210)가 식각 저지층(110)까지 도달하면, 제2 식각 공정을 이용하여 복수의 게이트 전극층(150)을 일정 깊이만큼 파고 들어가도록 각 수직 개구부(210)의 z축 방향 길이를 연장할 수 있다.
복수의 수직 개구부(210)가 마련되면, 도 8l과 같이 각 수직 개구부(210)에 도전성 물질을 채워 넣음으로써 복수의 컨택 플러그(201-206: 200)를 형성할 수 있다. 수직 개구부(210)를 채우는 도전성 물질은, 게이트 전극층(150)에 포함되는 도전성 물질과 동일할 수 있으며, 일례로 텅스텐(W)일 수 있다. 복수의 컨택 플러그(200) 상에는 도 8m과 같이 복수의 연결 라인(221-226: 220)이 형성될 수 있다. 복수의 연결 라인(220)은 비트 라인(190)과 평행한 방향 또는 복수의 게이트 전극층(150)이 연장되는 방향과 교차하는 방향으로 형성될 수 있으며, z축 방향으로 동일한 높이에 형성된 게이트 전극층(150) 중 적어도 일부를 서로 전기적으로 연결할 수 있다.
도 9a 내지 도 9j는 도 5에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다.
도 9a 내지 도 9j는 도 5의 사시도를 y축 방향에서 바라본 단면도이며, 연결 영역(D)에서의 제조 공정을 위주로 설명할 수 있다.
도 9a를 참조하면, 기판(105)의 상면에 교대로 적층된 복수의 절연층(170)과 희생층(140)이 식각되어 복수의 패드 영역(P1-P6)이 마련된다. 복수의 패드 영역(P1-P6)에 의해 복수의 절연층(170) 및 희생층(140) 각각은, 다른 절연층(170) 및 희생층(140)과 단차를 형성하게 된다. 또한 복수의 패드 영역(P1-P6)에 의해 각 절연층(170)의 일부 상면이 노출될 수 있으며, 도 9a에 도시한 바와 달리 복수의 패드 영역(P1-P6)에서 각 희생층(140)의 상면이 일부 노출될 수도 있다.
복수의 패드 영역(P1-P6)이 마련되면, 도 9b 및 도 9c에 도시한 바와 같이 패드 영역(P1-P6) 상에 추가로 절연층(AD)을 형성하고, 식각 저지 희생층(115a, 115b)을 마련할 수 있다. 이때, 제1 식각 저지 희생층(115a)과 제2 식각 저지 희생층(115b) 사이에는 제1 식각 저지 희생층(115a)과 제2 식각 저지 희생층(115b)을 물리적으로 분리하기 위한 절연층(AD2)이 더 마련될 수 있다. 식각 저지 희생층(115a, 115b)이 마련되면, 제2 식각 저지 희생층(115b) 상에 연결 영역 절연층(180)을 도포하고 평탄화 공정을 수행할 수 있으며, 도 9d에 도시한 바와 같은 구조물을 형성할 수 있다.
다음으로 도 9e를 참조하면, 채널 영역(130)을 형성할 수 있다. 채널 영역(130)을 형성하는 방법은 앞서 도 8h를 참조하여 설명한 바와 동일할 수 있다. 채널 영역(130)이 형성되면, 도 9f에 도시한 바와 같이, 식각 저지 희생층(115a, 115b)과 복수의 희생층(140)을 제거하여 측면 개구부(T1, T2)를 마련할 수 있다. 제1 측면 개구부(T1)는 복수의 희생층(140)이 마련되어 있던 공간에 대응하며, 제2 측면 개구부(T2)는 식각 저지 희생층(115a, 115b)이 마련되어 있던 공간에 대응할 수 있다.
측면 개구부(T1, T2)에는 도 9g와 같이 소정의 물질이 유입될 수 있다. 이때, 제1 측면 개구부(T1)에는 블록킹층(162)이 우선 증착되어 채널 영역(130)의 외곽에 마련된 전하 저장층(164) 및 터널링층(166)과 함께 게이트 절연막(160)을 형성하며, 블록킹층(162)의 내부에 텅스텐(W)과 같은 도전성 물질로 게이트 전극층(150)이 형성될 수 있다. 제2 측면 개구부(T2)에는 블록킹층(162)과 동일한 물질이 증착되어 식각 저지층(110a, 110b)이 형성될 수 있다.
이때, 제2 측면 개구부(T2)의 두께는, 제1 측면 개구부(T1)내에 형성되는 블록킹층(162) 두께의 2배보다 작을 수 있다. 제2 측면 개구부(T2)의 두께를 상기와 같은 조건으로 한정함으로써, 게이트 절연막(160)을 형성하는 물질 이외에 게이트 전극층(150)을 형성하는 도전성 물질이 제2 측면 개구부(T2)로 유입되는 것을 방지할 수 있다.
또한, 채널 영역(130)의 외곽에 터널링층(166)과 전하 저장층(164)이 마련되지 않고, 제1 측면 개구부(T1) 내에 게이트 절연막(160)에 포함되는 터널링층(166), 전하 저장층(164), 블록킹층(162)이 모두 마련될 수도 있다. 이때 제2 측면 개구부(T2)의 두께는 터널링층(166), 전하 저장층(164), 블록킹층(162)을 포함하는 게이트 절연막(160) 총 두께의 2배보다 작을 수 있다.
블록킹층(162)과 게이트 전극층(150) 및 식각 저지층(110a, 110b)이 형성되면, z축 방향으로 식각 공정을 진행하여 각 패드 영역(P1-P6)까지 연결되는 복수의 수직 개구부(211-216: 210)를 마련할 수 있다. 복수의 수직 개구부(210)는 식각 조건에 따라 기판(105)에 가까워질수록 좁아지는 폭을 가질 수도 있으며, 복수의 수직 개구부(210)를 형성하는 식각 공정은 식각 저지층(110a, 110b)과 소정의 식각 선택비를 가질 수 있다.
즉, 식각 저지층(110a, 110b)에 대하여 연결 영역 절연층(180) 및 복수의 절연층(170)을 선택적으로 식각하는 식각 공정을 이용하여 수직 개구부(210)를 형성할 수 있다. 상기와 같은 조건의 식각 공정을 이용함으로써, 최하부에 위치한 게이트 전극층(151)에 연결되는 수직 개구부(211)가 형성되는 동안, 최상부에 위치한 게이트 전극층(156)에 연결되는 수직 개구부(216)가 최상부에 위치한 게이트 전극층(156)을 관통하는 것을 방지할 수 있다.
복수의 수직 개구부(210) 내에는 도 9i에 도시한 바와 같이 도전성 물질 - 예를 들면 텅스텐(W) - 이 충진되어 컨택 플러그(201-206: 200)가 형성될 수 있으며, 도 9j와 같이 컨택 플러그(200) 상에는 복수의 연결 라인(221-226: 220)이 마련될 수 있다. 복수의 연결 라인(220)은 z축 방향으로 동일한 높이에 마련되는 복수의 게이트 전극층(150) 중 일부를 서로 전기적으로 연결할 수 있으며, y축 방향으로 연장될 수 있다. 복수의 연결 라인(220)이 복수의 컨택 플러그(200)를 통해 복수의 게이트 전극층(150)과 전기적으로 연결되어야 하므로, 수직 개구부(210)를 형성하는 식각 공정은 게이트 전극층(150)에 대하여 복수의 절연층(170)을 선택적으로 식각하는 식각 공정을 포함할 수 있다.
도 10a 내지 도 10i는 도 6에 도시한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하는 데에 제공되는 단면도이다.
도 10a 내지 도 10i는 도 6의 사시도를 y축 방향에서 바라본 단면도이며, 연결 영역(D)에서의 제조 공정을 위주로 설명하기로 한다.
도 10a를 참조하면, 기판(105)의 상면에 복수의 절연층(171-177: 170)과 복수의 희생층(141-146: 140)이 교대로 적층되며, 복수의 절연층(170)과 복수의 희생층(140)이 교대로 적층된 구조물 위에는 마스크(M)가 마련된다. 복수의 절연층(170) 내에는 복수의 희생층(140)과 동일한 물질로 복수의 식각 저지 희생층(115c)이 형성될 수 있다.
식각 저지 희생층(115c)은 복수의 희생층(140)과 마찬가지로 x-y 평면에 평행할 수 있다. 도 10a에는 적층 방향으로 서로 인접한 희생층(140) 사이에 하나의 식각 저지 희생층(115)이 형성되는 구조를 도시하였으나, 서로 인접한 희생층(140) 사이에 복수의 식각 저지 희생층(115c)이 형성될 수도 있다. 또한, 인접한 희생층(140) 사이에 서로 다른 개수의 식각 저지 희생층(115c)이 형성될 수도 있다.
도 10b를 참조하면, 도 8a 내지 도 8d에서 설명한 바와 유사하게 마스크(M)에 의해 노출된 영역을 식각하고 마스크(M)를 트리밍하는 공정을 반복하여 도 10b에 도시한 바와 같은 복수의 패드 영역(P1-P6)을 형성할 수 있다. 복수의 패드 영역(P1-P6) 상에는 도 10c와 같이 연결 영역 절연층(180)이 형성될 수 있다. 연결 영역 절연층(180)을 형성한 후에는 평탄화 공정에 의해, 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역의 높이가 동일해질 수 있다.
다음으로, 도 10d에 도시한 바와 같이 채널 영역(130)이 형성된다. 채널 영역(130)을 형성하는 방법은 앞서 도 8h를 참조하여 설명한 바와 동일할 수 있으며, 채널 영역(130)의 내측에는 매립 절연층(120)이, 채널 영역(130)의 외측에는 터널링층(166)과 전하 저장층(164)이 순서대로 마련될 수 있다. 채널 영역(130) 상에는 도전층(195)이 마련될 수 있으며, 도전층(195)은 비트 라인(190)과 전기적으로 연결될 수 있다.
채널 영역(130)이 형성되면, 복수의 희생층(140)과, 절연층(170) 내에 마련된 식각 저지 희생층(115c)을 제거하여 복수의 측면 개구부(T1, T2')를 형성할 수 있다. 복수의 제1 측면 개구부(T1)는 게이트 전극층(150)이 마련되는 공간에 대응하며, 복수의 제2 측면 개구부(T2')는 식각 저지층(110c)이 마련되는 공간에 대응할 수 있다.
복수의 제1 측면 개구부(T1)에는 도 10f에 도시한 바와 같이 블록킹층(162)과 도전성 물질이 채워지며, 복수의 제2 측면 개구부(T2')에는 블록킹층(162)에 포함되는 물질과 동일한 물질이 채워질 수 있다. 일 실시예로, 블록킹층(162)이 알루미늄 산화물(Al2O3)을 포함하는 경우, 복수의 제2 측면 개구부(T2')에도 알루미늄 산화물이 도포되어 식각 저지층(110c)이 형성될 수 있다. 제2 측면 개구부(T2')의 두께는 블록킹층(162)의 두께의 2배 이하일 수 있으며, 따라서 제2 측면 개구부(T2') 내에는 블록킹층(162)에 포함되는 물질만이 채워질 수 있다. 즉, 제2 측면 개구부(T2')는 도전성 물질을 포함하지 않을 수 있다. 제1 측면 개구부(T1) 내에 형성된 블록킹층(162)의 내측에는 도전성 물질 - 예를 들면 텅스텐(W) - 로 게이트 전극층(150)이 더 형성될 수 있다.
한편, 도 7c에 도시한 실시예와 같이 제1 측면 개구부(T1) 내에 블록킹층(162)과 전하 저장층(164) 및 터널링층(166)이 모두 형성되는 경우, 제2 측면 개구부(T2')의 두께는 블록킹층(162)과 전하 저장층(164) 및 터널링층(166)을 포함하는 게이트 절연막(160)의 두께의 2배 이하일 수 있다. 제2 측면 개구부(T2') 내부는 블록킹층(162)과 전하 저장층(164) 및 터널링층(166) 중 적어도 하나에 포함되는 물질로 채워지며, 따라서 게이트 전극층(150)에 포함되는 도전성 물질은 제2 측면 개구부(T2')로 유입되지 않는다.
식각 저지층(110c)과 블록킹층(162) 및 게이트 전극층(150)이 형성되면, 도 10g에 도시한 바와 같이 z축 방향으로 식각 공정을 진행하여 복수의 수직 개구부(211-216: 210)를 형성할 수 있다. 수직 개구부(210)를 형성하는 식각 공정은 식각 저지층(110c)에 포함되는 물질과 소정의 식각 선택비를 가질 수 있으며, 그로부터 z축 방향으로 상부에 위치한 수직 개구부(216)가 게이트 전극층(156)을 관통하여 발생하는 불량 문제를 해결할 수 있다.
수직 개구부(210) 내에 도전성 물질, 예를 들어 게이트 전극층(150)과 동일한 물질을 주입하여 도 10h에 도시한 바와 같이 컨택 플러그(201-206: 200)를 형성할 수 있다. 도 10i를 참조하면, 컨택 플러그(200) 상에는 y축 방향으로 연장되는 복수의 연결 라인(221-226: 220)이 배치되고, 각 연결 라인(220)은 z축 방향으로 동일한 위치에 배치된 게이트 전극층(150) 중 일부를 서로 전기적으로 연결할 수 있다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다. 도 11 내지 도 13에는 설명의 편의를 위해 비휘발성 메모리 장치에서 연결 영역(D)만을 도시하였다.
우선 도 11을 참조하면, 기판(105) 상에 복수의 게이트 전극층(151-158: 150)과 복수의 절연층(171-179: 170)이 교대로 적층될 수 있다. 복수의 게이트 전극층(150)과 절연층(170) 각각은 마스크층을 이용한 식각 공정에 의해 일 방향 - 도 11에서 x축 방향 - 으로 서로 다른 길이만큼 연장되어 다른 게이트 전극층(150) 및 절연층(170)과 단차를 형성하게 되며, 상기 단차로 인해 복수의 패드 영역이 형성될 수 있다.
복수의 패드 영역에서 게이트 전극층(150) 상에 식각 저지층(110a, 110b)이 마련된다. 이때, 식각 저지층(110a, 110b)은 복수의 패드 영역과 단차에 대응하는 형상을 가질 수 있으며, 도 11에 도시한 바와 같은 계단 형상을 가질 수 있다. 식각 저지층(110a, 110b)은 복수의 게이트 전극층(150)을 둘러싸는 게이트 절연막(160) 중 적어도 일부와 동일한 물질을 포함할 수 있다.
식각 저지층(110a, 110b)과 게이트 절연막(160)을 관통하는 컨택 플러그(201-208: 200)에 의해 복수의 연결 라인(221-228: 220)이 게이트 전극층(150)과 전기적으로 연결될 수 있다. 연결 라인(220)은 y축 방향으로 연장될 수 있으며, z축 방향으로 동일한 높이에 적층된 복수의 게이트 전극층(150) 중 일부를 서로 전기적으로 연결할 수 있다.
컨택 플러그(200)를 형성하기 위해 수직 개구부를 형성하는 식각 공정을 진행함에 있어서, 식각 저지층(110a, 110b)은 식각 공정에 대한 스토퍼(stopper) 역할로 기능할 수 있다. 즉, 식각 공정은 식각 저지층(110a, 110b)에 대해 연결 영역 절연층(180) 및 복수의 절연층(170)을 선택적으로 식각하는 공정 조건으로 진행될 수 있다. 즉, 연결 영역 절연층(180)이 식각되어 식각 저지층(110a, 110b)에 도달했을 때, 식각 저지층(110a, 110b)에 의해 식각 속도가 느려질 수 있다. 따라서, 복수의 수직 개구부를 동시에 형성하는 식각 공정 시에 일부 수직 개구부가 과도하게 식각되어 게이트 전극층(150) 중 일부를 관통하게 되는 불량을 방지할 수 있다.
도 11에는 z축 방향으로 상부에 위치한 4개의 패드 영역 상에 하나의 식각 저지층(110a)이 마련되고, z축 방향으로 하부에 위치한 4개의 패드 영역 상에 2개의 식각 저지층(110a, 110b)이 마련되는 것을 도시하였으나, 식각 저지층(110a, 110b)의 개수가 반드시 이와 같은 형태로 한정되는 것은 아니다. 식각 저지층(110a, 110b)은 상부에 위치한 일부 패드 영역에 복수개 마련되거나, 하부에 위치한 일부 패드 영역에 하나만 마련될 수도 있으며, 상하부 구분없이 모든 패드 영역상에 동일한 개수의 식각 저지층(110a, 110b)이 마련될 수도 있다.
도 12를 참조하면, 기판(105) 상에 복수의 게이트 전극층(151-158: 150)과 복수의 절연층(171-179: 170)이 교대로 적층된다. 도 12에 도시한 비휘발성 메모리 장치(100)의 대부분 구성 요소는 도 11의 실시예와 동일하나, 식각 저지층(110c)의 구조는 도 11과 다를 수 있다. 도 12에서 식각 저지층(110c)은 도 11과 같이 복수의 패드 영역 및 단차에 대응하는 계단 형상이 아닌, 복수의 게이트 전극층(150)과 같이 일 방향 - x축 방향 - 으로 연장되는 형상을 갖는다. 즉, 복수의 식각 저지층(110c)은 서로 다른 길이를 갖도록 일 방향으로 연장되며, 인접한 게이트 전극층(150)과 같은 길이만큼 일 방향으로 연장될 수 있다.
도 11을 참조하여 설명한 바와 같이, 도 12에서 복수의 패드 영역에 식각 저지층(110c)이 마련됨에 따라, 컨택 플러그(201-208: 200)을 형성하기 위해 복수의 수직 개구부를 형성하는 식각 공정에서 복수의 게이트 전극층(150) 중 적어도 일부가 상기 식각 공정에 의해 관통되는 불량 발생을 억제할 수 있다. 식각 저지층(110c)에 포함되는 물질과 선택비를 갖도록 컨택 플러그(150)를 형성하는 식각 공정을 진행함으로써, 식각 저지층(110c)에 이르렀을 때 식각 공정의 속도를 상대적으로 늦출 수 있다. 따라서, 복수의 수직 개구부를 동시에 형성하는 식각 공정을 진행하여도 게이트 전극층(150) 중 일부가 관통되거나, 또는 일부 게이트 전극층(150)까지 수직 개구부가 연장되지 않음으로써 발생하는 불량 문제를 해결할 수 있다.
도 13은 도 12에 도시한 실시예의 변형된 형태를 나타낸 도이다. 도 13을 참조하면, 복수의 게이트 전극층(151-158: 150)에 인접하여 복수의 식각 저지층(110c, 110d)이 마련되는데, 게이트 전극층(150) 사이에 배치되는 식각 저지층(110c, 110d)의 개수를 선택적으로 다르게 배치한 것이다. 제1, 제2, 제7, 제8 게이트 전극층(151, 152, 157, 158)에 인접한 식각 저지층(110c)은 하나의 층만을 포함하며, 제3 내지 제6 게이트 전극층(153-156)에 인접한 식각 저지층(110d)은 2개의 층을 포함할 수 있다. 그러나 도 13과 달리, 더 다양한 개수의 조합으로 식각 저지층(110c, 110d)을 형성할 수 있음은 물론이다.
도 14는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 13을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 14에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 15은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 13을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
100: 비휘발성 메모리 장치 105: 기판
110: 식각 저지층 115: 식각 저지 희생층
120: 매립 절연층 130: 채널 영역
140: 희생층 150: 게이트 전극층
160: 게이트 절연막 162: 블록킹층
164: 전하 저장층 166: 터널링층
170: 절연층 180: 연결 영역 절연층
190: 비트 라인 195: 도전층
200: 콘택 플러그 210: 수직 개구부
220: 연결 라인 P1-P6: 패드 영역

Claims (10)

  1. 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층;
    상기 복수의 게이트 전극층이 일 방향을 따라 서로 다른 길이로 연장되어 마련되는 복수의 패드 영역;
    상기 복수의 패드 영역에서 상기 복수의 게이트 전극층과 이격되어 상기 복수의 게이트 전극층 상에 배치되는 적어도 하나의 식각 저지층; 및
    상기 복수의 게이트 전극층과 연결되는 복수의 컨택 플러그; 를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 게이트 전극층과 상기 채널 영역 사이에 마련되는 복수의 게이트 절연막; 을 더 포함하고,
    상기 식각 저지층은 상기 복수의 게이트 절연막 중 적어도 하나와 동일한 물질을 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 식각 저지층의 두께는 상기 게이트 절연막 두께의 2배 이하인 비휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 게이트 전극층 사이에 배치되는 절연층; 을 더 포함하고,
    상기 복수의 게이트 절연막 중 적어도 일부는 상기 일 방향을 따라 연장되어 상기 복수의 게이트 전극층과 상기 절연층 사이에 배치되는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 식각 저지층은 상기 복수의 패드 영역 사이의 단차에 대응하는 형상을 갖는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 식각 저지층은 복수의 식각 저지층이며,
    상기 복수의 식각 저지층은, 상기 복수의 게이트 전극층의 사이에 각각 배치되는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 식각 저지층 각각은 인접한 상기 패드 영역까지 상기 일 방향을 따라 연장되는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    적어도 일부의 상기 복수의 게이트 전극층의 사이에 서로 다른 개수의 상기 식각 저지층이 배치되는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    적어도 하나의 상기 식각 저지층은 일부의 상기 게이트 전극층 상에 배치되는 비휘발성 메모리 장치.
  10. 기판 상에 교대로 적층된 복수의 희생층과 복수의 절연층을 일 방향에서 서로 다른 길이로 식각하여 서로 단차를 갖는 복수의 패드 영역을 형성하는 단계;
    상기 복수의 패드 영역 상에 식각 저지 희생층 및 연결 영역 절연층을 형성하는 단계;
    상기 복수의 희생층 및 상기 식각 저지 희생층을 제거하는 단계; 및
    상기 복수의 희생층 및 상기 식각 저지 희생층이 제거된 영역에 절연 물질을 증착하여, 게이트 절연막 및 식각 저지층을 형성하는 단계; 를 포함하는 비휘발성 메모리 장치의 제조 방법.

KR1020130133854A 2013-11-05 2013-11-05 비휘발성 메모리 장치 및 그 제조 방법 KR102122364B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130133854A KR102122364B1 (ko) 2013-11-05 2013-11-05 비휘발성 메모리 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130133854A KR102122364B1 (ko) 2013-11-05 2013-11-05 비휘발성 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150051841A true KR20150051841A (ko) 2015-05-13
KR102122364B1 KR102122364B1 (ko) 2020-06-12

Family

ID=53389211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130133854A KR102122364B1 (ko) 2013-11-05 2013-11-05 비휘발성 메모리 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102122364B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160137856A (ko) * 2015-05-22 2016-12-01 삼성전자주식회사 메모리 장치
US9865540B2 (en) 2015-10-22 2018-01-09 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
KR20180041790A (ko) * 2016-10-14 2018-04-25 삼성전자주식회사 메모리 장치
US10403500B2 (en) 2017-03-30 2019-09-03 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US10403641B2 (en) 2017-07-03 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor devices
US10615124B2 (en) 2017-07-26 2020-04-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device including a cell array region and a contact region
US11296102B2 (en) 2019-09-26 2022-04-05 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001527A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
KR20110126999A (ko) * 2010-05-18 2011-11-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20120119283A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices
JP2012109571A (ja) * 2010-11-17 2012-06-07 Samsung Electronics Co Ltd ３次元半導体素子及びその製造方法
KR20120089127A (ko) * 2011-02-01 2012-08-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001527A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
KR20110126999A (ko) * 2010-05-18 2011-11-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20120119283A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices
KR20120053331A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법
JP2012109571A (ja) * 2010-11-17 2012-06-07 Samsung Electronics Co Ltd ３次元半導体素子及びその製造方法
KR20120089127A (ko) * 2011-02-01 2012-08-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160137856A (ko) * 2015-05-22 2016-12-01 삼성전자주식회사 메모리 장치
US9865540B2 (en) 2015-10-22 2018-01-09 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
KR20180041790A (ko) * 2016-10-14 2018-04-25 삼성전자주식회사 메모리 장치
US10403500B2 (en) 2017-03-30 2019-09-03 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US10403641B2 (en) 2017-07-03 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor devices
US10615124B2 (en) 2017-07-26 2020-04-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device including a cell array region and a contact region
US11296102B2 (en) 2019-09-26 2022-04-05 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device

Also Published As

Publication number Publication date
KR102122364B1 (ko) 2020-06-12

Similar Documents

Publication Publication Date Title
KR102492979B1 (ko) 수직형 메모리 장치
US9214569B2 (en) Memory device
KR102565716B1 (ko) 메모리 장치
KR102421728B1 (ko) 메모리 장치 및 그 제조 방법
US11004865B2 (en) Memory device
US10355010B2 (en) Memory device
KR102192848B1 (ko) 메모리 장치
KR102122364B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102188501B1 (ko) 반도체 장치
CN107958869B (zh) 使用蚀刻停止层的存储器装置
KR102342548B1 (ko) 메모리 장치
KR20180010368A (ko) 메모리 장치
US10446580B2 (en) Memory device
KR20160038145A (ko) 메모리 장치 및 그 제조 방법
KR102410302B1 (ko) 메모리 장치 및 그 제조 방법
CN110858592A (zh) 半导体存储器及半导体存储器的制造方法
KR102565717B1 (ko) 메모리 장치
KR102450572B1 (ko) 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant