JP2013546206A - エッジに丸みを付けた電界効果トランジスタおよび製造方法 - Google Patents

Abstract

本技術の実施形態は、電界効果トランジスタのゲート側壁のエンジニアリングに関する。この技法は、ブロッキング誘電体領域の形成とその表面の窒化処理を含む、ブロッキング誘電体領域の窒化処理後、ゲート領域がその上に形成され、ゲート領域の側壁が酸化されることにより、ゲートのシャープなコーナーに丸みが付けられ、このゲートのコーナーにおける電界を小さくする。
【選択図】 図４

Description

コンピュータ、スマートフォン、デジタルコンテンツプレーヤ（例えば、ＭＰ３プレーヤ）、ゲーム機、制御システムなどの数々の電子デバイスにおいて、データ記憶装置は重要な部分である。多くの電子デバイスは、フラッシュメモリなどの不揮発性固体メモリを備える。フラッシュメモリデバイスの一般的なタイプの１つに、電荷トラップ（ＣＴ）ＮＡＮＤ集積回路（ＩＣ）がある。図１は、例示的なＣＴ−ＮＡＮＤベースのフラッシュメモリＩＣを示す。フラッシュメモリＩＣ１００では、ＣＴ−ＮＡＮＤメモリセルアレイ１１０と、制御回路１２０と、カラムデコーダ１３０と、ローデコーダ１４０と、入出力(Ｉ/Ｏ)バッファ１５０などが、１枚の基板上に組み立てられている。制御回路１２０、カラムデコーダ１３０、ローデコーダ１４０、Ｉ／Ｏバッファ１５０などは、メモリセルアレイ１１０内のアドレス１７０、１７５にて、フラッシュメモリＩＣ１００により受信された信号、フラッシュメモリＩＣ１００内への信号、および／または、フラッシュメモリＩＣ１００から出力された信号などの様々な制御信号１８０に従って、データ１６０の読み出しおよび書き込みを行うように動作する。フラッシュメモリＩＣ１００の回路は本技術分野において公知であるため、本技術の実施形態に特有でないフラッシュメモリＩＣ１００の態様については、さらなる説明を省略する。

図２を参照すると、例示的なメモリセルアレイが示されている。ＣＴ−ＮＡＮＤメモリセルアレイ１１０は、複数の電界効果トランジスタ（ＦＥＴ)２１０と、複数のドレイン選択ゲート２２０と、複数のソース選択ゲート２３０と、複数のビットライン２４０と、複数のワードライン２５０と、ドレイン選択信号線２６０と、複数のソース選択信号線２７０と、を備える。アレイ１１０の各カラムは、ドレイン選択ゲート２２０と、複数のＣＴ-ＦＥＴ２１０と、ソース選択ゲート２３０とを含み、これらは、対応するビットライン２４０と接地電位２８０との間でソースからドレインに直列接続される。アレイ１１０の各ローにおける複数のＣＴ-ＦＥＴ２１０の各々のゲートは、対応するワードライン２５０に連結される。各ドレイン選択ゲート２２０のゲートは、対応するドレイン選択信号線２６０に接続される。各ソース選択ゲート２３０のゲートは、対応するドレイン選択信号線２７０に接続される。一例の実施において、ＣＴ−ＦＥＴは、シリコン酸化窒化酸化シリコン（ＳＯＮＯＳ）ＦＥＴなどであってよい。ＣＴ−ＮＡＮＤメモリセルアレイ１１０は、本技術分野において公知であるため、本技術の実施形態に特有でないＣＴ−ＮＡＮＤメモリセルアレイ１１０の態様については、さらなる説明を省略する。

ＣＴ−ＮＡＮＤメモリセルアレイ１１０では、ＣＴ−ＦＥＴ２１０のトンネル誘電体層の全体にわたって、電荷トラップ層に電荷を注入することにより、所与のメモリセルにデータが書き込まれる。所与のメモリセルは、トンネル誘電体層の全体にわたって、電荷トラップ層から電荷が除去されることにより、データが消去される。一例の実施において、ＣＴ−ＦＥＴ２１０は、ファウラーノルドハイム（Ｆ−Ｎ）トンネリングを使用してデータの書込みおよび消去が行われる。ＣＴ−ＦＥＴメモリセル２１０に対してデータの書込みおよび消去を行うプロセスは、トンネル誘電体層を損傷する結果、フラッシュメモリＩＣ１００に対して、限られた数の書込み・消去サイクルしか実行できなくなる。従って、ＣＴ−ＦＥＴメモリセル２１０などの改善に対する継続的な需要がある。

本技術は、以降の説明と、電界効果トランジスタのエンジニアリングに関する本技術の実施形態を図示するために使用される付属の図面とを参照することにより、最適に理解することができる。

一実施形態において、製造方法は、基板上にトンネル誘電体領域を形成することを含む。電荷トラップ領域は、トンネル誘電体領域上に形成される。ブロッキング誘電体領域は、電荷トラップ領域上に形成される。ブロッキング誘電体領域の表面は、窒化処理され（nitridate）、その後、ゲート領域がブロッキング誘電体領域の窒化処理された表面上に形成される。その後、ゲート領域は酸化され、このゲート領域のエッジは丸みを付けられ、ブロッキング誘電体領域のゲート領域内への侵食は、窒化処理されたブロッキング誘電体領域によって抑制される。

本技術の実施形態は、限定を意図せず、例示を目的として、添付の図面に図示されている。これらの図面において、同一の参照番号は同様の要素を示す。

図１は、従来技術に係る例示的なＣＴ−ＮＡＮＤベースのフラッシュメモリＩＣのブロック図を示す。 図２は、従来技術に係る例示的なメモリセルアレイのブロック図を示す。 図３は、本技術の一実施形態に係るメモリセルアレイ構造のブロック図を示す。 図４は、本技術の実施形態に係るＣＴ−ＦＥＴの拡大した断面のブロック図を示す。 図５Ａおよび図５Ｂは、従来技術に係るＣＴ−ＦＥＴのブロック図を示す。 図６Ａおよび図６Ｂは、本技術の一実施形態に係るメモリセルアレイを製造する方法のフロー図を示す。 図７Ａ〜図７Ｅは、本技術の一実施形態に係るメモリセルアレイの製造を図示するブロック図である。

添付の図面に例示されている本技術の実施形態について、以下、詳細に説明する。以下、本技術をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本技術の詳細な説明では、本技術の完全な理解を提供するために、具体的な詳細を数多く記載する。しかし、本技術は、それらの具体的な詳細がなくとも実現できることを理解されたい。その他の場合、公知の方法、手順、構成部品および回路については、本技術の態様を不必要に不明瞭にしないように、詳細な説明を省略した。

本願において、選言的な表現を使用する場合、連言的な表現も含まれることが意図される。定冠詞または不定冠詞の使用は、基数を示すことを意図するものではない。特に、「その（the）」物または「ある（an）」物と言及した場合には、考えられる複数の該物のうちの１つも表すことが意図される。

図３を参すると、本技術の一実施形態に係るメモリセルアレイ構造が示されている。一例の実施において、このメモリセルアレイは、ＣＴ−ＮＡＮＤメモリセルアレイ１１０であり得る。しかし、当然のことながら、本技術の実施形態は、あらゆる電界効果トランジスタデバイスに適用することができる。一例の実施において、ＣＴ−ＦＥＴの各カラムは、シャロートレンチアイソレーション（ＳＴＩ）領域３０５により分離されている。各ＣＴ−ＦＥＴは、ドレイン領域３１０と、ソース領域３１５と、チャネル領域３２０と、トンネル誘電体領域（通常、下部誘電体領域とも呼ばれる）３２５と、電荷トラップ領域３３０と、ブロッキング誘電体領域（通常、上部誘電体領域とも呼ばれる）３３５と、ゲート領域３４０と、を含み得る。ソース領域およびドレイン領域３１０、３１５は、第１タイプの不純物の高ドーピング濃度を有する基板３４５の半導体領域であり得る。一例の実施において、ソース領域およびドレイン領域３１０、３１５は、リンまたはヒ素が高濃度にドープされたシリコンであり得る。チャネル領域３２０は、第２タイプの不純物の中ドーピング濃度を有する基板３４５の半導体領域であり、ソース領域３１５とドレイン領域３１０との間に横方向に配置される。一例の実施では、チャネル領域３２０は、ホウ素が中濃度にドープされたシリコンであり得る。トンネル誘電体領域３２５は、チャネル領域３２０上と、ソース領域およびドレイン領域３１０、３１５のチャネル領域３２０との隣接部分上とにわたって配置された誘電体層であり得る。一例の実施において、トンネル誘電体領域３２５は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。電荷トラップ領域３３０は、トンネル誘電体領域３２５とブロッキング誘電体領域３３５との間に配置される誘電体、半導体などの層であり得る。一例の実施において、電荷トラップ領域３３０は、窒化物、シリコンリッチ窒化物などの層であってよい。ブロッキング誘電体領域３３５は、電荷トラップ領域３３０とゲート領域３４０との間に配置された誘電体層であり得る。一例の実施において、ブロッキング誘電体領域３３５は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。ゲート領域３４０は、電荷トラップ領域３３０とは反対側のブロッキング誘電体領域３３５上に配置された半導体層または導体層であり得る。一例の実施において、ゲート領域３４０は、第１タイプの不純物の高ドーピング濃度を有するポリシリコン層であり得る。

ブロッキング誘電体領域３３５の表面は、ゲート領域３４０が形成される前に窒化処理される。ブロッキング誘電体領域３３５の表面の窒化処理は、ブロッキング誘電体領域３３５の界面において、ゲート領域３４０内への酸化侵食を抑制する。従って、ブロッキング誘電体３３５の厚さは、ゲートのエッジが後続の酸化工程において丸みをつけられるため、ゲート領域３４０の中央およびエッジにおいて実質的に同一である。

図４を参照すると、本技術の実施形態に係るＣＴ−ＦＥＴの拡大断面図が示されている。ブロッキング誘電体領域３３５の窒化処理４１０は、ゲート領域３４０内への酸化侵食を低減させる。侵食が小さくなることにより、ブロッキング誘電体のエッジにおける厚さ４２０が、ゲート領域３４０の中央の実効誘電体厚（effective dielectric thickness）４２５と実質的に同一になり、これにより書込み−消去耐久性が増す。これに比べて、ゲート領域３４０のエッジ５１０に相当程度の丸み付けがなされていない、従来技術に係るＣＴ−ＦＥＴを図５Ａに示す。ＣＴ−ＦＥＴのゲート領域３４０のエッジ５１０が相当程度の丸み付けを有さない場合、データ消去中の電界は、ゲート領域３４０のエッジにおいて実質的により高くなる。エッジにおいて電界が実質的により高いと、ゲートエッジからの電子注入により、ＣＴ−ＦＥＴの書込み‐消去耐久性が低下する。図５Ｂにおいて、従来技術に係る、酸化によるゲート領域のエッジの丸み付け５２０を有するＣＴ−ＦＥＴが示されている。ゲートのコーナーの丸み付け５２０のためのゲート側壁の酸化が、侵食を発生させ、ブロッキング誘電体が、ゲートのエッジにおける厚さ５３０がゲートの中央における厚さ５４０よりも厚くなっている。酸化の結果、ブロッキング誘電体領域３３５がゲート領域３４０内へ侵食することにより、ブロッキング誘電体領域３３５全体にわたって有効電場が小さくなる。ブロッキング誘電体領域３３５のゲート領域３４０内への侵食によりブロッキング誘電体３３５の実効厚が大きくなると、フラッシュメモリＩＣの書込み‐消去速度が遅くなる。従って、ゲート領域のエッジにおいて酸化侵食を抑制するためのブロッキング誘電体の窒化処理を利用したゲート側壁のエンジニアリングは、従来技術と比較して、フラッシュメモリＩＣにおけるＣＴ−ＦＥＴの性能を改善する。また、ゲート領域のエッジにおいて酸化侵食を抑制するためのブロッキング誘電体の窒化処理を利用したゲート側壁のエンジニアリングは、ＦＥＴを含む他の集積回路の性能を改善させるためにも適用できることを理解されたい。

次に、図６Ａおよび６Ｂを参照すると、本技術の一実施形態に係るメモリセルアレイの製造方法が示されている。このメモリセルアレイの製造方法について、本技術の一実施形態に係るメモリセルアレイの製造を図示する図７Ａ〜７Ｅを参照して詳細に説明する。図６Ａおよび７Ａに示すように、プロセスは、クリーニング、堆積、ドーピング、エッチングなどといった半導体ウェーハ基板７０２に対する各種初期プロセスを有する工程６０５から始まる。基板７０２は、第１タイプのドーパントが第１濃度にドープされた半導体であってよい。一例の実施において、基板７０２は、ホウ素が中濃度にドープされたシリコンであり得る（Ｐ型）。

工程６１０において、トンネル誘電体領域７０６が基板７０２上に形成される。一例の実施において、トンネル誘電体領域７０６は、メモリセルアレイ領域において、基板７０２の露出した表面を任意の公知の熱乾燥酸化プロセスにより酸化することにより形成され得る。別の実施では、トンネル誘電体領域７０６は、任意の公知の化学気相蒸着プロセスにより酸窒化シリコン膜を堆積することによって形成されてもよい。一例の実施では、トンネル誘電体領域７０６は、約３〜８ナノメートルの厚さに形成され得る。

次に、図７Ｂを参照すると、工程６１５において、電荷トラップ領域７０８がトンネル誘電体領域７０６上に形成される。工程６２０において、ブロッキング誘電体領域７１０が電荷トラップ領域７０８上に形成される。一例の実施において、電荷トラップ領域およびブロッキング誘電体領域は、まず、化学気相蒸着（ＣＶＤ）または原子層堆積（ＡＬＤ）など任意の公知のプロセスによって、窒化物層７０８をトンネル誘電体領域７０６上に堆積することにより形成することができる。窒化物層は、シリコン：窒素の原子比率が約３：４以上のシリコンリッチ窒化物を含み得る。電荷トラップ領域は、シリコンリッチ窒化物層上に窒化物層などの多層膜を堆積することにより形成することができる。さらに、これらの層のうちの１つ以上が、実質的に一定の濃度および／または段階的な濃度プロファイルを有し得る。その後、任意の公知のプロセスにより、窒化シリコン層上に犠牲酸化物を形成しても良い。犠牲酸化物および窒化物層の一部分は、その後、窒化物層の残りの部分が酸化されて酸窒化物層または酸窒化シリコン層７１０が形成される前に、エッチバックされてもよい。一例の実施では、結果的に得られた電荷トラップ領域７０８は、約４〜１５ナノメートルの厚さ、結果的に得られたブロッキング誘電体領域７１０は、約３〜８ナノメートルの厚さに形成され得る。

工程６２５において、ブロッキング誘電体領域７１０の露出した表面が窒化処理７１２される。一例の実施において、酸窒化物層または酸窒化シリコン層７１０の露出した表面は、炉アニールなどのプロセスにおいて、窒素に曝される。

次に、図７Ｃを参照すると、工程６３０において、ゲート領域７１４がブロッキング誘電体領域７１０上に形成される。一例の実施において、化学気相蒸着などの任意の公知のプロセスによって、窒化処理された酸窒化物層７１２、７１０上にポリシリコン層７１４が堆積される。ポリシリコン層７１４上には、フォトレジストが堆積され、任意の公知のフォトリソグラフィプロセスによってパターン形成されて、ゲート／電荷トラップマスク７１６を形成する。図７Ｄを参照すると、その後、ゲート／電荷トラップマスク７１６によって露出したポリシリコン層７１４と、窒化処理された酸窒化物層７１２、７１０と、窒化物層７０８とは、任意の公知の異方性エッチングプロセスによって選択的にエッチングされる。ゲート／電荷トラップマスク７１６は、その後、レジスト剥離またはレジストアッシングといった任意の公知のプロセスにより除去することができる。

次に、図６Ｂおよび７Ｅを参照すると、工程６３５において、ゲート領域７１４（および、任意の電荷トラップ領域７０８）が酸化されてゲート領域のゲートコーナーエッジの丸み付け７１８が行われる一方、窒化処理されたブロッキング誘電体領域７１２、７１０によって侵食が抑制される。一例の実施において、ゲート領域７１４（および、任意の電荷トラップ領域７０８）の側壁が酸化されて、侵食が抑制された状態で、抑制されたエッジの丸み付け７１８がなされたゲート領域７１２（および任意で電荷トラップ領域７０８）と、側壁の誘電体層７２０とが形成される。

工程６４０において、注入、ドーピング、エッチング、クリーニングなどといった各種後続のプロセスに進み、ソース、ドレイン、およびチャネル領域、ゲート、ソース、およびドレイン端子、周辺回路、相互接続、ビアホール、不活性化層などといった１つ以上の追加領域が形成される。ソース／ドレイン領域７０４は、第２タイプのドーパントが第２濃度にドープされた基板７０２の一部分であってもよい。一例の実施において、ソース／ドレイン領域７０４は、リンまたはヒ素が高濃度にドープされたシリコンであり得る（Ｎ＋型）。なお、上述したメモリセルアレイの製造方法は、他の追加的なプロセスを含んでもよく、プロセスの順序は、上述した順序とは異なってもよい。

本技術の実施形態は、有利なことに、ブロッキング誘電体領域によるゲート領域内への侵食を抑制しつつ、ゲート領域のシャープなエッジおよびコーナーに丸み付けをする。侵食は、ブロッキング誘電体領域の窒化処理によって有利に抑制される。ゲート領域とチャネル領域との間の電気酸化膜圧（ＥＯＴ）は、ゲートのエッジおよびコーナーを丸み付けする酸化中のエッジ侵食を抑制した結果、ゲート領域の中央とエッジとで実質的に同一になっている。さらに、ゲート領域のエッジ侵食を抑制したことにより、および／または、ゲート領域とチャネル領域との間のＥＯＴがゲート領域の中央とエッジとで実質的に同一であることにより、書込み‐消去速度および耐久性が有利に増加した。

本技術の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本技術の原理とその実用上の用途について、最適に説明し、それにより当業者が、本技術と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。

Claims (20)

1. 基板上にトンネル誘電体領域を形成することと、
   前記トンネル誘電体領域上に電荷トラップ領域を形成することと、
   前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、
   前記ブロッキング誘電体領域の表面を窒化処理することと、
   前記窒化処理されたブロッキング誘電体領域上にゲート領域を形成することと、
   前記ゲート領域を酸化することと、を含み、
   前記ゲート領域のエッジ侵食は、前記窒化処理されたブロッキング誘電体領域によって抑制される、
   方法。
2. 前記電荷トラップ領域を前記ゲート領域と共に酸化することをさらに含む、請求項１に記載の方法。
3. 前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を堆積することを含む、請求項１に記載の方法。
4. 前記電荷トラップ領域を形成することは、前記シリコンリッチ窒化物層の一部分から酸窒化シリコン層を形成することを含む、請求項３に記載の方法。
5. 電荷トラップ領域上にブロッキング誘電体領域を形成することと、
   前記ブロッキング誘電体領域の表面を窒化処理することと、
   前記窒化処理されたブロッキング誘電体領域上にゲート領域を形成することと、
   前記ゲート領域と前記電荷トラップ領域との側壁を酸化することと、を含む、
   方法。
6. 前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を堆積することを含む、請求項５に記載の方法。
7. 前記ブロッキング誘電体領域を形成することは、前記シリコンリッチ窒化物層の一部分から酸窒化シリコン層を形成することを含む、請求項６に記載の方法。
8. 前記ブロッキング誘電体領域の前記表面を窒化処理することは、アニール炉において、前記ブロッキング誘電体領域の前記表面を窒素に曝すことを含む、請求項７に記載の方法。
9. 前記ゲート領域のエッジ侵食は、前記ブロッキング誘電体領域の窒化処理によって抑制される、請求項５に記載の方法。
10. 前記ゲート領域のエッジ侵食は、前記ゲート領域の前記側壁への酸化物注入によって抑制される、請求項５に記載の方法。
11. ドレイン領域と、
    ソース領域と、
    前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域と、
    前記チャネル領域と電荷トラップ領域との間に配置されたトンネル誘電体領域と、
    前記電荷トラップ領域とゲート領域との間に配置されたブロッキング誘電体領域であって、前記ゲート領域に隣接する表面が窒化処理されている、ブロッキング誘電体領域と、
    前記電荷トラップ領域と前記ゲート領域との側壁上に配置された酸化物と、を備え、
    前記酸化物から前記ゲート領域内へのエッジ侵食は、前記ブロッキング誘電体領域の前記窒化処理された表面によって抑制される、
    集積回路メモリセル。
12. 前記ドレイン領域は、第１タイプのドーパントが高濃度にドープされたシリコンを含み、
    前記ソース領域は、前記第１タイプのドーパントが高濃度にドープされたシリコンを含み、
    前記チャネル領域は、第２タイプのドーパントが中濃度にドープされたシリコンを含む、
    請求項１１に記載の集積回路メモリセル。
13. 前記第１タイプのドーパントは、リン又はヒ素含み、
    前記第２タイプのドーパントは、ホウ素を含む、
    請求項１２に記載の集積回路メモリセル。
14. 前記トンネル誘電体領域は、酸化シリコンを含む、請求項１１に記載の集積回路メモリセル。
15. 前記電荷トラップ領域は、シリコンリッチ窒化物を含む、請求項１４に記載の集積回路メモリセル。
16. 前記ブロッキング誘電体領域は、酸窒化シリコンを含む、請求項１５に記載の集積回路メモリセル。
17. 前記ゲート領域は、ポリシリコンを含む、請求項１６に記載の集積回路メモリセル。
18. 前記ゲート領域と前記チャネル領域との間の等価誘電体厚は、前記ゲート領域の中央とエッジとで実質的に同一である、請求項１１に記載の集積回路メモリセル。
19. 前記ゲート領域の前記抑制されたエッジ侵食と、前記ゲート領域と前記チャネル領域との間の前記等価誘電体厚が前記ゲート領域の前記中央と前記エッジとで実質的に同一であることと、によって、前記集積回路メモリセルの書込み−消去速度は増加される、請求項１８に記載の集積回路メモリセル。
20. 前記ゲート領域の前記抑制されたエッジ侵食と、前記ゲート領域と前記チャネル領域との間の前記等価誘電体厚が前記ゲート領域の前記中央と前記エッジとで実質的に同一であることと、によって、前記集積回路メモリセルの耐久性は増加される、請求項１８に記載の集積回路メモリセル。

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