KR20140003492A - 에지가 둥근 전계 효과 트랜지스터 및 제조 방법 - Google Patents
에지가 둥근 전계 효과 트랜지스터 및 제조 방법 Download PDFInfo
- Publication number
- KR20140003492A KR20140003492A KR1020137019143A KR20137019143A KR20140003492A KR 20140003492 A KR20140003492 A KR 20140003492A KR 1020137019143 A KR1020137019143 A KR 1020137019143A KR 20137019143 A KR20137019143 A KR 20137019143A KR 20140003492 A KR20140003492 A KR 20140003492A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate
- blocking dielectric
- memory cell
- gate region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 230000005669 field effect Effects 0.000 title abstract description 6
- 238000004519 manufacturing process Methods 0.000 title description 8
- 230000000903 blocking effect Effects 0.000 claims abstract description 48
- 238000005121 nitriding Methods 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 230000005641 tunneling Effects 0.000 claims description 20
- 230000003628 erosive effect Effects 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- -1 oxynitride Chemical compound 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 기술의 실시예들은 전계 효과 트랜지스터의 게이트 측벽 엔지니어링에 관한 것이다. 본 기술들은 차단 유전체 영역의 형성 및 그것의 표면의 질화를 포함한다. 차단 유전체 영역의 질화 후에, 그 위에 게이트 영역이 형성되고 게이트 영역의 측벽들은 산화되어 각이 진 게이트 코너들은 둥글게 되고 게이트 코너에서의 전기장은 감소된다.
Description
데이터 저장 장치들은 컴퓨터, 스마트 폰, 디지털 컨텐츠 플레이어(예를 들면, MP3 플레이어), 게임 콘솔, 제어 시스템 등과 같은 수많은 전자 기기의 중요한 부분이다. 많은 전자 기기들은 플래시 메모리와 같은 비휘발성 고체 메모리 디바이스를 포함한다. 플래시 메모리 디바이스의 하나의 일반적인 형태는 전하 트래핑(CT; charge trapping) NAND 집적 회로(IC)이다. 도 1은 예시의 CT-NAND 기반 플래시 메모리 IC를 도시하고 있다. 플래시 메모리 IC(100)는 모놀리식 반도체 기판 상에 제조되는 CT-NAND 메모리 셀 어레이(110), 제어 회로들(120), 컬럼 디코더들(130), 로우 디코더들(140), 입/출력(I/O) 버퍼들(150) 등을 포함한다. 제어 회로들(120), 컬럼 디코더들(130), 로우 디코더들(140), I/O 버퍼들(150) 등은, 메모리 셀 어레이(110) 내의 어드레스(170, 175)에서, 플래시 메모리 IC(100)에서 수신되고/되거나 플래시 메모리 IC(100) 내부에 있고/있거나 플래시 메모리 IC(100)로부터 출력된 각종 제어 신호(180)에 따라 데이터(160)를 읽고 쓰도록 동작한다. 플래시 메모리 IC(100)의 회로는 당업자에게 잘 알려져 있으므로 본 기술의 실시예들에 특정하지 않은 플래시 메모리 IC(100)의 양태는 자세히 논의되지 않을 것이다.
이제 도 2를 참조하면 예시의 메모리 셀 어레이가 도시되어 있다. CT-NAND 메모리 셀 어레이(110)는 복수의 CT 전계 효과 트랜지스터(FET)(210), 복수의 드레인 선택 게이트(220), 복수의 소스 선택 게이트(230), 복수의 비트 라인(240), 복수의 워드 라인(250), 복수의 드레인 선택 신호 라인(260), 및 복수의 소스 선택 신호 라인(270)을 포함한다. 어레이(110)의 각각의 컬럼은, 대응하는 비트 라인(240)과 접지 전위(280) 사이에서 소스가 드레인에 직렬 연결된, 드레인 선택 게이트(220), 복수의 CT-FET(210), 및 소스 선택 게이트(230)를 포함한다. 어레이(110)의 각각의 로우에 있는 복수의 CT-FET(210)의 각각의 게이트는 대응하는 워드 라인(250)에 결합된다. 각각의 드레인 선택 게이트(220)의 게이트는 대응하는 드레인 선택 신호 라인(260)에 연결된다. 각각의 소스 선택 게이트(230)의 게이트는 대응하는 소스 선택 신호 라인(270)에 연결된다. 일 구현에서, CT-FET는 SONOS(silicon-oxide-nitride-oxide-silicon) FET 등일 수 있다. CT-NAND 메모리 셀 어레이(110)는 당업자에게 잘 알려져 있으므로 본 기술의 실시예들에 특정하지 않은 CT-NAND 메모리 셀 어레이(110)의 양태는 자세히 논의되지 않을 것이다.
CT-NAND 메모리 셀 어레이(110)에서 주어진 메모리 셀은 CT-FET(210)의 터널링 유전체 층을 가로질러 전하 트래핑 층으로 전하를 주입시킴으로써 프로그래밍 된다. 주어진 메모리 셀은 터널링 유전체 층을 가로질러 전하 트래핑 층으로부터 전하를 제거함으로써 소거된다. 일 구현에서, CT-FET(210)는 F-N(Fowler-Nordheim) 터널링을 이용하여 프로그래밍되고 소거된다. CT-FET 메모리 셀(210)을 프로그래밍하고 소거하는 프로세스는 터널링 유전체 층을 손상시켜 플래시 메모리 IC(100) 상에서 수행될 수 있는 프로그래밍-소거 사이클의 수가 한정되게 된다. 따라서, 향상된 CT-FET 메모리 셀(210) 등에 대한 계속적인 요구가 있다.
본 기술은 전계 효과 트랜지스터 게이트 엔지니어링에 관한 본 기술의 실시예들을 설명하기 위해 사용되는 이하 설명 및 첨부 도면들을 참조하면 가장 잘 이해될 것이다.
일 실시예에서, 제조 방법은 기판 상에 터널링 유전체 영역을 형성하는 단계를 포함한다. 전하 트래핑 영역은 터널링 유전체 영역 상에 형성된다. 차단 유전체 영역은 전하 트래핑 영역 상에 형성된다. 차단 유전체 영역의 표면은 질화되고(nitridated) 이후 차단 유전체 영역의 질화된 표면 상에 게이트 영역이 형성된다. 이후 게이트 영역은 산화되고, 게이트 영역의 에지들은 둥글게 되고 차단 유전체 영역의 게이트 영역으로의 침식(encroachment)은 질화된 차단 유전체 영역에 의해서 억제된다.
첨부 도면에서 본 기술의 실시예들은 제한이 아니라 예시로서 설명되었으며, 동일한 참조 번호는 유사한 구성요소를 가리킨다.
도 1은 종래 기술에 따른 예시 CT-NAND 기반 플래시 메모리 IC의 블록도를 도시한다.
도 2는 종래 기술에 따른 예시 메모리 셀 어레이의 블록도를 도시한다.
도 3은 본 기술의 일 실시예에 따른 메모리 셀 어레이 구조의 블록도를 도시한다.
도 4는 본 기술의 실시예들에 따른 CT-FET의 확대된 단면도의 블록도를 도시한다.
도 5a 및 도 5b는 종래 기술에 따른 CT-FET의 블록도들을 도시한다.
도 6a 및 도 6b는 본 기술의 일 실시예에 따른 메모리 셀 어레이의 제조 방법의 흐름도를 도시한다.
도 7a-7e는 본 기술의 일 실시예에 따른 메모리 셀 어레이의 제조를 도시하는 블록도를 도시한다.
도 1은 종래 기술에 따른 예시 CT-NAND 기반 플래시 메모리 IC의 블록도를 도시한다.
도 2는 종래 기술에 따른 예시 메모리 셀 어레이의 블록도를 도시한다.
도 3은 본 기술의 일 실시예에 따른 메모리 셀 어레이 구조의 블록도를 도시한다.
도 4는 본 기술의 실시예들에 따른 CT-FET의 확대된 단면도의 블록도를 도시한다.
도 5a 및 도 5b는 종래 기술에 따른 CT-FET의 블록도들을 도시한다.
도 6a 및 도 6b는 본 기술의 일 실시예에 따른 메모리 셀 어레이의 제조 방법의 흐름도를 도시한다.
도 7a-7e는 본 기술의 일 실시예에 따른 메모리 셀 어레이의 제조를 도시하는 블록도를 도시한다.
본 기술의 실시예들에 대한 세부 사항에 대해서 언급할 것인데, 이들의 예시들은 첨부 도면에 도시될 것이다. 본 기술은 이러한 실시예들과 함께 설명될 것이지만, 이 실시예들로 본 발명을 한정하고자 하는 것이 아님을 이해할 수 있을 것이다. 반대로, 본 발명은 첨부된 청구항에 의해서 정의되는 본 발명의 범위 내에 있을 수 있는 대안, 수정 및 등가물들을 포함하고자 하는 것이다. 또한, 이하 본 기술의 상세한 설명에서, 많은 특정 상세들은 본 기술에 대한 철저한 이해를 제공하기 위해서 제시되었다. 그러나, 본 기술은 이러한 특정 상세들 없이 실현될 수 있을 것으로 이해된다. 다른 예들에서, 공지된 방법, 절차, 구성요소, 및 회로들은 본 기술의 양태를 불필요하게 모호하게 하지 않도록 하기 위해서 상세히 설명되지 않았다.
본 출원에서, 이접적 접속사의 사용은 접속사를 포함하고자 하는 것이다. 정관사 또는 부정관사의 사용은 카디널리티(cardinality)를 표시하고자 하는 것은 아니다. 특히, "상기(the)" 오브젝트 또는 "하나의(a)" 오브젝트를 표시하는 것은 복수의 가능한 이러한 오브젝트 중 하나를 또한 표시하고자 하는 것이다.
도 3을 참조하면, 본 기술의 일 실시예에 따른 메모리 셀 어레이 구조가 도시되어 있다. 일 구현에서, 메모리 셀 어레이는 CT-NAND 메모리 셀 어레이(110)일 수 있다. 그러나, 본 기술의 실시예들은 임의의 전계 효과 트랜지스터 디바이스에 적용될 수 있을 것으로 생각된다. 일 구현에서, CT-FET들의 각 컬럼은 STI(shallow trench isolation) 영역(305)에 의해서 분리될 수 있다. 각각의 CT-FET는 드레인 영역(310), 소스 영역(315), 채널 영역(320), 터널링 유전체 영역(325)(일반적으로 하단 유전체 영역이라고도 칭함), 전하 트래핑 영역(330), 차단 유전체 영역(335)(일반적으로 상단 유전체 영역이라고도 칭함), 및 게이트 영역(340)을 포함할 수 있다. 소스 및 드레인 영역(310, 315)은 높은 도핑 농도의 제1 타입의 불순물을 갖는 기판(345)의 반도체 영역일 수 있다. 일 구현에서, 소스 및 드레인 영역(310, 315)은 인 또는 비소로 높게 도핑된 실리콘일 수 있다. 채널 영역(320)은 적당한 도핑 농도의 제2 타입의 불순물을 갖는 기판(345)의 반도체 영역일 수 있으며, 소스 및 드레인 영역(310, 315) 사이에 횡방향으로 배치된다. 일 구현에서, 채널 영역(320)은 붕소로 적당히 도핑된 실리콘일 수 있다. 터널링 유전체 영역(325)은 채널 영역(320)과 소스 및 드레인 영역(310, 315)의 인접한 부분들에 걸쳐 배치되는 유전체 층일 수 있다. 일 구현에서, 터널링 유전체 영역(325)은 산화 실리콘, 산화질화물, 산화질화 실리콘 등의 층일 수 있다. 전하 트래핑 영역(330)은 터널링 유전체 영역(325)과 차단 유전체 영역(335) 사이에 배치되는 유전체, 반도체 등의 층일 수 있다. 일 구현에서, 전하 트래핑 영역(330)은 질화물, 실리콘-리치-질화물 등의 층일 수 있다. 차단 유전체 영역(335)은 전하 트래핑 영역(330)과 게이트 영역(340) 사이에 배치되는 유전체 층일 수 있다. 일 구현에서, 차단 유전체 영역(335)은 산화 실리콘, 산화질화물, 산화질화 실리콘 등의 층일 수 있다. 게이트 영역(340)은 전하 트래핑 영역(330) 반대편의 차단 유전체 영역(335) 상에 배치되는 반도체 또는 도체 층일 수 있다. 일 구현에서, 게이트 영역(340)은 높은 도핑 농도의 제1 타입의 불순물을 갖는 폴리실리콘 층일 수 있다.
차단 유전체 영역(335)의 표면은 게이트 영역(340)이 형성되기 전에 질화된다. 차단 유전체 영역(335)의 표면의 질화는 차단 유전체 영역(335)과의 계면에서 게이트 영역(340)으로의 산화 침식을 억제한다. 따라서, 게이트 에지가 이하의 산화 단계에서 둥글게 되기 때문에 차단 유전체(335)의 두께는 게이트 영역(340)의 중앙과 에지들에서 실질적으로 동일하다.
이제 도 4를 참조하면, 본 기술의 실시예들에 따른 CT-FET의 확대된 단면도가 도시되어 있다. 차단 유전체 영역(335)의 질화(410)는 게이트 영역(340)으로의 산화 침식을 감소시킨다. 감소된 침식은, 게이트 영역(340)의 중앙(425)에서의 유효 유전체 두께와 에지들(420)에서의 차단 유전체 두께를 실질적으로 동일하게 하며, 이는 프로그래밍-소거 내구성을 향상시킨다. 비교해보면, 종래 기술에 따른 뚜렷하지 않은 게이트 영역(340) 둥근 에지(510)를 갖는 CT-FET가 도 5a에 도시되어 있다. CT-FET의 게이트 영역(340)이 어떠한 뚜렷한 둥근 에지(510)도 갖지 않는 경우, 소거 동안의 전기장은 게이트 영역(340)의 에지들에서 실질적으로 더 높다. 에지들에서의 실질적으로 더 높은 전기장은 게이트 에지로부터의 전자 주입으로 인해 CT-FET의 프로그래밍-소거 내구성을 감소시킨다. 도 5b에서는, 종래 기술에 따른 산화에 의해서 생성되는 게이트 영역 둥근 에지(520)를 갖는 CT-FET가 도시되어 있다. 게이트 코너들(520)을 둥글게 하는 게이트 측벽 산화는 게이트 에지들에서의 차단 유전체를 게이트 중앙(540)에서보다 더 두껍게(530) 하는 침식을 초래한다. 산화로부터 초래되는 차단 유전체 영역(335)의 게이트 영역(340)으로의 침식은 차단 유전체 영역(335)을 가로지르는 유효 전기장을 감소시킨다. 차단 유전체 영역(335)의 게이트 영역(340)으로의 침식으로 인한 차단 유전체(335)의 유효 두께의 증가는 플래시 메모리 IC의 프로그래밍-소거 속도를 감소시킨다. 따라서, 게이트 영역의 에지들에서의 산화 침식을 억제하기 위해서 차단 유전체 질화를 활용하는 게이트 측벽 엔지니어링은 종래 기술에 비해서 플래시 메모리 IC 내의 CT-FET의 성능을 향상시킨다. 게이트 영역의 에지에서의 산화 침식을 억제하기 위해서 차단 유전체 질화를 활용하는 게이트 측벽 엔지니어링은 FET를 포함하는 다른 집적 회로들의 성능 또한 향상시킬 수 있을 것으로 생각된다.
이제 도 6a-6b를 참조하면, 본 기술의 일 실시예에 따른 메모리 셀 어레이를 제조하는 방법이 도시되어 있다. 메모리 셀 어레이를 제조하는 방법은 본 기술의 일 실시예에 따른 메모리 셀 어레이의 제조를 도시한 도 7a-7e를 참조하여 더 설명될 것이다. 도 6a 및 도 7a에 도시된 바와 같이, 단계 605에서, 반도체 웨이퍼 기판(702) 위에서 클리닝, 퇴적, 도핑, 에칭 등과 같은 다양한 초기 프로세스들로 프로세스가 개시된다. 기판(702)은 제1 도펀트 타입의 제1 농도로 도핑된 반도체일 수 있다. 일 구현에서, 기판(702)은 붕소(P)로 적당히 도핑된 실리콘일 수 있다.
단계 610에서, 터널링 유전체 영역(706)이 기판(702) 상에 형성된다. 일 구현에서, 터널링 유전체 영역(706)은, 공지된 임의의 열 건조 산화 프로세스에 의해서 메모리 셀 어레이 영역 내의 기판(702)의 노출된 표면을 산화시킴으로써 형성될 수 있다. 다른 구현에서, 터널링 유전체 영역(706)은, 공지된 임의의 화학 기상 증착 프로세스에 의해서 산화질화 실리콘 막을 퇴적시킴으로써 형성될 수 있다. 일 구현에서, 터널링 유전체 영역(706)은 약 3 내지 8 나노미터의 두께로 형성될 수 있다.
이제 도 7b를 참조하면, 단계 615에서, 전하 트래핑 영역(708)이 터널링 유전체 영역(706) 상에 형성된다. 단계 620에서, 차단 유전체 영역(710)이 전하 트래핑 영역(708) 상에 형성된다. 일 구현에서, 전하 트래핑 영역 및 차단 유전체 영역은, 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)과 같은 공지된 임의의 프로세스에 의해서 먼저 질화물 층(708)을 터널링 유전체 영역(706) 상에 퇴적함으로써 형성될 수 있다. 질화물 층은 실리콘 대 질소의 원자 비율이 약 3:4 또는 그 이상인 실리콘 리치 질화물을 포함할 수 있다. 전하 트래핑 영역은 실리콘 리치 질화물 층 상의 질화물 층과 같은 다수의 층들을 퇴적시킴으로써 형성될 수 있다. 또한, 이들 층들 중 하나 이상은 실질적으로 일정하고/일정하거나 그레이드된(graded) 농도 프로파일을 가질 수 있다. 이후 공지된 임의의 프로세스에 의해서 실리콘 질화물 층 상에 희생 산화물이 형성될 수 있다. 이후 희생 산화물 및 질화물 층의 일부는, 남아있는 질화물 층의 일부가 산화되어 산화질화물 또는 산화질화 실리콘 층(710)을 형성하기 전에 에치 백(etched back)될 수 있다. 일 구현에서, 생성된 전하 트래핑 영역(708)은 약 4 내지 15 나노미터의 두께로 형성될 수 있고 생성된 차단 유전체 영역(710)은 약 3 내지 8 나노미터의 두께로 형성될 수 있다.
단계 625에서, 차단 유전체 영역(710)의 노출된 표면이 질화된다(712). 일 구현에서, 산화질화물 또는 산화질화 실리콘 층(710)의 노출된 표면은 퍼니스 어닐 등의 프로세스에서 질소에 노출된다.
이제 도 7c를 참조하면, 단계 630에서, 게이트 영역(714)이 차단 유전체 영역(710) 상에 형성된다. 일 구현에서, 화학 기상 증착과 같은 공지된 임의의 프로세스에 의해서 폴리실리콘 층(714)이 질화된 산화질화물 층(712, 710) 상에 퇴적된다. 포토 레지스트가 폴리실리콘 층(714) 상에 퇴적되고 공지된 임의의 포토리소그래피에 의해서 패터닝되어 게이트/전하 트래핑 마스크(716)를 형성한다. 이제 도 7d를 참조하면, 이후 게이트/전하 트래핑 마스크(716)에 의해서 노출되는 폴리실리콘 층(714), 질화된 산화질화물 층(712, 710) 및 질화물 층(708)은 공지된 임의의 이방성 에칭 프로세스에 의해서 선택적으로 에칭된다. 이후 게이트/전하 트래핑 마스크(716)는 레지스트 스트라이핑 또는 레지스트 애싱과 같은 공지된 임의의 프로세스에 의해서 제거될 수 있다.
이제 도 6b 및 도 7e를 참조하면, 단계 635에서, 게이트 영역(714), 그리고 선택적으로 전하 트래핑 영역(708)이 산화되고, 게이트 영역(714)의 게이트 코너 둥근 에지(718)가 완료되는 동안 질화된 차단 유전체 영역(712, 710)에 의해서 침식은 억제된다. 일 구현에서, 게이트 영역(714)의 측벽들, 그리고 선택적으로 전하 트래핑 영역(708)이 산화되어, 억제된 침식으로 둥근 에지(718)가 억제된 게이트 영역(712), 그리고 선택적으로 전하 트래핑 영역(708)과, 측벽 유전체 층(720)을 형성한다.
단계 640에서, 주입, 도핑, 에칭, 클리닝 등과 같은 다양한 이후의 프로세스로 프로세스가 계속되어, 소스, 드레인 및 채널 영역과 같은 하나 이상의 추가 영역, 게이트, 소스 및 드레인 콘택, 주변 회로, 상호접속부, 비아, 패시베이션 층 등을 형성한다. 소스/드레인 영역(704)은 제2 도펀트 타입의 제2 농도로 도핑된 기판(702)의 일부일 수 있다. 일 구현에서, 소스/드레인 영역(704)은 인 또는 비소(N+)로 높게 도핑된 실리콘일 수 있다. 메모리 셀 어레이를 제조하는 것에 대한 전술한 방법은 다른 추가 프로세스 또한 포함할 수 있고 프로세스의 순서는 전술한 순서로부터 변경될 수 있을 것으로 생각된다.
본 기술의 실시예들은 게이트 영역의 각이 진 에지들(sharp edges) 및 코너들을 둥글게 하여 차단 유전체 영역의 게이트 영역으로의 침식을 억제한다는 점에서 유리하다. 차단 유전체 영역의 질화에 의해서 침식이 억제된다는 점에서 유리하다. 게이트 에지와 코너의 산화 라운딩 동안 억제된 에지 침식의 결과로, 게이트 영역과 채널 영역 사이의 EOT(electrical oxide thickness)는 게이트 영역의 중앙 및 에지에서 실질적으로 동일하다. 또한, 게이트 영역의 억제된 에지 침식, 및/또는 게이트 영역의 중앙 및 에지에서의 게이트 영역과 채널 영역 사이의 실질적으로 동일한 EOT에 의해서 프로그래밍-소거 속도 및 내구성이 향상된다는 점에서 유리하다.
본 기술의 특정 실시예들에 대한 이상의 설명들은 예시와 설명의 목적으로 제시되었다. 이 설명들은 개시된 정확한 형태로 발명을 철저하게 하거나 제한하려고 하는 것이 아니며, 위의 교시에 비추어 많은 수정 및 변경들이 명백하게 가능하다. 실시예들은, 본 기술의 원리 및 그것의 실제적인 응용을 가장 잘 설명하여, 당업자가 고려된 특정 사용에 적합한 다양한 수정으로 본 기술 및 다양한 실시예들을 가장 잘 활용할 수 있게 하기 위해서 선택되고 설명되었다. 본 발명의 범위는 본 명세서에 첨부된 청구범위 및 그것의 등가물들에 의해 정의되는 것으로 의도되었다.
Claims (20)
- 기판 상에 터널링(tunneling) 유전체 영역을 형성하는 단계;
상기 터널링 유전체 영역 상에 전하 트래핑 영역을 형성하는 단계;
상기 전하 트래핑 영역 상에 차단(blocking) 유전체 영역을 형성하는 단계;
상기 차단 유전체 영역의 표면을 질화시키는 단계;
상기 질화된 차단 유전체 영역 상에 게이트 영역을 형성하는 단계; 및
상기 게이트 영역을 산화시키는 단계 - 상기 게이트 영역의 에지 침식(edge encroachment)은 상기 질화된 차단 유전체 영역에 의해서 억제됨 -
를 포함하는 방법. - 제1항에 있어서, 상기 전하 트래핑 영역을 상기 게이트 영역과 함께 산화시키는 단계를 더 포함하는 방법.
- 제1항에 있어서, 상기 전하 트래핑 영역을 형성하는 단계는 실리콘 리치 질화물 층(silicon rich nitride layer)을 퇴적하는 단계를 포함하는 방법.
- 제3항에 있어서, 상기 전하 트래핑 영역을 형성하는 단계는 상기 실리콘 리치 질화물 층의 일부로부터 산화질화 실리콘 층을 형성하는 단계를 포함하는 방법.
- 전하 트래핑 영역 상에 차단 유전체 영역을 형성하는 단계;
상기 차단 유전체 영역의 표면을 질화시키는 단계;
상기 질화된 차단 유전체 영역 상에 게이트 영역을 형성하는 단계; 및
상기 게이트 영역 및 상기 전하 트래픽 영역의 측벽들을 산화시키는 단계
를 포함하는 방법. - 제5항에 있어서, 전하 트래핑 영역을 형성하는 단계는 실리콘 리치 질화물 층을 퇴적하는 단계를 포함하는 방법.
- 제6항에 있어서, 상기 차단 유전체 영역을 형성하는 단계는 상기 실리콘 리치 질화물 층의 일부로부터 산화질화 실리콘 층을 형성하는 단계를 포함하는 방법.
- 제7항에 있어서, 상기 차단 유전체 영역의 표면을 질화시키는 단계는 상기 차단 유전체 영역의 표면을 퍼니스 어닐 중에 질소에 노출시키는 단계를 포함하는 방법.
- 제5항에 있어서, 상기 게이트 영역의 에지 침식은 상기 차단 유전체 영역의 질화에 의해서 억제되는 방법.
- 제5항에 있어서, 상기 게이트 영역의 에지 침식은 상기 게이트 영역의 측벽들에 산화물을 주입함으로써 억제되는 방법.
- 집적 회로 메모리 셀로서,
드레인 영역;
소스 영역;
상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역;
상기 채널 영역과 전하 트래핑 영역 사이에 배치된 터널링 유전체 영역;
상기 전하 트래핑 영역과 게이트 영역 사이에 배치된 차단 유전체 영역 - 상기 게이트 영역에 인접한 상기 차단 유전체 영역의 표면은 질화됨 - ; 및
상기 전하 트래핑 영역 및 상기 게이트 영역의 측벽들 상에 배치된 산화물 - 상기 산화물로부터의 상기 게이트 영역으로의 에지 침식은 상기 차단 유전체 영역의 질화된 표면에 의해서 억제됨 -
을 포함하는 집적 회로 메모리 셀. - 제11항에 있어서,
상기 드레인 영역은 제1 타입의 도펀트로 높게 도핑된(heavily doped) 실리콘을 포함하고,
상기 소스 영역은 상기 제1 타입의 도펀트로 높게 도핑된 실리콘을 포함하고,
상기 채널 영역은 제2 타입의 도펀트로 적당히(moderately) 도핑된 실리콘을 포함하는 집적 회로 메모리 셀. - 제12항에 있어서,
상기 제1 타입의 도펀트는 인 또는 비소를 포함하고,
상기 제2 타입의 도펀트는 붕소를 포함하는 집적 회로 메모리 셀. - 제11항에 있어서, 상기 터널링 유전체 영역은 산화 실리콘을 포함하는 집적 회로 메모리 셀.
- 제14항에 있어서, 상기 전하 트래핑 영역은 실리콘 리치 질화물을 포함하는 집적 회로 메모리 셀.
- 제15항에 있어서, 상기 차단 유전체 영역은 산화질화 실리콘을 포함하는 집적 회로 메모리 셀.
- 제16항에 있어서, 상기 게이트 영역은 폴리실리콘을 포함하는 집적 회로 메모리 셀.
- 제11항에 있어서, 상기 게이트 영역과 상기 채널 영역 사이의 동등(equivalent) 유전체 두께는 상기 게이트 영역의 중앙 및 에지에서 실질적으로 동일한 집적 회로 메모리 셀.
- 제18항에 있어서, 상기 집적 회로 메모리 셀의 프로그래밍-소거 속도는, 상기 게이트 영역의 억제된 에지 침식, 및 상기 게이트 영역의 중앙 및 에지에서 상기 게이트 영역과 상기 채널 영역 사이의 실질적으로 동일한 동등 유전체 두께에 의해서 증가되는 집적 회로 메모리 셀.
- 제18항에 있어서, 상기 집적 회로 메모리 셀의 내구성은, 상기 게이트 영역의 억제된 에지 침식, 및 상기 게이트 영역의 중앙 및 에지에서 상기 게이트 영역과 상기 채널 영역 사이의 실질적으로 동일한 동등 유전체 두께에 의해서 증가되는 집적 회로 메모리 셀.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/973,756 | 2010-12-20 | ||
| US12/973,756 US9412598B2 (en) | 2010-12-20 | 2010-12-20 | Edge rounded field effect transistors and methods of manufacturing |
| PCT/US2011/065930 WO2012087978A2 (en) | 2010-12-20 | 2011-12-19 | Edge rounded field effect transistors and methods of manufacturing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140003492A true KR20140003492A (ko) | 2014-01-09 |
| KR101983682B1 KR101983682B1 (ko) | 2019-05-29 |
Family
ID=46233256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137019143A KR101983682B1 (ko) | 2010-12-20 | 2011-12-19 | 에지가 둥근 전계 효과 트랜지스터 및 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9412598B2 (ko) |
| EP (1) | EP2656381A4 (ko) |
| JP (2) | JP5774720B2 (ko) |
| KR (1) | KR101983682B1 (ko) |
| CN (2) | CN103380488B (ko) |
| WO (1) | WO2012087978A2 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614105B2 (en) | 2013-04-22 | 2017-04-04 | Cypress Semiconductor Corporation | Charge-trap NOR with silicon-rich nitride as a charge trap layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080021885A (ko) * | 2006-09-05 | 2008-03-10 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
| US20080142874A1 (en) * | 2006-12-16 | 2008-06-19 | Spansion Llc | Integrated circuit system with implant oxide |
| US20090253244A1 (en) * | 2002-07-05 | 2009-10-08 | Chang-Hyun Lee | Nonvolatile Memory Devices Having Gate Structures Doped by Nitrogen and Methods of Fabricating the Same |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847427A (en) * | 1995-12-21 | 1998-12-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device utilizing an oxidation suppressing substance to prevent the formation of bird's breaks |
| JPH09232454A (ja) * | 1995-12-21 | 1997-09-05 | Toshiba Corp | 不揮発性半導体装置及びその製造方法 |
| US6187633B1 (en) * | 1998-10-09 | 2001-02-13 | Chartered Semiconductor Manufacturing, Ltd. | Method of manufacturing a gate structure for a semiconductor memory device with improved breakdown voltage and leakage rate |
| JP2001015619A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| TW546840B (en) * | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| US6974995B1 (en) | 2001-12-27 | 2005-12-13 | Advanced Micro Devices, Inc. | Method and system for forming dual gate structures in a nonvolatile memory using a protective layer |
| US6808992B1 (en) | 2002-05-15 | 2004-10-26 | Spansion Llc | Method and system for tailoring core and periphery cells in a nonvolatile memory |
| DE10240408A1 (de) * | 2002-09-02 | 2004-03-25 | Advanced Micro Devices, Inc., Sunnyvale | Transistorelement mit einem Anisotropen Gate-Dielektrikum MI großem ε |
| US6943401B1 (en) | 2003-09-11 | 2005-09-13 | Advanced Micro Devices, Inc. | Flash memory cell with drain and source formed by diffusion of a dopant from a silicide |
| US7301193B2 (en) | 2004-01-22 | 2007-11-27 | Spansion Llc | Structure and method for low Vss resistance and reduced DIBL in a floating gate memory cell |
| TWI244166B (en) | 2004-03-11 | 2005-11-21 | Ememory Technology Inc | A non-volatile memory cell and fabricating method thereof |
| US6927129B1 (en) | 2004-04-08 | 2005-08-09 | Advanced Micro Devices | Narrow wide spacer |
| US7029975B1 (en) | 2004-05-04 | 2006-04-18 | Advanced Mirco Devices, Inc. | Method and apparatus for eliminating word line bending by source side implantation |
| US6987696B1 (en) | 2004-07-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Method of improving erase voltage distribution for a flash memory array having dummy wordlines |
| US7170130B2 (en) | 2004-08-11 | 2007-01-30 | Spansion Llc | Memory cell with reduced DIBL and Vss resistance |
| US7151028B1 (en) | 2004-11-04 | 2006-12-19 | Spansion Llc | Memory cell with plasma-grown oxide spacer for reduced DIBL and Vss resistance and increased reliability |
| US7488657B2 (en) | 2005-06-17 | 2009-02-10 | Spansion Llc | Method and system for forming straight word lines in a flash memory array |
| US20070037371A1 (en) | 2005-08-10 | 2007-02-15 | Zhigang Wang | Method of forming gate electrode structures |
| US7317222B2 (en) | 2006-01-27 | 2008-01-08 | Freescale Semiconductor, Inc. | Memory cell using a dielectric having non-uniform thickness |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
| US8809936B2 (en) | 2006-07-31 | 2014-08-19 | Globalfoundries Inc. | Memory cell system with multiple nitride layers |
| US7675104B2 (en) | 2006-07-31 | 2010-03-09 | Spansion Llc | Integrated circuit memory system employing silicon rich layers |
| CN100561690C (zh) * | 2006-09-30 | 2009-11-18 | 中芯国际集成电路制造(上海)有限公司 | 非挥发性半导体存储器及其制作方法 |
| US8143661B2 (en) | 2006-10-10 | 2012-03-27 | Spansion Llc | Memory cell system with charge trap |
| US20080153224A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
| US20080149990A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Memory system with poly metal gate |
| US20080150011A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
| US20080150000A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Memory system with select gate erase |
| US7803680B2 (en) | 2007-01-12 | 2010-09-28 | Spansion Llc | Self-aligned patterning method by using non-conformal film and etch back for flash memory and other semiconductor applications |
| KR20080072461A (ko) * | 2007-02-02 | 2008-08-06 | 삼성전자주식회사 | 전하 트랩형 메모리 소자 |
| US7732276B2 (en) | 2007-04-26 | 2010-06-08 | Spansion Llc | Self-aligned patterning method by using non-conformal film and etch back for flash memory and other semiconductor applications |
| US8367537B2 (en) | 2007-05-10 | 2013-02-05 | Spansion Llc | Flash memory cell with a flair gate |
| CN101364615B (zh) * | 2007-08-08 | 2011-05-25 | 旺宏电子股份有限公司 | 非易失性存储器与非易失性存储器的形成方法 |
| US7670905B2 (en) * | 2007-09-07 | 2010-03-02 | Micron Technology, Inc. | Semiconductor processing methods, and methods of forming flash memory structures |
| US7829936B2 (en) | 2007-10-17 | 2010-11-09 | Spansion Llc | Split charge storage node inner spacer process |
| JP5348898B2 (ja) * | 2008-01-22 | 2013-11-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2009252774A (ja) * | 2008-04-01 | 2009-10-29 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US20090261406A1 (en) | 2008-04-17 | 2009-10-22 | Suh Youseok | Use of silicon-rich nitride in a flash memory device |
| US8987092B2 (en) | 2008-04-28 | 2015-03-24 | Spansion Llc | Methods for fabricating memory cells having fin structures with semicircular top surfaces and rounded top corners and edges |
| US7867899B2 (en) | 2008-04-29 | 2011-01-11 | Spansion, Llc | Wordline resistance reduction method and structure in an integrated circuit memory device |
| US8669597B2 (en) | 2008-05-06 | 2014-03-11 | Spansion Llc | Memory device interconnects and method of manufacturing |
| US7951704B2 (en) | 2008-05-06 | 2011-05-31 | Spansion Llc | Memory device peripheral interconnects and method of manufacturing |
| US7998846B2 (en) | 2008-09-12 | 2011-08-16 | Spansion Llc | 3-D integrated circuit system and method |
| US20100078814A1 (en) | 2008-09-29 | 2010-04-01 | Roy Alok Nandini | System and method for using porous low dielectric films |
| US7907448B2 (en) | 2008-10-07 | 2011-03-15 | Spansion Llc | Scaled down select gates of NAND flash memory cell strings and method of forming same |
| US8076199B2 (en) | 2009-02-13 | 2011-12-13 | Spansion Llc | Method and device employing polysilicon scaling |
| US8487373B2 (en) | 2009-04-29 | 2013-07-16 | Spanion Llc | SONOS memory cells having non-uniform tunnel oxide and methods for fabricating same |
| US8551858B2 (en) | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
-
2010
- 2010-12-20 US US12/973,756 patent/US9412598B2/en active Active
-
2011
- 2011-12-19 CN CN201180067895.5A patent/CN103380488B/zh active Active
- 2011-12-19 WO PCT/US2011/065930 patent/WO2012087978A2/en active Application Filing
- 2011-12-19 EP EP11850857.1A patent/EP2656381A4/en not_active Withdrawn
- 2011-12-19 CN CN201710028767.9A patent/CN106847686B/zh active Active
- 2011-12-19 KR KR1020137019143A patent/KR101983682B1/ko active IP Right Grant
- 2011-12-19 JP JP2013544874A patent/JP5774720B2/ja active Active
-
2015
- 2015-07-01 JP JP2015132867A patent/JP6039757B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090253244A1 (en) * | 2002-07-05 | 2009-10-08 | Chang-Hyun Lee | Nonvolatile Memory Devices Having Gate Structures Doped by Nitrogen and Methods of Fabricating the Same |
| KR20080021885A (ko) * | 2006-09-05 | 2008-03-10 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
| US20080142874A1 (en) * | 2006-12-16 | 2008-06-19 | Spansion Llc | Integrated circuit system with implant oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5774720B2 (ja) | 2015-09-09 |
| CN106847686A (zh) | 2017-06-13 |
| JP2015173298A (ja) | 2015-10-01 |
| KR101983682B1 (ko) | 2019-05-29 |
| EP2656381A2 (en) | 2013-10-30 |
| CN103380488A (zh) | 2013-10-30 |
| JP6039757B2 (ja) | 2016-12-07 |
| WO2012087978A2 (en) | 2012-06-28 |
| US9412598B2 (en) | 2016-08-09 |
| US20120153377A1 (en) | 2012-06-21 |
| EP2656381A4 (en) | 2017-11-01 |
| JP2013546206A (ja) | 2013-12-26 |
| CN106847686B (zh) | 2020-04-24 |
| WO2012087978A3 (en) | 2012-09-27 |
| CN103380488B (zh) | 2017-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5132024B2 (ja) | 不揮発性半導体メモリ装置を形成する方法 | |
| JP4659527B2 (ja) | 半導体装置の製造方法 | |
| US6204126B1 (en) | Method to fabricate a new structure with multi-self-aligned for split-gate flash | |
| US7494870B2 (en) | Methods of forming NAND memory with virtual channel | |
| US20050087778A1 (en) | Semiconductor device and method of manufacturing the same | |
| US8263458B2 (en) | Process margin engineering in charge trapping field effect transistors | |
| US9935119B2 (en) | Dual control gate spacer structure for embedded flash memory | |
| US7829412B2 (en) | Method of manufacturing flash memory device | |
| US20020070407A1 (en) | Non-volatile semiconductor device | |
| US7781275B2 (en) | Method of manufacturing a flash memory device | |
| TW201841348A (zh) | 半導體裝置及其製造方法 | |
| KR101983682B1 (ko) | 에지가 둥근 전계 효과 트랜지스터 및 제조 방법 | |
| US9831093B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2007067027A (ja) | 埋め込み型不揮発性メモリーの製作方法 | |
| KR100620219B1 (ko) | 메모리 소자의 제조방법 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR20050069114A (ko) | 단일 분리게이트 구조의 메모리 소자 및 그제조방법 | |
| KR20090070468A (ko) | 반도체 소자 및 그 제조 방법 | |
| JPWO2011024213A1 (ja) | 不揮発性半導体記憶装置 | |
| TW202420952A (zh) | 半導體元件及其製作方法 | |
| KR100665827B1 (ko) | 플래쉬 메모리소자의 제조방법 | |
| JP2007096038A (ja) | 不揮発性メモリー素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |