WO2010013886A2 - 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 - Google Patents

고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 Download PDF

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이종호
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경북대학교 산학협력단
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Definitions

  • the present invention relates to flash memory cell devices, cell strings, and methods of fabricating the same, and more particularly, to cell devices and strings having a novel structure greatly improving the problems of existing MOS-based flash memory cell devices and strings, and methods of fabricating the same. It is about.
  • SONOS or TANOS with asymmetrical source / drain structures in flat channel devices to suppress short channel effects and reduce the distribution of threshold voltages when reducing the gate length of cell devices to 40 nm or less Oxide-Si cell devices (KT Park et al, A 64-cell NAND flash memory with asymmetric S / D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006) It was announced by Samsung Electronics.
  • the cell device described above has a structure in which one side has a region corresponding to a source or a drain, and the other side has no source or a drain, around the gate of the cell device.
  • the cell element having such a structure allows an inversion layer to be formed by using a fringing electric field from a control electrode in a region without a source or a drain to suppress a short channel effect.
  • a cell device has improved reduction characteristics compared to a conventional SONOS cell device having a flat channel having a source / drain region, since any one of the source / drain of the cell device is formed to overlap the control electrode, the cell device has a size of 40 nm or less.
  • the short channel effect is shown at the channel length of and ultimately faces the miniaturization limit of the flat channel structure.
  • the present inventors studied the structure of the NAND string without the source / drain, and filed a "Highly Integrated Flash Memory Cell String, Cell Device, and Manufacturing Method Thereof" of Korean Patent Application No. 10-2006-0121143.
  • the structure proposed in the present invention not only has a simple process for implementing a NAND string, but also has a feature of improving the downsizing and program characteristics of the device since the source / drain of the cell device is removed.
  • the cell device is a MOS structure having no source / drain but having a channel, and ultimately has a problem that the MOS device has. There is a need for a new cell device structure away from the MOS structure.
  • an object of the present invention to solve the above problems is to provide a highly integrated flash memory cell device having a new structure and a method of manufacturing the same that can efficiently solve the problems caused by the reduction of the device and improve the integration and performance will be.
  • Another object of the present invention is to provide a cell string formed of the above-described cell element and a method of manufacturing the same.
  • Flash memory cell device according to a first aspect of the present invention for achieving the above technical problem
  • a semiconductor substrate A first doped semiconductor region doped with a particular type of impurity and formed on the semiconductor substrate; A second doped semiconductor region doped with impurities of a type opposite to that of the first doped semiconductor region and formed on the first doped semiconductor region; A tunneling insulating layer formed on the second doped semiconductor region; And a charge storage node, a control insulating film, and a control electrode sequentially formed on the tunneling insulating film.
  • the second doped semiconductor region is an n-type semiconductor
  • the first doped semiconductor region is an n-type semiconductor
  • the second doped semiconductor region is a p-type semiconductor
  • the surface of the second doped semiconductor region of the flash memory cell device of the above-mentioned features is a point where the height of the point where the center of the control electrode meets in the direction parallel to or crossing the control electrode meets both ends of the control electrode. It is preferred to be higher than the height of.
  • the flash memory cell device having the above-mentioned feature further includes a buried insulating film formed under the first doped semiconductor region, and the charge storage node is formed so as to be localized below the control electrode or is formed to extend left and right of the control electrode. It is preferable.
  • the flash memory cell device of the above-described feature is characterized by the current flowing by the gate induced drain leakage (GIDL) between the first and second doped semiconductor regions according to a program or erase state. It is desirable to detect the program state or degree by reading the size, and it is more preferable that the flash memory cell device adjusts the program or erase voltage or time to enable multiple levels of two or more bits in one cell.
  • GIDL gate induced drain leakage
  • a second aspect of the present invention relates to a flash memory cell string consisting of a plurality of cell elements arranged in a row, wherein the cell elements of the flash memory cell string,
  • the cell string may include an insulating layer between control electrodes of the cell elements, connect the first doped semiconductor regions of the cell elements to each other, and the second doped semiconductor regions of the cell elements to be connected to each other. And an electrode for electrical contact with the connected first and second doped semiconductor regions.
  • a third aspect of the present invention relates to a flash memory cell string comprising a plurality of cell elements arranged in a row and a switching element formed at an end of the connected cell element.
  • the cell string further includes an insulating film formed between the control electrodes of each cell element,
  • the switching element has one or two or more at one or both ends of the connected cell element, the switching element connects an electrode for electrical contact to the source or drain of the side that is not connected to the cell element, And an electrode for electrical contact with the doped semiconductor region.
  • the surface of the second doped semiconductor region has an amount in which the height of the center portion that meets the control electrode meets the control electrode in a direction parallel to or intersecting with the control electrode.
  • the cell element is formed to have a height higher than that of the tip, and the cell element further includes a buried insulating layer formed under the first semiconductor region.
  • the electrical contact to the first doped semiconductor region is formed through a commonly formed substrate contact, or the first doped semiconductor region is of a different doping type. It is preferable to form the electrical contact of the first doped semiconductor region independently in each well and in each cell string or string module composed of a plurality of cell strings.
  • the flash memory cell strings of the above-described second and third features are integrated on the same semiconductor substrate as the MOS device which is the control circuit.
  • Flash memory device manufacturing method according to a fourth aspect of the present invention
  • a cell device has a source / drain and channelless structure unlike a conventional MOS transistor structure under the specificity of a flash memory, thereby greatly improving integration and performance.
  • FIG. 18 is a graph showing experimental result data of a cell string in order to prove an effect on a cell string consisting of cell elements according to the present invention.
  • 18A is a cross-sectional view illustrating a cell string structure applied to a simulation.
  • the first doped semiconductor region 1 is a p-type semiconductor and the second doped semiconductor region 2 is an n + semiconductor.
  • Region 22 is an electrode for the first doped semiconductor region and region 23 is an electrode for the second doped semiconductor region.
  • FIG. 18B shows IV characteristics obtained from a string composed of three cell elements shown in FIG. 18A.
  • the drain current is a current flowing through the electrode of the second doped semiconductor region of the region 23.
  • the current increases greatly according to the amount of negative charge programmed into the charge storage node 4.
  • This can be used to implement multi-level cells. That is, the multi-level cell device may be implemented by adjusting the time for injecting charge into the charge storage node or by adjusting the program or erasure voltage.
  • a conventional MOS transistor type cell device has become very difficult to manufacture as it shrinks, whereas the cell device structure of the present invention has a simple source and drain and no channel.
  • the method of arranging cells or cell strings in an array has a greater degree of freedom than conventional NAND or NOR methods, and in the case of cell strings including switching elements, the number of the cell strings may be reduced to further improve integration. Can be.
  • FIG. 1 is a cross-sectional view and an equivalent device diagram showing a cell device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view for explaining the operation of the cell device according to the first embodiment of the present invention and a diagram showing the direction of the current flow for the read operation in the state in which the cell device is programmed.
  • FIG 3 is a cross-sectional view illustrating cell devices according to a second exemplary embodiment of the present invention.
  • FIG 4 is a cross-sectional view of fence body 10 implemented in a direction parallel to the control electrode 6 of the cell elements according to the present invention.
  • FIG. 5 is a cross-sectional view and an equivalent circuit diagram illustrating a cell string implemented using a cell device according to a first exemplary embodiment of the present invention.
  • 6 and 7 are cross-sectional views illustrating modified forms of the cell string according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a state in which the cell string illustrated in FIG. 7A is integrated with a MOS device which is a control circuit.
  • FIG. 9 is an equivalent circuit diagram illustrating exemplary arrangements for disposing a cell string according to the present invention to implement a cell array.
  • FIG. 10 is a cross-sectional view illustrating a cell string including a cell device and a switching device according to a fourth embodiment of the present invention.
  • 11 and 12 are cross-sectional views illustrating modified structures of the cell string according to the fourth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure in which a cell string having a switching device according to the fourth embodiment is integrated with a MOS device which is a control circuit.
  • FIGS. 14 are equivalent circuit diagrams illustrating the manners in which an array is constructed by arranging cell strings with switching elements in accordance with the present invention.
  • FIG. 15 is a cross-sectional view sequentially illustrating a process of manufacturing the cell string shown in FIG.
  • FIG. 16 is a cross-sectional view sequentially illustrating a process of manufacturing a structure in which the cell string and the control circuit shown in FIG. 13C are integrated together.
  • FIG. 17 is a cross-sectional view illustrating a main process step of selectively forming a buried insulating film 9 under the first doped semiconductor region 1 in a cell string manufacturing process according to the present invention.
  • FIG. 18 is a graph showing an I-V characteristic curve for a cell string in order to prove the effect on the cell string consisting of cell elements according to the present invention.
  • FIGS. 1 to 2 the structure and operation of a flash memory cell device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 2.
  • FIG. 1A shows a cross-sectional view in a direction intersecting with the control electrode 6 for the flash memory cell device according to the first embodiment of the present invention.
  • a flash memory cell device may include a first doped semiconductor region 1 formed on a semiconductor substrate and a second dough formed on the first doped semiconductor region. And a ping semiconductor region 2, a tunneling insulating layer 3 formed on the second doped semiconductor region, a charge storage node 4 sequentially formed on the tunneling insulating layer, a control insulating layer 5, and a control electrode 6. .
  • the first doped semiconductor region 1 and the second doped semiconductor region 2 should be doped with impurities of different semiconductor types, and the doping concentration of the second doped semiconductor region is doped of the first doped semiconductor region. It is preferable that the concentration is higher than the concentration.
  • the main feature of the cell device according to the first embodiment of the present invention is that, unlike the cell device based on the conventional MOS transistor, there is no source / drain and channel. Fabrication of cells based on existing miniaturized MOS transistors is becoming increasingly difficult, resulting in an increase in the distribution of characteristics of cell devices.
  • (B) and (c) of FIG. 1 show symbols of the cell elements shown in (a) of FIG. 1, and (b) shows that the first doped semiconductor region 1 is p-type and the second doped semiconductor region. (2) is n type, and (c) is the reverse.
  • FIG. 2 is a cross-sectional view illustrating the operation of the cell device of FIG. 1, and illustrates a principle and a direction in which current flows between the first and second doped semiconductor regions in the cell device during a read operation.
  • the first doped semiconductor region 1 is p-type and the second doped semiconductor region 2 is n + -type.
  • band-to-band is formed on the surface of the n + semiconductor in contact with the tunneling insulating layer 3.
  • Tunneling generates an Electron-Hole Pair (EHP).
  • EHP Electron-Hole Pair
  • the generated electrons move to the second doped semiconductor region 2 to which a positive voltage is applied, and the generated holes diffuse as a minority carrier to move to the first doped semiconductor region 1.
  • a current flows as shown in FIG.
  • the charge storage node 4 has a positive charge or no negative charge
  • the current flowing due to very small electron-hole pairs in the surface region is very small.
  • storing negative charge in the charge storage node through the program generates much more electron-hole pairs in the read operation, which is easily distinguishable since it is a much larger current than the erased case.
  • Memory cells can be constructed using this principle.
  • the cell device according to the second embodiment of the present invention has a structure similar to that of the cell device described in the first embodiment, except that the second doped semiconductor region, the control electrode, the tunneling insulating film, the charge storage node, the control insulating film, etc. The shape is different.
  • FIG. 3 is a cross-sectional view illustrating various embodiments of cell devices according to a second exemplary embodiment of the present invention.
  • the cell device according to the second exemplary embodiment of the present invention is a center region 'b of the second doped semiconductor region 2 located below the control electrode 6. ') Is formed higher than both ends (' a ').
  • FIG. 3A is a shape in which the height thereof increases toward the center region of the second doped semiconductor region 2 and is sharply raised as a whole.
  • FIG. 3B illustrates the second doped semiconductor region 2. The height rises toward the central area, but it is rounded up.
  • the shape of the surface of the second doped semiconductor region 2 is not limited to that shown in FIG.
  • the height of the surface of the second doped semiconductor region 2 is increased toward the center portion 'b' rather than both ends 'a'. It may be formed in various shapes. Since the structure of the cell device according to the second embodiment can concentrate the electric field of the control electrode 6 on the rising region, the program or eraser speed can be improved or the program / erase operating voltage can be lowered.
  • FIG. 4 is a cross-sectional view of fence body 10 implemented in a direction parallel to the control electrode 6 of the cell elements according to the present invention.
  • the structure of the upper surface of the fence-like body is configured in various ways.
  • (A) to (c) of FIG. 4 are similar to those of (d) to (f) of FIG. 4, except that in the structures (d) to (f), the buried lead film under the fence body 10 ( There is a difference in that 9) is further provided.
  • 4 (a) and 4 (d) show that the upper surface of the wall body 10 in which the cell elements are formed is flat, and FIGS.
  • FIGS. 4A and 4D show the electric field from the control electrode 6 above. Since it can concentrate on the surface of the 2 doped semiconductor region, program and eraser characteristics can be improved. Meanwhile, the buried insulating film 9 of FIGS. 4D, 4E, and 10F may reduce leakage current existing between the first doped semiconductor region and the substrate 7 or well. There is a characteristic. Reducing this leakage current can lower the lower limit of the operating current in the read operation.
  • FIG. 5 is a cross-sectional view and an equivalent circuit diagram of a cell string implemented using a cell device according to a first embodiment of the present invention shown in FIG. 1.
  • FIG. 5B is a symbol for a cell string, in which the direction of the diode shown to the left of the symbol is arbitrarily displayed, and may be changed when the doping type of the first and second doped semiconductor regions is changed.
  • a cell string according to a third embodiment of the present invention may include a first doped semiconductor region 1 formed on a semiconductor substrate and a second doped semiconductor region 2 formed on the first doped semiconductor region.
  • a flash memory cell device including a tunneling insulating layer 3 formed on the second doped semiconductor region, a charge storage node 4 sequentially formed on the tunneling insulating layer, a blocking insulating layer 5, and a control electrode 6. It is arranged in a line.
  • the first doped semiconductor region 1 is doped with an impurity of the same semiconductor type as that of the semiconductor substrate 7, it is not separately shown in FIG. 5 separately from the semiconductor substrate 7.
  • the cell string has an insulating film 11 formed between the control electrodes 6 of each cell element, so that the control electrodes of the cell elements are electrically separated from each other.
  • the first doped semiconductor regions 1 of each cell element are connected to each other, and the second doped semiconductor regions 2 of each cell element are also connected to each other, and the first and second And an electrode for electrical contact to the two doped semiconductor regions.
  • the electrical contact window 41 of the second doped semiconductor region in the cell string is formed at the right end of the string.
  • An electrical contact window 40 of the first doped semiconductor region 1 is made on the surface of the left semiconductor substrate.
  • the first doped semiconductor region 1 is doped with impurities of the same type as the semiconductor substrate 7 so that electrical contact of the first doped semiconductor region is shared with the substrate contact.
  • FIG. 6 is a cross-sectional view illustrating various modified forms of the cell string according to the third embodiment of the present invention illustrated in FIG. 5.
  • the overall structure is similar to that of FIG. 5A, except that the first doped semiconductor region 1 is separated from the semiconductor substrate 7. This is to indicate the case where a well having a different doping type from the first doped semiconductor region is formed in the semiconductor substrate 7.
  • 6B is a cross-sectional view illustrating a cell string in which a buried insulating film 9 is formed between the first doped semiconductor region 1 and the semiconductor substrate 7. In this way, by further embedding the insulating film 9 between the first doped semiconductor region 1 and the semiconductor substrate 7, it is possible to reduce the leakage current.
  • 6C is a cross-sectional view illustrating a cell string in which a well having a different doping type from the first doped semiconductor region is formed under the first doped semiconductor region 1.
  • the electrical contact window 42 of the well is formed separately beside the insulating insulating film 8 of the cell string.
  • FIG. 7 is a cross-sectional view illustrating other modified forms of the cell string according to the third embodiment of the present invention shown in FIG. 5.
  • 7 (a) and 7 (b) are similar to the cell string shown in FIG. .
  • the cell strings of FIGS. 7A and 7B form a second doped semiconductor region 2 by forming an epi layer doped locally in an in-situ manner.
  • the second doped semiconductor region 2 is doped with a high doping concentration (> 10 18 cm ⁇ 3 ), for which an ion implantation process may be used.
  • high dose ion implantation can cause defects on the surface of the semiconductor substrate. Such defects may be reduced in subsequent heat treatment processes but may affect the band-to-band tunneling phenomenon.
  • the said epi layer is introduce
  • an insulating insulating film 8 is formed between the cell element and the electrical contact window 43 in the first doped semiconductor region 1.
  • the electrical contact field 40 of the first doped semiconductor region is connected to the cell device, and the insulating insulating film 8 is not formed therebetween.
  • FIG. 8 is a cross-sectional view illustrating a state in which a cell string shown in FIG. 7A is integrated with a MOS device which is a control circuit.
  • the cell string and the MOS device 60 are integrated together, and the MOS device 60 includes a semiconductor substrate 7, a source 13, a drain 14, and a gate insulating film 15. ) And a gate electrode 16.
  • the cell string which is an array of memory elements, needs a peripheral control circuit to control the elements, and the peripheral control circuit is manufactured in the structure of the MOS transistor.
  • the MOS device 60 which is a control circuit, forms electrical contact windows 44 and 45 for the source and the drain, respectively, on top of the source and the drain.
  • FIG. 8B is similar to FIG. 8A except that the cell string introduces the well 12 and forms the first doped semiconductor region 1 in the well 12. .
  • a well 12 having a doping type different from that of the first doped semiconductor region 1 may be implemented.
  • An electrical contact window 42 for forming electrical contact of (12) is formed at the end of the cell string.
  • FIG. 9 is an equivalent diagram illustrating exemplary arrangements for disposing a cell string to implement a cell array according to the present invention.
  • the direction of the diode shown in FIG. 9 may vary depending on the type of doping of the first and second doped semiconductor regions, and is illustrated in a single direction by way of example.
  • a plurality of cell strings commonly use the first doped semiconductor region.
  • 9 (b) is similar to (a) except that electrical contacts are provided at appropriate positions of the cell strings. This solves a problem that may occur when the resistance of the second doped semiconductor region 2 is large at both ends of the cell string.
  • FIG. 9C illustrates a case where an electrical contact point of the first doped semiconductor region is independently possible for each cell string.
  • FIG. 9D shows an equivalent diagram of a cell string in which an electrical contact point is formed in an electrically independent first doped semiconductor region and the other ends of the cell strings are electrically connected to each other.
  • the cell string according to the fourth embodiment of the present invention includes cell elements arranged in a line and a switching element 50 for selecting the cell string, and the switching element 50 is further provided at the ends of the cell elements. It is characterized by including.
  • a cell string according to a fourth embodiment of the present invention includes a plurality of cell elements arranged in a line and one or more switching elements 50 connected to both ends of the connected cell element.
  • the control electrode 6 of the cell element is separated from each other by the insulating film (11).
  • the cell device includes a first doped semiconductor region 1 formed on a semiconductor substrate 7, a second doped semiconductor region 2 formed on the first doped semiconductor region, and a tunneling formed on the second doped semiconductor region.
  • the switching element comprises a first doped semiconductor region 1, a gate insulating film, a gate electrode 16, a source or a drain 17 formed on the semiconductor substrate 7.
  • the switching element forms an electrical contact window 47 on the source or drain 17 of the side that is not connected to the cell element, connects an electrode to the contact window 47, and makes electrical contact with the connected first doped semiconductor region. It includes an electrode for.
  • the switching element is formed at one end of the cell string. The cell string shown in (b) of FIG.
  • FIG. 10 is similar to the structure of the cell string shown in (a), except that the buried insulating film 9 is interposed between the semiconductor substrate 7 and the first doped semiconductor region 1. There is a difference in that it is provided with more.
  • FIG. 10C is equivalent circuit diagrams for the cell string structures in FIGS. 10A and 10B, wherein the direction of the diode is also arbitrarily indicated.
  • the first doped semiconductor region 1 is formed in a well formed in a semiconductor substrate 7 having a different doping type.
  • FIG. 11A and 11B are cross-sectional views illustrating modified structures of the cell string according to the fourth embodiment shown in FIG. 10.
  • FIG. 11A is similar to the fourth embodiment shown in FIG. 10A except that the first doped semiconductor region 1 is not separated from the semiconductor substrate 7.
  • FIG. 11B differs from the structure shown in FIG. 11A in that the first doped semiconductor region 1 is formed in a well doped with an impurity of an opposite type. The difference is that an insulating insulating film 8 is disposed between the electrical contact window 48 and the cell element for electrical contact.
  • the structure shown in (b) of FIG. 11 has no isolation insulating film 8 between the cell contact and the electrical contact window 40 of the first doped semiconductor region 1 compared to the structure shown in (a). There is a difference.
  • FIG. 12A and 12B are cross-sectional views illustrating other modified structures of the cell string according to the fourth embodiment shown in FIG. 10.
  • the structure shown in (a) of FIG. 12 is similar to the fourth embodiment shown in (a) of FIG. 10 except that the position of the switching elements is present on the left side of the arranged cells.
  • the structure shown in FIG. 12B differs in that the switching elements are present at both sides of the cell element in which the switching elements are arranged.
  • FIG. 13 is a cross-sectional view illustrating a state in which a cell string having a switching device according to the fourth embodiment is integrated with a MOS device that is a control circuit.
  • a MOS device 60 which is a control circuit, is formed at the end of a cell string including a cell device and a switching device.
  • the difference between (a) and (b) of FIG. 13 is whether the first doped semiconductor region 1 is formed in the well 12 having different doping types.
  • the first doped semiconductor region 1 may be shared with the semiconductor substrate 7 to share a substrate contact window for electrical contact.
  • the first doped semiconductor region 1 is formed in a well 12 having a different doping type, and a separate electrical contact window 48 is provided for electrical contact of the well 12. Formed.
  • FIG. 14 is an equivalent diagram illustrating the manners of arranging a cell string with switching elements to form an array.
  • Figure 14 (a) is shown with reference to the existing NAND flash structure.
  • 14 (b)-(d) show an array composed of cell elements according to the present invention.
  • FIG. 14B illustrates a case where the drains 17 of the switching elements of each cell string are connected together and the first doped semiconductor region is electrically isolated.
  • FIG. 14C illustrates a case in which the first doped semiconductor region 1 of each cell string is connected to each other and the portions in which the switching elements are present are electrically isolated from each other.
  • FIG. 14D is similar to that of FIG. 14C, but shows a case where the first doped semiconductor region of each cell string is shared and connected to one contact window.
  • the first doped semiconductor region may be a p-type semiconductor or an n-type semiconductor
  • the second doped semiconductor region Silver should be doped with impurities of the type opposite to the first doped semiconductor region. Therefore, when the first doped semiconductor region is implemented in p-type, the second doped semiconductor region should be made in n-type, and when the first doped semiconductor region is implemented in n-type, the second doped semiconductor region is can be p-type.
  • the surface of the second doped semiconductor region is in the direction parallel to or intersecting with the control electrode. It is possible to improve the write / erase characteristics by forming a point where the center of the control electrode is higher than the point where the end meets so as to protrude sharply or roundly.
  • a buried insulating layer may be formed under the first doped semiconductor region to reduce the leakage current effect.
  • the charge storage node may be formed below the control electrode or extended to the left and right of the control electrode.
  • the tunneling insulating film of the cell device may be implemented in one or multiple layers, and when the insulating film is implemented in multiple layers, The layers may be made of materials with different bandgaps.
  • the blocking insulating film of the cell device may be implemented in one or multiple layers, and when the insulating film is implemented in multiple layers, Adjacent layers may be made of materials with different bandgaps.
  • the charge storage node is formed of a conductive thin film made of a conductive material, an insulating thin film made of an insulating material, or nano It may be formed of a dot of a size (dot) or a nano-sized crystal, or may be formed of a combination of a thin film of an insulating material and a nano-sized dot.
  • the conductive thin film is made of one or more of a semiconductor, a metal, a metal nitride film, a polymetal, and a silicide.
  • the charge storage node is formed of an insulating thin film
  • the insulating thin film is formed of one or more of a nitride film and a metal oxide film.
  • the dot is a semiconductor material or a metal oxide.
  • a metal, a metal nitride, or one or more of a silicide material when the charge storage node is formed in the form of a thin film and a nano dot combined, the nano-sized dots having conductive or insulating properties with a thin film of an insulating material. Can be done.
  • control electrodes of the cell elements are heavily doped Si, poly Si, Ge, poly Ge, SiGe, poly SiGe, It may be made of one or two or more of amorphous Si, amorphous Ge, amorphous SiGe, metal nitride, metal, silicide.
  • the first doped semiconductor region and the first dopant semiconductor region and the first device according to the program or erase state of the cell device.
  • the program state or degree can be detected by reading the magnitude of the current flowing by the gate induced drain leakage (GIDL) between the two doped semiconductor regions.
  • GIDL gate induced drain leakage
  • 'current by GIDL' is any one of electron-hole pairs generated in the second doped semiconductor region 2 under voltage applied to the control electrode and the first and second doped semiconductor regions. Refers to a current formed by moving a carrier to an electrode in contact with the second doped semiconductor region 2.
  • multiple levels of two or more bits may be possible in one cell by adjusting the program or erasure voltage or time of the cell elements. have.
  • the second doped semiconductor region is formed of a semiconductor epitaxial layer doped in an in-situ manner to provide characteristics of the cell devices. Uniformity can be improved.
  • the position where the electrical contact window is formed in the second doped region of the cell string is formed at both ends of the cell string or It may be selectively formed at one of both ends, or at any position between the cell elements.
  • the gate insulating film of the switching device is composed of the same blocking insulating film, charge storage node, and tunneling insulating film as the cell device, It may be formed of an insulating film.
  • the switching element may be formed at one end or both ends of the cell string or at either end. Can be.
  • an insulating insulating film is formed to electrically isolate the cell strings.
  • an insulation layer is further provided below the first doped semiconductor region to electrically connect the cell strings in the cell array together with an insulating insulation layer formed around the cell string. Insulation or junction leakage current can be reduced.
  • the electrical contact window of the first doped semiconductor region is formed through a commonly formed semiconductor substrate contact, or the first doped semiconductor region is formed in a well of different doping types. The electrical contact window of the first doped semiconductor region may be independently formed for each string or string module composed of several strings.
  • the cell string may be integrated on a substrate such as a MOS device which is a control circuit.
  • FIG. 15 is a cross-sectional view sequentially illustrating a process of manufacturing the cell string shown in FIG. Referring to FIG. 15, a manufacturing process of the cell string shown in FIG. 6A will be described in detail.
  • the third insulating film 20 is formed on the surface of the semiconductor substrate 7 and the first doped semiconductor region 1 is formed.
  • an insulating insulating film 8, which is an element isolation region, is formed on the resultant product of (a).
  • the second doped semiconductor region 2 is formed on the resultant of (b).
  • the tunneling insulating film 3, the charge storage node 4, and the blocking insulating film 5 are sequentially formed on the resultant, and the control electrode 6 is formed thereon.
  • a first insulating film, which is an interlayer insulating film, is formed, a contact is formed where a contact is required, and finally metal wiring is sequentially formed.
  • FIG. 16 is a cross-sectional view sequentially illustrating a process of manufacturing a structure in which the cell string and the control circuit shown in FIG. 13C are integrated together.
  • a manufacturing process of a structure in which a cell string having the switching element shown in FIG. 13C and an MOS element that is a control circuit are integrated together will be described in detail.
  • the first doped semiconductor region 1 is formed on the semiconductor substrate 7, and the isolation insulating film 8, which is an element isolation region, is formed on the resultant.
  • the second doped semiconductor region 2 is formed as an epitaxial layer on the resultant product.
  • a switching element and a MOS element are formed on the resultant.
  • the tunneling insulating film 3, the charge storage node 4, and the blocking insulating film 5 for the cell device are sequentially formed on the resultant, and the control electrode 6 is formed thereon. do.
  • the first insulating film 11, which is an interlayer insulating film, and forming a contact where a contact is required metal wires are sequentially formed.
  • step (a) may include the step of forming a well (well) with impurities of the type opposite to the impurities of the second doped semiconductor region locally.
  • the step of forming the second doped semiconductor region 2 may be formed by annealing after implanting the impurities, or may be formed by doping the impurities in an in-situ method during epi layer growth.
  • the forming of the switching device may be performed in the step of forming the cell device of step (d).
  • the forming of the MOS device and the switching device may be performed by changing the order of forming the cell device of step (d).
  • FIG. 17 is a cross-sectional view illustrating a main process step of selectively forming a buried insulating film 9 under the first doped semiconductor region 1 in the cell string manufacturing process according to the present invention.
  • a sacrificial semiconductor layer 21 is formed on a surface of a semiconductor substrate 7, and a semiconductor on which the first doped semiconductor region 1 is to be included on the sacrificial semiconductor layer 21.
  • a layer is formed and the third insulating film 20 is formed thereon.
  • the sacrificial semiconductor layer 21 is made of a material having a larger etching rate than that of the semiconductor substrate, such as SiGe.
  • the sacrificial semiconductor layer 21 is etched to form a fence body 10.
  • the exposed sacrificial semiconductor layer 21 is selectively etched and the second insulating film 19 is deposited and planarized. Such a process can be effectively performed at the left and right of the fence-like body 10.
  • the structure of the cell device and the cell string according to the present invention can be widely applied to the field of nonvolatile semiconductor memory.

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Abstract

본 발명은 초고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것이다. 상기 셀 소자는 반도체 기판, 반도체 기판위에 형성된 제1 도우핑 반도체 영역, 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역위에 순차적으로 형성되는 터널링 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비한다. 상기 제1 및 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑된 것을 특징으로 한다. 상기 플래시 메모리 셀 스트링은 전술한 구조를 갖는 다수 개의 셀 소자가 일렬로 배열되어 형성되거나 상기 배열된 셀 소자들 및 셀 선택을 위한 스위칭 소자로 형성된다. 본 발명에 의하여 기존의 NOR나 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 크게 개선한다. 본 발명에 따른 셀 소자는 기존의 트랜지스터형 셀 소자와 달리 채널과 소스/드레인을 구비하지 않기 때문에 기존의 메모리에 비해 제조공정이 간단하고 cross-talk이나 read disturb와 같은 문제를 크게 개선한다.

Description

[규칙 제26조에 의한 보정 10.12.2009]　고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
본 발명은 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 기존 MOS 기반 플래시 메모리 셀 소자 및 스트링이 갖는 문제를 크게 개선하는 새로운 구조의 셀 소자 및 스트링, 그리고 그 제조방법에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 시장성이 매우 뛰어나, 지속적으로 수요가 증가될 것으로 예상되고 있다. 그리고, 높은 집적도와 내구성, 그리고 빠른 쓰기/지우기 특성을 갖는 셀 소자에 대한 요구가 증대되고 있다. 특히, 낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있다. 그런데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현하는데 있어 문턱전압 산포를 크게 하기 때문에, 다중 레벨 셀에서의 축소화 기술은 아주 제한적으로 사용되거나 사용될 수 없는 경우도 많다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 위한 다른 대안이 고려되어야 한다.
기존의 플로팅 게이트를 이용한 낸드 플래시 메모리는 셀 축소화에 따라 셀 사이의 cross-talk 문제가 심각하게 발생하고 있다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위해서, 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한 나노 도트(dot) 또는 나노 결정(crystal)을 저장 전극으로 사용하는 NFGM (Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 저장전극을 사용하여 메모리 셀을 구현할 경우는 기존의 도전성 폴리 실리콘 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 저장전극을 사용하더라도 30 nm 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS 또는 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 전술한 셀 소자는 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조를 갖는다. 이러한 구조를 갖는 셀 소자는 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제한다. 이러한 셀 소자는 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 이 소자 구조는 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 소스/드레인이 없는 NAND 스트링에 대한 구조를 연구하였으며, 이에 대하여 한국출원번호 제10-2006-0121143호의 "고집적 플래시 메모리 셀 스트링, 셀 소자 및 그 제조 방법"를 출원한 바 있다. 이 발명에 제안한 구조는 낸드 스트링을 구현하는데 있어 공정이 간단할 뿐만 아니라, 셀 소자의 소스/드레인을 제거했기 때문에 소자의 축소화 특성 및 프로그램 특성 등을 개선하는 특징이 있다. 여기서 셀 소자는 소스/드레인이 없으나 채널을 갖는 MOS 구조로서, 궁극적으로 MOS 소자가 갖는 문제점을 갖고 있다. MOS 구조를 탈피한 새로운 셀 소자 구조가 필요하다.
소자의 축소화가 우수한 FinFET 기반의 SONOS 플래시 메모리에서 GIDL (Gate Induced Drain Leakage)을 읽어서 메모리 동작을 구현한 연구결과가 단일 셀 소자 수준에서 발표되었다 (Alvaro Padilla et al., Enhanced endurance of dual-bit SONOS NVM cells using the GIDL read method, in Technical Digest of Symposium on VLSI Technology, p. 143, 2008). 이 소자는 여전히 MOS 구조의 셀을 기반으로 하고 있어, 축소화된 MOS 소자가 갖는 제조 공정상의 어려움 및 문턱전압의 변화 등의 문제를 갖고 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점을 개선하여 제조 공정이 용이하고 집적도와 성능을 높일 수 있는 새로운 셀 소자 및 스트링에 대한 개발이 요구되고 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 본 발명의 목적은 소자 축소화에 따른 문제점들을 효율적으로 해결하고 집적도와 성능을 개선시킬 수 있는 새로운 구조의 고집적 플래시 메모리 셀 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 전술한 셀 소자로 형성된 셀 스트링 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 플래시 메모리 셀 소자는,
반도체 기판; 특정 유형의 불순물로 도핑되며 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과는 반대 유형의 불순물로 도핑되며, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비한다.
전술한 특징의 플래시 메모리 셀 소자는, 상기 제1 도우핑 반도체 영역이 p형 반도체인 경우 상기 제2 도우핑 반도체 영역은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 도우핑 반도체 영역은 p형 반도체인 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자의 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극의 중심 부분과 만나는 지점의 높이가 제어 전극의 양 끝부분과 만나는 지점의 높이보다 더 높은 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자는 상기 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하고, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 형성되거나 제어전극의 좌우로 확장되어 형성되는 것이 바람직하다.
전술한 특징의 플래시 메모리 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역 사이에 GIDL(Gate Induced Drain Leakage)에 의해 흐르는 전류의 크기를 읽어서 프로그램 상태나 정도를 감지하는 것이 바람직하며, 상기 플래시 메모리 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하도록 하는 것이 더욱 바람직하다.
본 발명의 제2 특징은 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 관한 것으로서, 상기 플래시 메모리 셀 스트링의 상기 셀 소자는,
반도체 기판; 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 반도체 유형과는 반대의 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고,
상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들을 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되도록 하고, 연결된 제1 및 제2 도우핑 반도체 영역들에 전기적 접촉을 위한 전극을 포함한다.
본 발명의 제3 특징은 일렬로 배열된 다수 개의 셀 소자들 및 상기 연결된 셀 소자의 끝단에 형성되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에 관한 것으로서, 상기 플래시 메모리 셀 스트링의 셀 소자는,
반도체 기판; 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 반도체 유형과는 반대의 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고
상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 형성된 절연막을 더 구비하고,
상기 스위칭 소자는 상기 연결된 셀 소자의 한쪽 또는 양쪽 끝단에 하나 또는 두 개 이상을 구비하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인에 전기적 접촉을 위한 전극을 연결하고, 연결된 제1 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함한다.
전술한 제2 및 제3 특징에 따른 셀 스트링에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극과 만나는 중심 부분의 높이가 제어 전극과 만나는 양 끝단의 높이보다 높게 형성되는 것이 바람직하며, 상기 셀 소자는 상기 제1 반도체 영역 아래에 형성된 매몰 절연막을 더 구비하는 것이 바람직하다.
전술한 제2 및 제3 특징의 플래시 메모리 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역에 대한 전기적 접촉은 공통으로 형성된 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고 각 셀 스트링마다 또는 다수 개의 셀 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉을 형성하는 것이 바람직하다.
전술한 제2 및 제3 특징의 플래시 메모리 셀 스트링은 제어 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것이 바람직하다.
본 발명의 제4 특징에 따른 플래시 메모리 소자 제조 방법은,
(a) 반도체 기판에 제1 도우핑 반도체 영역을 형성하는 단계와; (b) 상기 결과물위에 소자격리영역인 격리 절연막을 형성하는 단계와; (c) 상기 결과물 위에 제2 도우핑 반도체 영역을 형성하는 단계와; (d) 상기 결과물 위에 터널링 절연막, 전하저장노드, 블록킹 절연막을 형성하고 제어전극을 형성하는 단계와; (e) 층간 절연막인 제1 절연막을 형성하는 단계와; (f) 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계; 를 포함하며, 상기 제1 도우핑 반도체 영역과 상기 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑되어 형성된다.
본 발명의 제5 특징에 따른 플래시 메모리 소자 제조 방법은,
(a) 반도체 기판에 제1 도우핑 반도체 영역을 형성하는 단계와; (b) 상기 결과물위에 소자격리영역인 격리절연막을 형성하는 단계와; (c) 상기 결과물 위에 제2 도우핑 반도체 영역을 형성하는 단계와; (d) 상기 결과물 위에 스위칭 소자 및 MOS 소자를 형성하는 단계와; (e) 상기 결과물 위에 터널링 절연막, 전하저장노드, 블록킹 절연막을 형성하고 제어전극을 형성하여 셀 소자들을 형성하는 단계와; (f) 층간 절연막인 제1 절연막을 형성하는 단계와; (g) 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계; 를 포함하며, 상기 제1 도우핑 반도체 영역과 상기 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑되어 형성된다.
본 발명에 따른 셀 소자는, 플래시 메모리라는 특수성 하에서 기존의 MOS 트랜지스터 구조와 달리 소스/드레인과 채널이 없는 구조를 갖도록 하여, 집적도와 성능을 크게 개선하는 장점이 있다.
도 18은 본 발명에 따른 셀 소자들로 이루어지는 셀 스트링에 대한 효과를 입증하기 위하여, 셀 스트링에 대한 실험 결과 데이터를 도시한 그래프이다. 도 18의 (a)는 시뮬레이션에 적용된 셀 스트링 구조를 도시한 단면도이다. 여기서 제1 도우핑 반도체 영역(1)은 p형 반도체이고 제2 도우핑 반도체 영역(2)은 n+ 반도체이다. 영역 22는 제1 도우핑 반도체 영역에 대한 전극이고 영역 23은 제2 도우핑 반도체 영역에 대한 전극이다. 도 18의 (b)는 도 18의 (a)에 보인 3개의 셀 소자로 구성된 스트링에서 얻어진 I-V 특성을 보이고 있다. 여기서 드레인 전류는 영역 23의 제2 도우핑 반도체 영역의 전극을 통해 흐르는 전류이다. 제어전극(6)의 전압이 약 -3 V 정도에서 전하저장노드(4)에 프로그램된 음 전하의 양에 따라 전류가 크게 증가하고 있다. 전하가 저장되지 않는 경우에 비해 약 3×1013 cm-2 (=1×10-15 C)의 음전하가 저장된 경우는 전류가 1만배 이상 증가하는 것을 볼 수 있다. 이러한 전류 차이는 통상의 회로를 통해 쉽게 감지할 수 있다. 도 18을 통해, 본 발명에 따른 셀 소자의 전하저장노드(4)에 주입되는 전하의 양에 따라 흐르는 GIDL에 의한 전류는 그 크기가 달라짐을 알 수 있다. 이것을 활용하면 다중레벨(multi-level) 셀을 구현할 수 있다. 즉, 전하저장노드에 전하를 주입하는 시간을 조절하거나 또는 프로그램 또는 이레이져 전압을 조절하여 상기 다중 레벨 셀 소자를 구현할 수 있다.
이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 기존의 MOS 트랜지스터 방식의 셀 소자는 축소화에 따라 그 제작공정이 매우 어려워지고 있는데 비해, 본 발명의 셀 소자 구조는 소스/드레인과 채널이 없기 때문에 제작공정이 단순해진다.
둘째, 기존의 MOS 트랜지스터 방식에 비해, 공정이 단순하고 특성변화가 적은 구성 요소를 갖고 있기 때문에 소자의 특성 산포가 상대적으로 작다.
셋째, 특정 셀 소자를 읽는 동작에서 다른 셀에 통과(pass) 전압을 걸지 않아도 되기 때문에 read disturb 문제가 없다.
넷째, 본 발명에 따른 셀이나 셀 스트링을 어레이로 배치하는 방식은 기존의 NAND나 NOR 방식에 비해 자유도가 크며, 스위칭 소자를 포함하는 셀 스트링의 경우, 그 수를 줄일 수 있어 집적도를 더 개선할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 셀 소자를 도시한 단면도 및 등가 소자 다이어그램이다.
도 2는 본 발명의 제1 실시예에 따른 셀 소자의 동작을 설명하기 위하여 도시한 단면도 및 셀 소자가 프로그램된 상태에서 읽기 동작에 대한 전류흐름의 방향을 표시한 다이어그램이다.
도 3은 본 발명의 제2 실시예에 따른 셀 소자들을 도시한 단면도들이다.
도 4는 본 발명에 따른 셀 소자들의 제어전극(6)과 나란한 방향으로 구현되어 있는 담장형 바디(10)들에 대하여 도시한 단면도들이다.
도 5는 본 발명의 제1 실시예에 따른 셀 소자를 이용하여 구현된 셀 스트링을 도시한 단면도 및 등가회로도이다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 셀 스트링에 대한 변형 형태들을 도시한 단면도들이다.
도 8은 도 7의 (a)에서 도시된 셀 스트링이 제어 회로인 MOS 소자와 함께 집적된 상태를 도시한 단면도들이다.
도 9는 본 발명에 따른 셀 스트링을 배치하여 셀 어레이를 구현하는 배열 예들을 예시적으로 도시한 등가 회로 다이어그램들이다.
도 10은 본 발명의 제4 실시예에 따른 셀 소자 및 스위칭 소자로 이루어지는 셀 스트링을 도시한 단면도이다.
도 11 및 도 12는 본 발명의 제4 실시예에 따른 셀 스트링에 대한 변형 구조들을 도시한 단면도들이다.
도 13은 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 제어 회로인 MOS 소자와 함께 집적된 구조를 도시한 단면도이다.
도 14는 본 발명에 따른 스위칭 소자를 갖는 셀 스트링을 배열하여 어레이를 구성하는 방식들을 도시한 등가 회로 다이어그램들이다.
도 15는 도 6의 (a)에 도시된 셀 스트링을 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 16은 도 13의 (c)에 도시된 셀 스트링과 제어 회로가 함께 집적된 구조를 제조하는 공정을 순차적으로 도시한 단면도들이다.
도 17은 본 발명에 따른 셀 스트링의 제조 공정에 있어서, 상기 제1 도우핑 반도체 영역(1)의 아래에 선택적으로 매몰 절연막(9)을 형성하는 주요 공정단계를 도시한 단면도들이다.
도 18은 본 발명에 따른 셀 소자들로 이루어지는 셀 스트링에 대한 효과를 입증하기 위하여, 셀 스트링에 대한 I-V 특성곡선을 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 소자 및 스트링의 구조 및 동작, 그리고 제조공정에 대하여 구체적으로 설명한다. 첨부된 도면들에서는 설명과 이해의 편의상, 상부의 금속층은 제거하여 도시하였고, 제어전극(6)이나 MOS 소자의 게이트 전극(16)의 상부에서 절단하여 도시한다.
제1 실시예 : 플래시 메모리 셀 소자
이하 도 1 내지 도 2를 참조하여 본 발명의 제1 실시에에 따른 플래시 메모리 셀 소자의 구조 및 동작을 설명한다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자에 대한 제어전극(6)과 교차하는 방향으로의 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자는 반도체 기판위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 컨트롤 절연막(5) 및 제어 전극(6)을 구비한다. 여기서 제1 도우핑 반도체 영역(1)과 제2 도우핑 반도체 영역(2)은 서로 다른 반도체 유형의 불순물로 도핑되어야 하며, 제2 도우핑 반도체 영역의도핑 농도는 제1 도우핑 반도체 영역의 도핑 농도보다 고농도인 것이 바람직하다.
본 발명의 제1 실시예에 따른 셀 소자의 주요 특징은, 기존의 MOS 트랜지스터를 기반으로 하는 셀 소자와는 달리, 소스/드레인 및 채널이 없다는 것이다. 기존의 축소화된 MOS 트랜지스터를 기반으로 하는 셀의 제조는 점차 어려워지고 있으며, 그에 따른 셀 소자의 특성 산포가 증가하는 추세이다. 도 1의 (b) 및 (c)는 도 1의 (a)에 보인 셀 소자의 심볼을 나타낸 것으로서, (b)는 제1 도우핑 반도체 영역(1)이 p형이고 제2 도우핑 반도체 영역(2)이 n형인 경우이고, (c)는 그 반대이다.
이하, 도 2를 참조하여 제1 실시예에 따른 셀 소자의 동작을 설명한다. 도 2는 도 1의 셀 소자의 동작을 설명하기 위하여 도시한 단면도로서, 읽기 동작 동안 셀 소자에서 상기 제1 및 제2 도우핑 반도체 영역 사이에 전류가 흘러가는 원리 및 방향을 설명하고 있다. 예를 들어, 제1 도우핑 반도체 영역(1)이 p형이고 제2 도우핑 반도체 영역(2)을 n+형인 경우를 상정한다. 제어전극(6)에 음의 전압을 인가하고 상기 제2 도우핑 반도체 영역에 양의 전압을 인가하면 상기 터널링 절연막(3)과 접촉하고 있는 상기 n+ 반도체 표면에서 밴드간(band-to-band) 터널링에 의해 전자-정공 쌍(Electron-Hole Pair; EHP)이 발생한다. 발생된 전자는 양의 전압이 인가된 제2 도우핑 반도체 영역(2)으로 이동하고, 발생된 정공은 소수 캐리어로서 확산하여 제1 도우핑 반도체 영역(1)으로 이동한다. 이렇게 하여 도 2에 보인 것과 같이 전류가 흐른다. 상기 전하저장노드(4)에 양의 전하가 있거나 음의 전하가 없는 상태에서는 상기 표면 영역에서 전자-정공쌍이 매우 적어 흐르는 전류는 매우 작다. 그러나 프로그램을 통해 상기 전하저장노드에 음의 전하를 저장하면 상기 읽기 동작에서 훨씬 많은 전자-정공쌍이 발생하고 이는 지워져 있는 경우에 비해 훨씬 큰 전류이므로 쉽게 구별이 가능하다. 이러한 원리를 이용하여 메모리 셀을 구성할 수 있다.
제2 실시예 : 플래시 메모리 셀 소자
이하, 본 발명의 제2 실시예에 따른 셀 소자의 구조 및 동작을 설명한다. 본 발명의 제2 실시예에 따른 셀 소자는 제1 실시예에 설명된 셀 소자와 유사한 구조로 이루어지며, 다만 제2 도우핑 반도체 영역, 제어 전극, 터널링 절연막, 전하저장노드, 컨트롤 절연막 등의 형상이 상이하다.
도 3은 본 발명의 제2 실시예에 따른 셀 소자들의 다양한 실시 형태들을 도시한 단면도들이다. 도 3의 (a) 및 (b)를 참조하면, 본 발명의 제2 실시예에 따른 셀 소자는 제어 전극(6)의 아래에 위치한 제2 도우핑 반도체 영역(2)의 중심 영역('b')이 양 끝단('a')보다 높게 형성되는 것을 특징으로 한다. 도 3의 (a)는 제2 도우핑 반도체 영역(2)의 중심 영역으로 갈수록 높이가 높아지되 전체적으로 뾰족하게 솟아있는 형태이며, 도 3의 (b)는 제2 도우핑 반도체 영역(2)의 중심 영역으로 갈수록 높이가 높아지되 전체적으로 둥글게 솟아있는 형태이다. 하지만, 제2 도우핑 반도체 영역(2)의 표면의 형태는 도 3에 도시된 것에 한정되지 아니하며, 양 끝단('a') 보다 중심부('b')로 갈수록 높이가 증가하면 되므로, 그 외의 다양한 모양으로도 형성될 수 있을 것이다. 제2 실시예에 따른 셀 소자의 구조는 제어전극(6)의 전계를 솟아있는 영역에 집중할 수 있기 때문에 프로그램이나 이레이져 속도가 개선되거나 프로그램/이레이져 동작 전압을 낮출 수 있는 효과를 갖는다.
도 4는 본 발명에 따른 셀 소자들의 제어전극(6)과 나란한 방향으로 구현되어 있는 담장형 바디(10)들에 대하여 도시한 단면도들이다. 도 4를 참조하면, 상기 담장형 바디의 상부 표면의 구조가 다양하게 구성되어 있다. 도 4의 (a) ~ (c)는 도 4의 (d)~(f)와 전체적으로 유사하며, 다만 (d)~(f) 구조에서는 상기 담장형 바디(10)의 아래에 매몰 전연막(9)을 더 구비한다는 점에서 차이가 있다. 도 4의 (a)와 (d)는 셀 소자가 형성되는 담장형 바디(10)의 상부 표면이 평탄한 것을 보이고 있으며, 도 4의 (b), (c), (e), (f)는 담장형 바디(10)의 상부 표면이 격리 절연막(8)의 표면보다 돌출되어 있는 것을 보이고 있다. 도 4의 (a)와 (d)에 도시된 구조에 비해, 도 4의 (b), (c), (e), (f)에 도시된 구조는 제어전극(6)으로부터 전계를 상기 제2 도우핑 반도체 영역의 표면에 집중할 수 있기 때문에, 프로그램 및 이레이져 특성을 개선할 수 있다. 한편, 도 4의 (d), (e), (f)의 상기 매몰 절연막(9)은 상기 제1 도우핑 반도체 영역과 기판(7) 또는 웰(well) 사이에 존재하는 누설전류를 줄일 수 있는 특징이 있다. 이 누설전류를 줄이면 상기 읽기 동작에서 동작전류의 하한값을 낮출 수 있다.
제3 실시예 : 셀 스트링
이하, 본 발명에 따른 셀 소자를 이용하여 구현된 셀 스트링의 구조 및 동작을 설명한다.
도 5는 도 1에 도시된 본 발명의 제1 실시예에 따른 셀 소자를 이용하여 구현된 셀 스트링을 도시한 단면도 및 등가회로도이다. 도 5의 (b)는 셀 스트링에 대한 심볼로서, 심볼의 왼쪽에 보이는 다이오드의 방향은 임의로 표시한 것이며, 상기 제1 및 제2 도우핑 반도체 영역의 도우핑 유형이 바뀌면 그 방향이 바뀔 수 있다. 도 5를 참조하면, 본 발명의 제3 실시예에 따른 셀 스트링은, 반도체 기판위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어 전극(6)을 구비한 플래시 메모리 셀 소자들이 일렬로 배열되어 있다. 여기서 제1 도우핑 반도체 영역(1)은 반도체 기판(7)과 같은 반도체 유형의 불순물로 도핑되어 있으므로, 도 5에서는 반도체 기판(7)과 분리하여 별도로 표시되어 있지 않다.
상기 셀 스트링은 상기 각 셀 소자의 제어전극들(6)의 사이에 형성된 절연막(11)을 구비하여, 셀 소자들의 제어 전극들을 전기적으로 서로 분리되도록 한다.
상기 셀 스트링은 상기 각 셀 소자의 제1 도우핑 반도체 영역들(1)이 서로 연결되며, 상기 각 셀 소자의 제2 도우핑 반도체 영역들(2)도 서로 연결되며, 서로 연결된 제1 및 제2 도우핑 반도체 영역들에 대한 전기적 접촉을 위한 전극을 포함하고 있다. 상기 셀 스트링에 있어 제2 도우핑 반도체 영역의 전기적 접촉창(41)은 스트링의 오른쪽 끝 부분에서 형성되어 있다. 제1 도우핑 반도체 영역(1)의 전기적 접촉창(40)은 왼쪽 반도체 기판의 표면에서 이루어진다. 여기서 제1 도우핑 반도체 영역(1)은 반도체 기판(7)과 같은 유형의 불순물로 도우핑되어 있어, 제1 도우핑 반도체 영역의 전기적인 접촉은 기판 콘택과 공유하고 있다.
셀 스트링의 변형 형태들
이하, 도 6 및 도 7을 참조하여 본 발명에 따른 셀 스트링의 다양한 변형 형태들을 설명한다.
도 6은 도 5에 도시된 본 발명의 제3 실시예에 따른 셀 스트링을 다양하게 변형한 형태들을 도시한 단면도들이다. 도 6의 (a)에서는 도 5의 (a)와 전체적으로 유사하나, 다만 제1 도우핑 반도체 영역(1)이 반도체 기판(7)과 구분되어 있다는 점에서 차이가 있다. 이는 반도체 기판(7)에 제1 도우핑 반도체 영역과 도핑 유형이 다른 웰(well)이 형성되는 경우를 표시하기 위한 것이다. 도 6의 (b)는 제1 도우핑 반도체 영역(1)과 반도체 기판(7) 사이에 매몰 절연막(9)을 형성한 셀 스트링을 도시한 단면도이다. 이와 같이, 제1 도우핑 반도체 영역(1)과 반도체 기판(7)의 사이에 매몰 절연막(9)을 더 구비함으로써, 누설전류를 줄일 수 있게 된다. 도 6의 (c)에서는 제1 도우핑 반도체 영역(1)의 아래에 제1 도우핑 반도체 영역과는 도핑 유형이 다른 웰이 형성되어 있는 셀 스트링을 도시한 단면도이다. 이 경우, 웰의 전기적 접촉창(42)이 셀 스트링의 격리절연막(8)의 옆에 별도로 형성된다.
도 7은 도 5에 도시된 본 발명의 제3 실시예에 따른 셀 스트링에 대한 다른 변형 형태들을 도시한 단면도들이다. 도 7의 (a) 및 (b)는 도 5의 (a)에 보인 셀 스트링과 전체적으로 유사하나, 제2 도우핑 반도체 영역(2)이 격리 절연막(8)의 표면보다 돌출된다는 점이 서로 상이하다. 도 7의 (a)와 (b)의 셀 스트링은 국소적으로 in-situ 방식으로 도우핑된 에피층을 형성함으로써 제2 도우핑 반도체 영역(2)을 형성한다. 다른 실시예들에서의 제2 도우핑 반도체 영역(2)은 높은 도우핑 농도(>1018 cm-3)로 도우핑되는데, 이를 위해 이온주입 공정을 사용할 수 있다. 그러나 높은 농도의 도우즈 이온주입방식은 반도체 기판의 표면에 결함을 유발할 수 있다. 이러한 결함은 후속 열처리 공정에서 줄어들 수 있기는 하나 상기 band-to-band 터널링 현상에 영향을 줄 수 있다. 따라서, 본 실시 형태에서는 상기 에피층을 도입하는 것이다. 이온주입 공정도 후속 열처리 공정을 최적화할 수 있기 때문에 에피층 성장의 도입 여부는 공정에 따라 결정되어 진다. 도 7의 (a)의 경우 제1 도우핑 반도체 영역(1)은 셀 소자와 전기적 접촉창(43)의 사이에 격리절연막(8)이 형성되어 있다. 도 7의 (b)의 경우 제1 도우핑 반도체 영역의 전기적 접촉장(40)이 셀 소자와 연결되며, 그 사이에 격리 절연막(8)이 형성되어 있지 않다.
이하, 본 발명에 따른 셀 스트링이 제어 회로인 MOS 소자와 함께 집적된 구조를 설명한다. 도 8은 도 7의 (a)에서 보인 셀 스트링이 제어 회로인 MOS 소자와 함께 집적된 상태를 도시한 단면도들이다. 도 8의 (a)를 참조하면, 셀 스트링과 MOS 소자(60)가 함께 집적되며, 상기 MOS 소자(60)는 반도체 기판(7), 소스(13), 드레인(14), 게이트 절연막(15), 게이트 전극(16)을 구비한다. 메모리 소자 어레이인 셀 스트링은 소자들을 제어하는 주변제어회로가 필요하고, 주변 제어 회로는 MOS 트랜지스터의 구조로 제조된다. 여기서, 제어 회로인 MOS 소자(60)는 소스 및 드레인에 대한 전기적 접촉창(44,45)을 소스 및 드레인의 상부에 각각 형성한다. 도 8의 (b)는 도 8의 (a)와 유사하나 셀 스트링이 웰(12)을 도입하고 있으며, 웰(12)내에 제1 도우핑 반도체 영역(1)을 형성하는 점에서 차이가 있다. 앞서 언급한 것과 같이, 제1 도우핑 반도체 영역(1)을 반도체 기판(7)과 분리하기 위해서는 제1 도우핑 반도체 영역(1)과 다른 도우핑 유형을 갖는 웰(12)을 구현하고, 웰(12)의 전기적 접촉을 형성하기 위한 전기적 접촉창(42)을 셀 스트링의 끝단에 형성한다.
도 9는 본 발명에 따른 셀 스트링을 배치하여 셀 어레이를 구현하는 배열 예들을 예시적으로 도시한 등가 다이어그램들이다. 도 9에 도시된 다이오드의 방향은 제1 및 제2 도우핑 반도체 영역의 도우핑 유형에 따라 달라질 수 있고, 본 도면에서는 예시적으로 단일의 방향으로 도시하였다. 도 9의 (a)에서는 다수의 셀 스트링이 제1 도우핑 반도체 영역을 공통으로 사용하고 있는 경우이다. 도 9의 (b)는 (a)와 유사하나 셀 스트링의 적정 위치에 전기적인 접촉점을 구비하고 있는 점이 차이가 있다. 이는 제2 도우핑 반도체 영역(2)의 저항이 셀 스트링의 양 끝단에서 클 경우 발생될 수 있는 문제를 해결하는 것이다. 도 9의 (c)는 각 셀 스트링에 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉점이 가능하도록 구현한 경우이다. 도 9의 (d)는 전기적으로 독립된 제1 도우핑 반도체 영역에 전기적인 접촉점을 만들고 셀 스트링의 다른 끝단을 전기적으로 서로 연결한 셀 스트링에 대한 등가 다이어그램을 보이고 있다.
제4 실시예 : 셀 스트링
이하, 본 발명의 제4 실시예에 따른 셀 스트링의 구조 및 동작에 대하여 설명한다. 본 발명의 제4 실시에에 따른 셀 스트링은 일렬로 배열된 셀 소자들 및 해당 셀 스트링을 선택할 수 있도록 하는 스위칭 소자(50)를 구비하고, 상기 스위칭 소자(50)는 셀 소자들의 끝단에 더 구비하는 것을 특징으로 한다.
도 10은 본 발명의 제4 실시예에 따른 셀 소자 및 스위칭 소자로 이루어지는 셀 스트링을 도시한 단면도이다. 도 10의 (a)를 참조하면, 본 발명의 제4 실시예에 따른 셀 스트링은 일렬로 배열된 다수 개의 셀 소자들과 상기 연결된 셀 소자의 양 끝단에 연결된 하나 또는 둘 이상의 스위칭 소자(50)를 구비하며, 상기 셀 소자의 제어 전극(6)은 절연막(11)으로 서로 분리된다. 상기 셀 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(1), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(2), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어 전극(6)을 구비한다. 상기 스위칭 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(1), 게이트 절연막, 게이트 전극(16), 소스 또는 드레인(17)을 구비한다. 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인(17)에 전기적 접촉창(47)을 형성하고 접촉창(47)에 전극을 연결하고, 연결된 제1 도우핑 반도체 영역에 전기적 접촉을 위한 전극을 포함한다. 도 10에서는 상기 스위칭 소자가 셀 스트링의 한쪽 끝 부분에 형성되어 있다. 도 10의 (b)에 도시된 셀 스트링은 (a)에 도시된 셀 스트링의 구조와 유사하며, 다만 반도체 기판(7)과 제1 도우핑 반도체 영역(1)의 사이에 매몰 절연막(9)을 더 구비하고 있다는 점에서 차이가 있다. 도 10의 (c)는 도 10의 (a)와 (b)에 있는 셀 스트링 구조에 대한 등가 회로 다이어그램들이며, 여기서도 다이오드의 방향은 임의로 표시된 것이다. 도 10의 (a)에서 제1 도우핑 반도체 영역(1)은 도우핑 유형이 다른 반도체 기판(7)에 형성된 웰 내에 형성된 것을 보이고 있다.
이하, 본 발명의 제4 실시예에 따른 셀 스트링에 대한 변형 구조들을 설명한다.
도 11의 (a) 및 (b)는 도 10에 도시된 제4 실시예에 따른 셀 스트링에 대한 변형 구조들을 도시한 단면도들이다. 도 11의 (a)는 도 10의 (a)에 도시된 제4 실시예와 유사하며, 다만 제1 도우핑 반도체 영역(1)이 반도체 기판(7)과 구분되어 있지 않은 점에서 차이가 있다. 도 11의 (b)는 도 11의 (a)에 도시된 구조에 비해 제1 도우핑 반도체 영역(1)이 반대 유형의 불순물로 도우핑된 웰에 형성되어 있다는 점에서 차이가 있으며, 웰의 전기적 접촉을 위한 전기적 접촉창(48)과 셀 소자의 사이에 격리 절연막(8)이 배치된다는 점에서 차이가 있다. 또한 도 11의 (b)에 도시된 구조는 (a)에 도시된 구조에 비해 제1 도우핑 반도체 영역(1)의 전기적 접촉창(40)과 셀 소자 사이에 격리 절연막(8)이 없다는 점에 차이가 있다.
도 12의 (a) 및 (b)는 도 10에 도시된 제4 실시예에 따른 셀 스트링에 대한 다른 변형 구조들을 도시한 단면도들이다. 도 12의 (a)에 도시된 구조는 도 10의 (a)에 도시된 제4 실시예와 유사하며, 다만 스위칭 소자의 위치가 배열된 셀의 왼쪽에 존재하는 것이 차이점이다. 도 12의 (b)에 도시된 구조는 스위칭 소자가 배열된 셀 소자의 양쪽에 존재하는 것이 차이점이다.
이하, 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 제어 회로와 함께 집적되는 구조를 설명한다. 도 13은 본 발명의 제4 실시예에 따른 스위칭 소자를 갖는 셀 스트링이 제어 회로인 MOS 소자와 함께 집적된 상태를 도시한 단면도이다. 도 13의 (a)와 (b)를 참조하면, 셀 소자와 스위칭 소자를 구비하는 셀 스트링의 끝단에 제어 회로인 MOS 소자(60)가 함께 형성된다. 도 13의 (a)와 (b)가 다른 점은 제1 도우핑 반도체 영역(1)이 도우핑 유형이 다른 웰(12) 내에 형성되어 있는지의 여부이다. 도 13의 (a)는 제1 도우핑 반도체 영역(1)이 반도체 기판(7)과 공유되어 전기적 접촉을 위해 기판 접촉창을 공유할 수 있다. 도 13의 (b)에서 상기 제1 도우핑 반도체 영역(1)은 도우핑 유형이 다른 웰(12) 속에 형성되어 있고, 웰(12)의 전기적 접촉을 위해 별도의 전기적 접촉창(48)이 형성되어 있다.
도 14는 스위칭 소자를 갖는 셀 스트링을 배열하여 어레이를 구성하는 방식들을 도시한 등가 다이어그램들이다. 도 14의 (a)는 기존의 NAND 플래시 구조를 참고로 보인 것이다. 도 14의 (b) ~ (d)는 본 발명에 따른 셀 소자들로 구성된 어레이를 보인 것이다. 도 14의 (b)에서는 각 셀 스트링의 스위칭 소자의 드레인(17)을 함께 연결하고 제1 도우핑 반도체 영역을 전기적으로 독립시킨 경우를 보인다. 도 14의 (c)는 (b)와는 반대로 각 셀 스트링의 제1 도우핑 반도체 영역(1)을 서로 연결하고 스위칭 소자가 있는 부분을 전기적으로 서로 격리시킨 경우를 보인다. 도 14의 (d)는 도 14의 (c)에서와 유사하나 각 셀 스트링의 제1 도우핑 반도체 영역이 하나의 접촉창으로 공유되어 연결되는 경우를 보이고 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역은 p형 반도체나 n형 반도체가 될 수 있으며, 제2 도우핑 반도체 영역은 제1 도우핑 반도체 영역과는 반대의 유형의 불순물로 도우핑되어야 한다. 따라서, 제1 도우핑 반도체 영역이 p형으로 구현된 경우 상기 제2 도우핑 반도체 영역은 n형으로 되어야 하고, 제1 도우핑 반도체 영역이 n형으로 구현된 경우 상기 제2 도우핑 반도체 영역은 p형으로 될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서, 제어 전극의 양 끝단과 만나는 지점보다 제어 전극의 중심부와 만나는 지점을 높게 형성하여 전체적으로 뽀족하게 또는 둥글게 돌출되도록 함으로써, 쓰기/지우기 특성을 개선할 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제1 도우핑 반도체 영역 아래에 매몰 절연막을 형성하여 누설전류 효과를 줄일 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 하거나 제어전극 좌우로 확장되어 형성될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 터널링 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 상기 블록킹 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연 물질의 박막과 나노 크기의 도트가 결합된 형태로 형성될 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 전하 저장 노드가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어질 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역 사이에 GIDL(Gate Induced Drain Leakage)에 의해 흐르는 전류의 크기를 읽어서 프로그램 상태나 정도를 감지할 수 있다. 본 발명의 명세서에 있어서, 'GIDL에 의한 전류'는 제어전극과 제1 및 제2 도우핑 반도체 영역에 인가된 전압하에서 제2 도우핑 반도체 영역(2)에 생성되는 전자-정공 쌍 중 어느 하나의 캐리어가 제2 도우핑 반도체 영역(2)에 접촉되어 있는 전극으로 이동함으로써 형성되는 전류를 의미한다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 셀 소자의 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능할 수 있다.
전술한 본 발명의 제1 실시예 내지 제4 실시예에 따른 셀 소자나 셀 스트링에 있어서, 상기 제2 도우핑 반도체 영역은 in-situ 방식으로 도우핑된 반도체 에피층으로 형성하여 셀 소자의 특성 균일도를 개선할 수 있다.
전술한 본 발명의 제3 실시예에 따른 스위칭 소자를 포함하지 않는 셀 스트링에 있어서, 상기 셀 스트링의 제2 도우핑 영역에 전기적 접촉창을 형성하는 위치는 셀 스트링의 양쪽 끝 부분에 모두 형성하거나 양쪽 끝 중 하나에 선택적으로 형성하거나, 셀 소자들 사이의 임의 위치에 형성할 수 있다.
*전술한 본 발명의 제4 실시예에 따른 스위칭 소자를 포함하는 셀 스트링에 있어서, 상기 스위칭 소자의 게이트 절연막은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성될 수 있다.
전술한 본 발명의 제4 실시예에 따른 스위칭 소자를 포함하는 셀 스트링에 있어서, 상기 스위칭 소자는 하나 또는 둘 이상으로 상기 셀 스트링의 양쪽 끝 부분에 형성하거나 또는 양쪽 끝 부분 중 어느 한 쪽에 형성할 수 있다.
전술한 본 발명의 제3 실시예 내지 제4 실시예에 따른 셀 스트링에 있어서, 상기 셀 스트링들을 배열 구조로 배치하여 셀 어레이를 형성하는 경우, 각 셀 스트링 사이의 전기적인 격리를 위해 격리 절연막을 사용할 수 있다. 이와 같이, 셀 스트링이 배열 구조로 배치된 셀 어레이에 있어서, 제1 도우핑 반도체 영역 아래에 매몰 절연막을 더 구비하여, 셀 스트링의 둘레에 형성된 격리 절연막과 더불어 셀 어레이에서 셀 스트링들의 사이에 전기적 절연을 하거나 접합 누설전류를 줄일 수 있다. 전술한 셀 어레이에 있어서, 상기 제1 도우핑 반도체 영역의 전기적인 접촉창은 공통으로 형성된 반도체 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고, 각 스트링마다 또는 몇 개의 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적 접촉창을 형성할 수도 있다. 상기 셀 스트링에 있어서, 상기 셀 스트링이 제어 회로인 MOS 소자와 같은 기판에 집적할 수 있다.
이하, 전술한 구조를 갖는 본 발명에 따른 셀 소자들로 이루어지는 셀 스트링을 제조하는 방법들을 설명한다.
도 15는 도 6의 (a)에 도시된 셀 스트링을 제조하는 공정을 순차적으로 도시한 단면도들이다. 도 15를 참조하여, 도 6의 (a)에 도시된 셀 스트링의 제조 공정을 구체적으로 설명한다. 먼저, (a)에 도시된 바와 같이, 반도체 기판(7)의 표면에 제3 절연막(20)을 형성하고 제1 도우핑 반도체 영역(1)을 형성한다. 다음, (b)에 도시된 바와 같이, (a)의 결과물 위에 소자격리영역인 격리 절연막(8)을 형성한다. 다음, (c)에 도시된 바와 같이 상기 (b)의 결과물 위에 제2 도우핑 반도체 영역(2)을 형성한다. 다음, (d)에 도시된 바와 같이, 상기 결과물 위에 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(5)을 순차적으로 형성하고 그 위에 제어전극(6)을 형성한다. 다음, (e)에 도시된 바와 같이, 층간 절연막인 제1 절연막을 형성하고, 콘택이 필요한 곳에 콘택(contact)을 형성하며, 최종적으로 금속 배선을 순차적으로 형성한다.
도 16은 도 13의 (c)에 도시된 셀 스트링과 제어 회로가 함께 집적된 구조를 제조하는 공정을 순차적으로 도시한 단면도들이다. 도 16을 참조하여, 도 13의 (c)에 도시된 스위칭 소자를 갖는 셀 스트링과 제어 회로인 MOS 소자가 함께 집적된 구조의 제조 공정을 구체적으로 설명한다. 먼저, (a)에 도시된 바와 같이, 반도체 기판(7)에 제1 도우핑 반도체 영역(1)을 형성하고 상기 결과물위에 소자격리영역인 격리 절연막(8)을 형성한다. 다음, (b)에 도시된 바와 같이, 상기 결과물 위에 제2 도우핑 반도체 영역(2)을 에피층으로 형성한다. 다음, (c)에 도시된 바와 같이, 상기 결과물 위에 스위칭 소자 및 MOS 소자를 형성한다. 다음, (d)에 도시된 바와 같이, 상기 결과물 위에 셀 소자를 위한 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(5)을 순차적으로 형성하고 그 위에 제어전극(6)을 형성한다. 다음, (e)에 도시된 바와 같이, 층간 절연막인 제1 절연막(11)을 형성하고 콘택이 필요한 곳에 콘택(contact)을 형성한 후, 금속 배선을 순차적으로 형성한다.
상기 제조공정에 있어서, 상기 (a) 단계를 형성하기 전에 국소적으로 제2 도우핑 반도체 영역의 불순물과 반대 유형의 불순물로 웰(well)을 형성하고 drive-in하는 단계를 포함할 수 있다.
상기 제조공정에 있어서, 상기 제2 도우핑 반도체 영역(2)을 형성하는 단계는 불순물을 이온주입한 후 어닐링하여 형성하거나, 에피층 성장 중에 in-situ 방식으로 불순물을 도핑하여 형성할 수도 있다.
상기 제조 공정에 있어서, 상기 스위칭 소자를 형성하는 단계는 상기 (d) 단계의 셀소자를 형성하는 단계에서 수행할 수 있다. 또한, 상기 MOS 소자 및 스위칭 소자를 형성하는 단계는 상기 (d) 단계의 셀소자를 형성하는 단계와 순서를 바꾸어 제작공정을 수행할 수 있다.
도 17은 본 발명에 따른 셀 스트링의 제조 공정에 있어서, 상기 제1 도우핑 반도체 영역(1)의 아래에 선택적으로 매몰 절연막(9)을 형성하는 주요 공정단계를 도시한 단면도들이다. 도 17의 (a)에 도시된 바와 같이, 먼저 반도체 기판(7)의 표면에 희생 반도체층(21)을 형성하고, 희생 반도체층(21) 위에 제1 도우핑 반도체 영역(1)이 포함될 반도체층을 형성하고, 그 위에 제3 절연막(20)을 형성한다. 이때, 희생 반도체층(21)은 SiGe과 같이 반도체 기판에 비해 식각율이 큰 물질로 이루어진다. 다음, (b)에 도시된 바와 같이, 사진식각공정을 이용하여 패터닝한 후 상기 희생 반도체층(21)까지 식각하여 담장형 바디(10)를 형성한다. 다음, (c)에 도시된 바와 같이, 드러난 희생 반도체 층(21)을 선택적으로 식각한 뒤 제2 절연막(19)을 증착하고 평탄화를 수행한다. 이와 같은 공정은 담장형 바디(10)의 좌우에서 유효하게 수행될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 셀 소자 및 셀 스트링의 구조는 비휘발성 반도체 메모리 분야에 널리 적용될 수 있다.

Claims (29)

  1. 반도체 기판;
    특정 유형의 불순물로 도핑되며 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역과는 반대 유형의 불순물로 도핑되며, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막;
    상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    을 구비하는 플래시 메모리 셀 소자.
  2. 제1항에 있어서, 상기 제1 도우핑 반도체 영역이 p형 반도체인 경우 상기 제2 도우핑 반도체 영역은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 도우핑 반도체 영역은 p형 반도체인 것을 특징으로 하는 플래시 메모리 셀 소자.
  3. 제1항에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극의 중심 부분과 만나는 지점의 높이가 제어 전극의 양 끝부분과 만나는 지점의 높이보다 더 높은 것을 특징으로 하는 플래시 메모리 셀 소자.
  4. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 상기 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  5. 제1항에 있어서, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 형성되거나 제어전극의 좌우로 확장되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자.
  6. 제1항에 있어서, 상기 터널링 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자.
  7. 제1항에 있어서, 상기 셀 소자의 상기 블록킹 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자.
  8. 제1항에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연성 박막과 나노 크기의 도트가 결합된 형태로 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자.
  9. 제8항에 있어서, 상기 전하 저장 노드가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 둘 이상을 포함하며,
    상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 둘 이상을 포함하며,
    상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자.
  10. 제1항에 있어서, 상기 셀 소자의 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어지는 것을 특징으로 플래시 메모리 셀 소자.
  11. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역 사이에 GIDL(Gate Induced Drain Leakage)에 의해 흐르는 전류의 크기를 읽어서 프로그램 상태나 정도를 감지하는 것을 특징으로 하는 특징으로 하는 플래시 메모리 셀 소자.
  12. 제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  13. 제1항에 있어서, 상기 제2 도우핑 반도체 영역은 in-situ 방식으로 도우핑된 반도체 에피층으로 형성하는 것을 특징으로 하는 플래시 메모리 셀 소자.
  14. 일렬로 배열된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 있어서,
    상기 셀 소자는,
    반도체 기판;
    제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 반도체 유형과는 반대의 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막;
    상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고
    상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들을 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되도록 하고, 연결된 제1 및 제2 도우핑 반도체 영역들에 전기적 접촉을 위한 전극을 포함하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  15. 일렬로 배열된 다수 개의 셀 소자들 및 상기 연결된 셀 소자의 끝단에 형성되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에 있어서,
    상기 셀 소자는,
    반도체 기판;
    제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 반도체 유형과는 반대인 제2 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역;
    상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막;
    상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고
    상기 스위칭 소자는,
    반도체 기판;
    상기 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역;
    상기 제1 도우핑 반도체 영역위에 형성되는 게이트 절연막;
    상기 게이트 절연막위에 형성되는 게이트 전극;
    상기 제1 도우핑 반도체 영역에 형성되는 소스 또는 드레인;을 구비하고,
    상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 형성된 절연막을 더 구비하고, 상기 스위칭 소자는 상기 연결된 셀 소자의 한쪽 또는 양쪽 끝단에 하나 또는 두 개 이상을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  16. 제14항 내지 제15항 중 어느 한 항에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극과 만나는 중심 부분의 높이가 제어 전극과 만나는 양 끝단의 높이보다 높게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  17. 제14항 내지 제15항 중 어느 한 항에 있어서, 상기 셀 소자는 상기 셀 소자의 제1 도우핑 반도체 영역 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  18. 제14항에 있어서, 상기 셀 스트링의 제2 도우핑 반도체 영역에 대한 전기적 접촉창은 셀 스트링의 양쪽 끝 부분에 형성하거나 양쪽 끝부분 중 어느 한쪽에 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  19. 제15항에 있어서, 상기 스위칭 소자의 게이트 절연막은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  20. 제14항 및 제15항 중 어느 한 항에 있어서, 상기 셀 스트링을 배열 구조로 형성할 때, 각 셀 스트링 사이에 격리 절연막을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  21. 제14항 및 제15항 중 어느 한 항에 있어서, 상기 셀 스트링은 셀 소자들의 제1 도우핑 반도체 영역과 상기 스위칭 소자의 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  22. 제14항 및 제15항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역에 대한 전기적 접촉은 공통으로 형성된 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고 각 셀 스트링마다 또는 다수 개의 셀 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  23. 제14항 및 제15항에 있어서, 상기 셀 스트링은 제어 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  24. (a) 반도체 기판에 제1 도우핑 반도체 영역을 형성하는 단계와;
    (b) 상기 결과물위에 소자격리영역인 격리 절연막을 형성하는 단계와;
    (c) 상기 결과물 위에 제2 도우핑 반도체 영역을 형성하는 단계와;
    (d) 상기 결과물 위에 터널링 절연막, 전하저장노드, 블록킹 절연막을 형성하고 제어전극을 형성하는 단계와;
    (e) 층간 절연막인 제1 절연막을 형성하는 단계와;
    (f) 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계;
    를 포함하며, 상기 제1 도우핑 반도체 영역과 상기 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑되어 형성되는 것을 플래시 메모리 소자 제조방법.
  25. (a) 반도체 기판에 제1 도우핑 반도체 영역을 형성하는 단계와;
    (b) 상기 결과물위에 소자격리영역인 격리절연막을 형성하는 단계와;
    (c) 상기 결과물 위에 제2 도우핑 반도체 영역을 형성하는 단계와;
    (d) 상기 결과물 위에 스위칭 소자 및 MOS 소자를 형성하는 단계와;
    (e) 상기 결과물 위에 터널링 절연막, 전하저장노드, 블록킹 절연막을 형성하고 제어전극을 형성하여 셀 소자들을 형성하는 단계와;
    (f) 층간 절연막인 제1 절연막을 형성하는 단계와;
    (g) 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계;
    를 포함하며, 상기 제1 도우핑 반도체 영역과 상기 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑되어 형성되는 것을 플래시 메모리 소자 제조방법.
  26. 제24항 및 제25항 중 어느 한 항에 있어서, 상기 (a) 단계를 형성하기 전에 국소적으로 제2 도우핑 반도체 영역의 불순물과 반대 유형의 불순물로 도핑된 웰(well)을 형성하고 drive-in하는 단계를 포함하는 메모리 셀 스트링 제조방법.
  27. 제24항 및 제25항 중 어느 한 항에 있어서, 상기 (c) 제2 도우핑 반도체 영역을 형성하는 단계는 이온주입공정 및 어닐링 공정을 수행하여 불순물 도핑하거나, in-situ 방식으로 반도체 에피층 성장 중에 불순물 도핑하는 것을 특징으로 하는 메모리 셀 스트링 제조방법.
  28. 제25항에 있어서, 상기 (d) 단계의 스위칭 소자를 형성하는 단계와 상기 (e) 단계의 셀소자를 형성하는 단계는 동시에 수행하는 것을 특징으로 하는 메모리 셀 스트링 제조 방법.
  29. 제25항에 있어서, 상기 (d) 단계의 MOS 소자 및 스위칭 소자를 형성하는 단계는 상기 (e) 단계의 셀소자를 형성하는 단계와 순서를 바꾸어 제작공정을 수행하는 것을 특징으로 하는 플래시 메모리 셀 스트링 제조 방법.
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