CN103456637A - SiGe源/漏区制造方法 - Google Patents

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Abstract

本发明提供一种SiGe源/漏区制造方法，通过在刻蚀源/漏区凹槽之前对器件密集区的源/漏区进行掺杂离子注入，使得在刻蚀形成源/漏区凹槽过程中，所述器件密集区的刻蚀速率小于器件稀疏区，从而使得形成的所述器件密集区的源/漏区凹槽比器件稀疏区的浅，进而在SiGe填充源/漏区凹槽时，能够避免器件密集区的源/漏区凹槽填充SiGe出现凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致，避免出现负载效应。

Description

SiGe源/漏区制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种SiGe源/漏区制造方法。
背景技术
MOSFET（金属氧化物半导体场效应晶体管）尺寸的减小，不断地改进了集成电路的速度、性能、密度和功能单位成本。进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源/漏极的结深越来越浅，需要采用选择性外延技术（SEG）以增厚源/漏极（elevated source/drain）来作为后续硅化（silicide）反应的牺牲层（sacrificial layer），从而降低串联电阻，而对于65/45nm技术工艺，一种提升PMOS晶体管性能的方法是：刻蚀PMOS源/漏极形成源/漏区凹槽（即源/漏区Sigma shape，“Ω”形状），然后在源/漏区（S/D）凹槽内部外延SiGe层来引入对沟道的压应力（compressive stress），这种应力使得半导体晶体晶格发生畸变（拉伸或压缩），生成沟道区域内的单轴应力（uniaxial stress），进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴（hole）的迁移率（mobility），从而改善器件的性能。
通常通孔或沟槽的填充的行为会受到通孔或沟槽的深宽比(Aspect ratio)、通孔或沟槽的密度(Pattern density)、填充材料的厚度、填充材料的化性(高分子结构和分子量)的影响。如图1所示，在该方法中，在同一晶圆上器件排布密度不同，器件密集区（Dense area）和器件稀疏区（ISO area）的源/漏区凹槽密度不同，因而会造成SiGe的外延生长速率不同，使得相同深度的器件稀疏区（ISOarea）和器件密集区（Dense area）的源/漏区凹槽填充的SiGe出现高低落差，特别是器件密集区（Dense area）的源/漏区凹槽填充的SiGe出现凹陷，产生避免出现负载效应（loading effect），这种情况容易造成沟道引入的单轴应力效果会退化甚至消失。
发明内容
本发明的目的在于提供一种SiGe源/漏区制造方法，能够避免器件密集区的源/漏区凹槽填充SiGe出现凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致，避免出现负载效应。
为了解决上述问题，本发明提供一种SiGe源/漏区制造方法，包括以下步骤：
提供一衬底，所述衬底上形成有器件密集区与器件稀疏区；
在所述衬底上方形成图案化的掩膜层，所述图案化的掩膜层暴露出所述器件密集区的各个源/漏区；
以所述图案化的掩膜层为掩膜，对所述器件密集区的各个源/漏区进行掺杂离子注入；
去除所述图案化的掩膜层，并刻蚀所述器件密集区与器件稀疏区的源/漏区的衬底，形成源/漏区凹槽，且所述器件密集区的源/漏区凹槽比器件稀疏区的浅；
在所述器件密集区与器件稀疏区的源/漏区凹槽中沉积或外延生长SiGe，形成SiGe源/漏区。
进一步的，所述图案化的掩膜层包括光阻层、SiO2及SiN中的至少一种。
进一步的，所述掺杂离子包括P、B、BF2、As、Ge、Ar、C、O、N、F、Si、S及Cl中的至少一种。
进一步的，所述掺杂离子注入的能量为1KeV~5000KeV，剂量为1e10/cm2~1e22/cm2。
进一步的，所述方法包括：在所述掺杂离子注入之后，对所述衬底进行退火处理。
进一步的，对所述衬底进行退火处理的气体包括N2，Ar，He及H2中的至少一种。
进一步的，对所述衬底进行退火处理的温度为100℃~1400℃。
进一步的，采用干法刻蚀或湿法刻蚀的方法刻蚀所述器件密集区与器件稀疏区的源/漏区的衬底，形成源/漏区凹槽。
进一步的，所述源/漏区凹槽的深度为1nm~500nm。
进一步的，在源/漏区凹槽中沉积SiGe的方法为CVD、PVD、MBE或ALD。
进一步的，在源/漏区凹槽中沉积SiGe的温度为0℃~1400℃。
与现有技术相比，本发明的SiGe源/漏区制造方法，通过在刻蚀源/漏区凹槽之前对器件密集区的源/漏区进行掺杂离子注入，使得在刻蚀形成源/漏区凹槽过程中，所述器件密集区的刻蚀速率小于器件稀疏区，从而使得形成的所述器件密集区的源/漏区凹槽比器件稀疏区的浅，进而在SiGe填充源/漏区凹槽时，能够避免器件密集区的源/漏区凹槽填充SiGe出现凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致。
附图说明
图1是现有技术的一种具有器件密集区与器件稀疏区的晶圆器件剖视结构图；
图2是本发明实施例的SiGe源/漏区制造方法流程图；
图3A~3D是本发明实施例的SiGe源/漏区制造过程中的器件结构剖视图。
具体实施方式
以下结合附图和具体实施例对本发明提出的SiGe源/漏区制造方法作进一步详细说明。
如图2所示，本发明提供一种SiGe源/漏区制造方法，包括以下步骤：
S1，提供一衬底，所述衬底上形成有器件密集区与器件稀疏区；
S2，在所述衬底上方形成图案化的掩膜层，所述图案化的掩膜层暴露出所述器件密集区的各个源/漏区；
S3，以所述图案化的掩膜层为掩膜，对所述器件密集区的各个源/漏区进行掺杂离子注入；
S4，去除所述图案化的掩膜层，并刻蚀所述器件密集区与器件稀疏区的源/漏区的衬底，形成源/漏区凹槽，且所述器件密集区的源/漏区凹槽比器件稀疏区的浅；
S5，在所述器件密集区与器件稀疏区的源/漏区凹槽中沉积或外延生长SiGe，形成SiGe源/漏区。
请参考图3A，在步骤S1中，提供的衬底30的I区为器件稀疏区，II区为器件密集区，在I区形成有栅极结构321和322，在II区形成有栅极结构331和332，在I区和II区之间形成有器件隔离结构31。
请参考图3B，在步骤S2中，在衬底30上方形成图案化的掩膜层34，该图案化的掩膜层34遮挡I区的源/漏区，暴露出II区的源/漏区。图案化的掩膜层34可以是光阻层、SiO2、SiN及其任意组合。
请继续参考图3B，在步骤S3中，以图案化的掩膜层34为掩膜，对暴露出II区的源/漏区进行掺杂离子注入（如图3B箭头所示），优选的，所述掺杂离子包括P、B、BF2、As、Ge、Ar、C、O、N、F、Si、S及Cl中的至少一种，掺杂离子的注入能量为1KeV~5000KeV，剂量为1e10/cm2~1e22/cm2；在所述掺杂离子注入之后，对所述衬底30进行退火处理，使得注入的掺杂离子扩散均匀，形成掺杂离子注入区35，优选的，对所述衬底进行退火处理的气体包括N2，Ar，He及H2中的至少一种，进行退火处理的温度为100℃~1400℃。
请参考图3C，在步骤S4中，先去除图案化的掩膜层34，然后采用湿法或干法刻蚀方式去除I区与II区的源/漏区的衬底，形成源/漏区凹槽323a、333a，由于II区的源/漏区的掺杂离子的存在，使得II区的源/漏区的衬底去除速率较低，进而使得最终形成的II区源/漏区凹槽333a比I区的源/漏区凹槽323a浅。优选的，源/漏区凹槽323a、333a的深度为1nm~500nm。
请参考图3D，在步骤S5中，在源/漏区凹槽323a、333a中沉积或外延生长SiGe，形成SiGe源/漏区323、333。由于源/漏区凹槽323a、333a填充的行为会受到源/漏区凹槽323a、333a的深宽比(Aspect ratio)和器件密度(Pattern density)的影响，因此通过减小II区的深宽比来均衡II区的高器件密度（也就是源/漏区凹槽密度），使得在I区和II区的源/漏区凹槽323a、333a的SiGe填充速率相当，进而避免了I区和II区源/漏区凹槽填充的SiGe出现高低落差以及II区的源/漏区凹槽333a填充的SiGe凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致，从而避免出现负载效应（loading effect），使得沟道引入的应力效果得以保持。
优选的，在源/漏区凹槽323a、333a中沉积SiGe的方法为CVD、PVD、MBE或ALD，沉积SiGe的温度为0℃~1400℃。
综上所述，本发明的SiGe源/漏区制造方法，通过在刻蚀源/漏区凹槽之前对器件密集区的源/漏区进行掺杂离子注入，使得在刻蚀形成源/漏区凹槽过程中，所述器件密集区的刻蚀速率小于器件稀疏区，从而使得形成的所述器件密集区的源/漏区凹槽比器件稀疏区的浅，进而在SiGe填充源/漏区凹槽时，能够避免器件密集区的源/漏区凹槽填充SiGe出现凹陷，使得器件密集区与器件稀疏区的SiGe源/漏区的厚度保持一致，避免出现负载效应。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种SiGe源/漏区制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有器件密集区与器件稀疏区；
在所述衬底上方形成图案化的掩膜层，所述图案化的掩膜层暴露出所述器件密集区的各个源/漏区；
以所述图案化的掩膜层为掩膜，对所述器件密集区的各个源/漏区进行掺杂离子注入；
去除所述图案化的掩膜层，并刻蚀所述器件密集区与器件稀疏区的源/漏区的衬底，形成源/漏区凹槽；
在所述器件密集区与器件稀疏区的源/漏区凹槽中沉积或外延生长SiGe，形成SiGe源/漏区。
2.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，所述图案化的掩膜层包括光阻层、SiO2及SiN中的至少一种。
3.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，所述掺杂离子包括P、B、BF2、As、Ge、Ar、C、O、N、F、Si、  S及Cl中的至少一种。
4.如权利要求1或3所述的SiGe源/漏区制造方法，其特征在于，所述掺杂离子注入的能量为1KeV~5000KeV，剂量为1e10/cm2~1e22/cm2。
5.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，还包括：在所述掺杂离子注入之后，对所述衬底进行退火处理。
6.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，对所述衬底进行退火处理的气体包括N2，Ar，He及H2中的至少一种。
7.如权利要求5或6所述的SiGe源/漏区制造方法，其特征在于，对所述衬底进行退火处理的温度为100℃~1400℃。
8.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，采用干法刻蚀或湿法刻蚀的方法刻蚀所述器件密集区与器件稀疏区的源/漏区的衬底，形成源/漏区凹槽。
9.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，所述源/漏区凹槽的深度为1nm~500nm。
10.如权利要求1所述的SiGe源/漏区制造方法，其特征在于，在源/漏区凹槽中沉积SiGe的方法为CVD、PVD、MBE或ALD。
11.如权利要求1或10所述的SiGe源/漏区制造方法，其特征在于，在源/漏区凹槽中沉积SiGe的温度为0℃~1400℃。
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