CN104241355A - 半导体器件及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 238000000034 method Methods 0.000 title claims abstract description 58
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 143
- 238000009826 distribution Methods 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 41
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 7
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000003595 mist Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 14
- 239000011574 phosphorus Substances 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 229920000642 polymer Polymers 0.000 description 10
- 239000000376 reactant Substances 0.000 description 8
- 150000002500 ions Chemical group 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 210000002381 plasma Anatomy 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 tetramethyl aqua ammonia Chemical compound 0.000 description 1
- QEMXHQIAXOOASZ-UHFFFAOYSA-N tetramethylammonium Chemical compound C[N+](C)(C)C QEMXHQIAXOOASZ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
一种半导体器件及其形成方法，其中，半导体器件的形成方法包括：提供衬底，衬底具有第一区和第二区；形成位于第一区的多个第一栅极、位于第二区的多个第二栅极；形成位于第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离，第一凹槽的分布密度小于第二凹槽的分布密度；在第一凹槽中外延生长第一半导体材料、在第二凹槽中外延生长第二半导体材料，第一半导体材料、第二半导体材料高出衬底表面，第一凹槽底部与第二凹槽底部至衬底表面的距离差确保：高出衬底表面的第一半导体材料上表面、第二半导体材料上表面持平，保证晶体管性能稳定。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
在半导体技术领域，向晶体管的沟道区施加适当应力，可以提高沟道区中载流子的迁移率，进而提高驱动电流，以此极大地提高CMOS晶体管的性能。在现有技术中，对PMOS晶体管，采用嵌入式锗硅（Embedded SiGe）技术向沟道区中引入压应力的工艺获得业界的普遍认可。
随着半导体技术的工艺节点进一步减小，现有技术采用形成溢出源极和漏极的技术，即在源极和漏极区域形成的锗硅层具有高出衬底表面的溢出部分。一方面，该溢出部分可以方便作为晶体管与其他半导体器件的连接点。另一方面，该溢出部分可以降低晶体管的电阻。这进一步提高了晶体管的性能。
具体地，下面介绍现有技术的一种形成具有溢出源极、漏极的半导体器件的方法。
参照图1A，提供半导体衬底100，该衬底100包括第一区I和第二区II，其中，第一区I、第二区II包含一个或多个P型有源区，第一区I、第二区II中的P型有源区之间相互隔离。
结合参照图1A、图1B、图1C，图1B为对应第一区I的俯视图，图1C为对应第二区II的俯视图，在衬底100上形成位于第一区I的多个第一栅极101、位于第二区II的多个第二栅极102、位于第一栅极101和第二栅极102上的硬掩模层103，在第一栅极101和第二栅极102两侧形成侧墙104，第一栅极101的分布密度小于第二栅极102的分布密度，进而第一栅极101两侧第一源极、第一漏极形成位置的分布密度，小于第二栅极102两侧第二源极、第二漏极形成位置的分布密度。在图1A中仅显示一个第一栅极101和两个第二栅极102，与图1B、图1C不同，在此仅是起到密度差异的示例作用。
参照图2，以硬掩模层103、侧墙104为掩模，在第一栅极101两侧的衬底100中形成第一sigma形凹槽105、在第二栅极102两侧的衬底100中形成第二sigma形凹槽106，第一sigma形凹槽105、第二sigma形凹槽106的形状、尺寸基本相同。第一sigma形凹槽105的分布密度小于第二sigma形凹槽106的分布密度。
参照图3，以硬掩模103、侧墙104为阻挡层，在多个第一sigma形凹槽105中外延生长第一锗硅层107、在第二sigma形凹槽106中外延生长第二锗硅层108。其中，第一锗硅层107、第二锗硅层108高于衬底100表面。
参照图4，在第一锗硅层107中进行N型离子重掺杂形成第一源极109、第一漏极110，在第二锗硅层108中进行N型离子重掺杂形成第二源极111、第二漏极112。这样，形成位于第一区I的多个晶体管、位于第二区II的多个晶体管。第一源极109、第一漏极110的分布密度小于第二源极111、第二漏极112的分布密度。
但是，使用上述现有技术形成的包括密集分布晶体管、稀疏分布晶体管的半导体器件的性能不佳。
发明内容
本发明解决的问题是使用现有技术形成的包括位于第一区的第一源极、第一漏极分布密度较小的多个晶体管和位于第二区的第二源极、第二漏极分布密度较大的多个晶体管的半导体器件的性能不佳。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供衬底，所述衬底具有第一区和第二区；
形成位于第一区的多个第一栅极、位于第二区的多个第二栅极；
形成位于所述第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离，第一凹槽的分布密度小于第二凹槽的凹槽分布密度；
在所述第一凹槽中外延生长第一半导体材料、在所述第二凹槽中外延生长第二半导体材料，所述第一半导体材料、第二半导体材料高出衬底表面，第一凹槽底部与第二凹槽底部至衬底表面的距离差确保：高出衬底表面的第一半导体材料上表面、第二半导体材料上表面持平。
可选地，所述第一凹槽、第二凹槽为碗状凹槽或sigma形凹槽。
可选地，所述第一凹槽、第二凹槽为sigma形凹槽，形成所述sigma形凹槽的方法包括：
使用干法刻蚀工艺，刻蚀所述第一栅极两侧衬底形成第一碗状凹槽、刻蚀第二栅极两侧衬底形成第二碗状凹槽，第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽底部至衬底表面的距离；
使用湿法刻蚀法刻蚀所述第一碗状凹槽、第二碗状凹槽，形成sigma形凹槽。
可选地，所述第一凹槽、第二凹槽为碗状凹槽，形成碗状凹槽的方法包括：
使用干法刻蚀工艺，在所述第一栅极两侧衬底中形成第一碗状凹槽、在第二栅极两侧衬底中形成第二碗状凹槽，第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽至衬底表面的距离。
可选地，在所述干法刻蚀工艺中，使用的刻蚀气体包括CH2F2、CH3F、CF4、CHF3、NF3、O2、Cl2、HCl和HBr的混合气体，其中，CH2F2、CH3F的流量大于CF4、CHF3、NF3、O2、Cl2、HCl和HBr的流量，确保第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽底部至衬底表面的距离。
可选地，CH2H2、CH3F的流量范围为大于等于20sccm小于等于2000sccm，CF4、CHF3、NF3、O2、Cl2、HCl和HBr的流量的范围为小于等于500sccm，所述干法刻蚀的时间范围为于等于5s小于等于200s。
可选地，所述第一凹槽底部至衬底表面的距离，与第二凹槽底部至衬底表面的距离之间的差值范围为大于等于3nm小于等于30nm。
可选地，形成所述第一凹槽、第二凹槽的方法包括：
进行第一刻蚀，刻蚀第一栅极两侧的衬底形成第一凹槽，之后，进行第二刻蚀，刻蚀第二栅极两侧的衬底形成第二凹槽；或者，
进行第一刻蚀，刻蚀第二栅极两侧的衬底形成第二凹槽，之后，进行第二刻蚀，刻蚀第一栅极两侧的衬底形成第一凹槽。
可选地，所述第一半导体材料、第二半导体材料为锗硅；或者，所述第一半导体材料、第二半导体材料为碳硅。
可选地，所述第一栅极、第二栅极为前栅工艺中的栅极。
可选地，所述第一栅极、第二栅极为后栅工艺中的伪栅极，在形成第一半导体材料、第二半导体材料后，还包括：
对所述第一半导体材料、第二半导体材料进行离子注入，形成源极和漏极；
形成层间介质层，所述层间介质层覆盖所述伪栅极周围的衬底；
去除所述伪栅极，形成伪栅沟槽；
在所述伪栅沟槽中形成栅极。
本发明还提供一种半导体器件，包括：
衬底，所述衬底具有第一区和第二区；
位于所述第一区的多个第一栅极，位于第二区的多个第二栅极；
位于所述第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离,第一凹槽的分布密度小于第二凹槽的分布密度；
位于第一凹槽中的第一半导体材料、位于第二凹槽中的第二半导体材料，第一半导体材料、第二半导体材料高于衬底表面，第一半导体材料上表面与第二半导体材料的上表面持平。
可选地，所述第一凹槽、第二凹槽为碗状凹槽或sigma形凹槽。
可选地，所述第一凹槽底部至衬底表面的距离，与第二凹槽底部至衬底表面的距离之间的差值范围为大于等于3nm小于等于30nm。
可选地，所述第一半导体材料、第二半导体材料为锗硅；或者，所述第一半导体材料、第二半导体材料为碳硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一区形成多个第一栅极，在第二区形成多个第二栅极。接着，形成位于第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽的分布密度小于第二凹槽的分布密度,并保证第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离；紧接着，在第一凹槽中外延生长第一半导体材料、在第二凹槽中外延生长第二半导体材料，第一半导体材料、第二半导体材料高出衬底表面。虽然第一凹槽的分布密度小于第二凹槽的分布密度，造成第二半导体材料的生长速率小于第一半导体材料的生长速率，但是，由于第一凹槽、第二凹槽至衬底表面的距离差可以弥补第一半导体材料与第二半导体材料之间的外延生长速率差，使得最终位于衬底上的第二半导体材料上表面与第一半导体材料上表面基本持平。与现有技术相比，本发明形成的位于衬底上的第二半导体材料上表面至衬底表面的距离增大，进而减小位于第二区的晶体管电阻、减小漏电流或避免栅极击穿，保证晶体管性能稳定、可靠。
附图说明
图1A是现有技术的形成具有溢出源极、漏极的半导体器件的方法的剖面结构示意图；
图1B是对应图1A的第一区I的俯视图；
图1C是对应图1A的第二区II的俯视图；
图2～图4是现有技术的形成具有溢出源极、漏极的半导体器件的方法的剖面结构示意图；
图5～图11是本发明第一实施例的形成半导体器件的方法的剖面结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了分析，发现：参照图3，第一锗硅层107高于第二锗硅层108。
发明人对此进行了进一步分析，找到造成该现象的原因。参照图3，在第一锗硅层107、第二锗硅层108的外延生长过程中，第一sigma形凹槽、第二sigma形凹槽中同时输入等离子体化的反应物，并通过控制等离子体反应物的流量来实现第一锗硅层107、第二锗硅层108的选择性生长。因此第一锗硅层107、第二锗硅层108的生长速率主要受到等离子体化的反应物的流量影响。在一般情况下，外延生长反应腔内通入的等离子体化的反应物的流量是均匀分布的，但是，由于第一区I的第一sigma形凹槽的分布密度小于位于第二区II的第二sigma形凹槽的分布密度，一方面第二区II的多个第二sigma形凹槽对等离子体化的反应物消耗速率较快，另一方面多个第二sigma形凹槽彼此密集分布，造成每一个第二sigma形凹槽的等离子体化的反应物的流量低于每个第一sigma形凹槽的等离子体化的反应物的流量，而使得多个第二sigma形凹槽消耗的等离子体化的反应物不能及时得到补充，进而造成第二锗硅层的生长速率低于第一锗硅层的生长速率。最终，第一锗硅层107高于第二锗硅层108。这样，结合参照图4，后续在第一源极109、第一漏极110、第二源极111、第二漏极112上形成导电插塞时，相比于第一源极109、第一漏极110上的导电插塞底部到沟道区的距离，位于第二源极111、第二漏极112上的导电插塞底部更接近于沟道区、沟道区与第二栅极的连接处。这可能会引起位于第二区II的晶体管较高电阻、位于第二区II的晶体管较高的漏电流或栅极击穿（puncture）等问题，进而影响到整个半导体器件的性能。
发明人经过一系列创造性劳动，得到一种新的半导体器件的形成方法。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
参照图5，提供衬底300，衬底300包括第一区I和第二区II，第一区I和第二区II中的有源区类型相同，在本实施例中均为PMOS有源区。在本实施例中，形成位于第一区I和第二区II的多个PMOS晶体管，其中，位于第一区I的多个PMOS晶体管的源极、漏极分布密度小于第二区II的多个PMOS晶体管的源极、漏极分布密度。
在具体实施例中，所述衬底300为硅衬底、锗衬底、氮化硅衬底或者绝缘体上硅衬底等；或者还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本领域的技术人员可以根据衬底300上形成的半导体器件选择所述衬底300的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
继续参照图5，形成位于第一区I的多个第一栅极301、位于第二区II的多个第二栅极302，第一栅极301的源极、漏极形成位置的分布密度小于第二栅极的源极、漏极形成位置的分布密度。需要说明的是，在图5中，仅显示一个第一栅极301、两个第二栅极302，只是起到表示不同分布密度的作用，并不限制本发明的范围。
在形成第一栅极301和第二栅极302时，还形成位于第一栅极301和第二栅极302上表面的硬掩模层303。具体地，首先在衬底上沉积多晶硅层，在多晶硅层上形成硬掩模材料；接着图形化多晶硅层和硬掩模材料，形成多个第一栅极301、第二栅极302和硬掩模层303。在形成第一栅极301、第二栅极302和硬掩模层303后，还包括在第一栅极301和第二栅极302侧壁形成偏移侧墙304。硬掩模层303、偏移侧墙304在后续工艺用于保护第一栅极301和第二栅极302。
本实施例的偏移侧墙304为氧化硅层，在形成偏移侧墙304之后，以硬掩模层303和偏移侧墙304为掩模，在第一栅极301、第二栅极302两侧衬底300中进行LDD注入，形成轻掺杂源注入区和轻掺杂漏注入区（未示出）。
在形成第一栅极301、第二栅极302后，参照图6，形成位于第一栅极301两侧衬底300中的第一碗状凹槽311、位于第二栅极302两侧衬底300中的第二碗状凹槽312，第一碗状凹槽311的底部至衬底300表面的距离D3大于第二碗状凹槽312底部至衬底300表面的距离D4。本发明的主要目的是通过D3与D4之间的差值来弥补后续位于第一栅极两侧的第一半导体材料和位于第二栅极两侧的第二半导体材料之间的高度差，确保第一半导体材料上表面与第二半导体材料上表面基本持平。此时第二碗状凹槽312与第一碗状凹槽311之间的深度差范围为大于等于3nm小于等于30nm。
在本实施例中，形成碗状凹槽的方法是：以硬掩模层303和偏移侧墙304为掩模，使用干法刻蚀工艺，刻蚀第一栅极301两侧衬底300形成第一碗状凹槽311、刻蚀第二栅极302两侧衬底300形成第二碗状凹槽312，并确保第一碗状凹槽311底部至衬底300表面的距离D3大于第二碗状凹槽312底部至衬底300表面的距离D4。具体地，先使用各向异性干法刻蚀法，在第一栅极301两侧、第二栅极302两侧衬底300中形成矩形凹槽（未示出）；接着，使用各向异性干法刻蚀法刻蚀该矩形凹槽，形成碗状凹槽。
在干法刻蚀过程中，向刻蚀反应腔内通入刻蚀气体，刻蚀气体为CF4、CHF3、CH2F2、CH3F、NF3、O2、Cl2、HCl和HBr的混合气体。其中，CH2F2、CH3F气体为含碳量较高气体，在刻蚀过程中，该含碳量较高气体会积极地与衬底材料进行反应而生成聚合物。CF4、CHF3气体为含碳量较低气体，NF3、O2、Cl2、HCl和HBr为不含碳气体，含碳量较低气体和不含碳气体会积极地与聚合物反应生成挥发性生成物，该挥发性生成物被排出刻蚀反应腔，聚合物被去除后在之前聚合物的位置形成凹槽。通过不断地生成聚合物、去除聚合物过程，最终在衬底300中形成碗状凹槽。在本实施例中，通过调节含碳量较高气体的流量、含碳量较低气体或不含碳气体的流量，来调整第一碗状凹槽311与第二碗状凹槽312之间的深度差。
具体地，增加含碳量较高气体的流量，或者减少含碳量较低气体和不含碳气体的流量，增大了刻蚀气体中碳量较高气体的流量与含碳量较低气体和不含碳气体的流量的比例。与第一区I相比，第二区II的第二碗状凹槽312的分布密度大，每个第二碗状凹槽312“分配”到的刻蚀气体量少，其刻蚀速率较慢；当增大含碳量较高气体的流量与含碳量较低气体和不含碳气体的流量的比例，在刻蚀过程中，含碳量较高气体量会生成较多的聚合物沉积，但却没有足够的含碳量较低气体和不含碳气体来消耗这些聚合物，也就是聚合物生成速率大于聚合物减少速率，造成凹槽中过多的聚合物沉积，使得形成的第二碗状凹槽的深度降低。最终，造成第一碗状凹槽311与第二碗状凹槽312之间的深度差。
在本实施例中，CH2H2、CH3F等含碳量高的气体的流量范围为20～2000sccm，CF4、CHF3、NF3、O2、Cl2、HCl和HBr的流量范围为小于等于500sccm，干法刻蚀的时间范围为大于等于5s小于等于200s。最终，形成的第一碗状凹槽311底部至衬底表面的距离，与第二碗状凹槽312底部至衬底表面的距离之间的差值范围为大于等于3nm小于等于30nm。
在形成第一碗状凹槽311和第二碗状凹槽312后，结合参照图6和图7，以硬掩模层303和偏移侧墙304为掩模，湿法刻蚀第一碗状凹槽311和第二碗状凹槽312，形成sigma形凹槽，对应第一碗状凹槽311的sigma形凹槽为第一凹槽321，对应第二碗状凹槽312的sigma形凹槽为第二凹槽322。具体为：将第一碗状凹槽311和第二碗状凹槽312暴露在TMAH（TetramethylAmmonium Hydroxied，四甲基氢氧化氨）水溶液中，TMAH水溶液腐蚀碗状凹槽的底部和侧壁，其中TMAH水溶液的体积百分比浓度范围大约为2%～20%。又由于第一碗状凹槽311和第二碗状凹槽312具有深度差ΔD=D3-D4，最终形成的第一凹槽321的深度D1与第二凹槽322的深度D2之间的差大致等于ΔD，其深度差范围为大于等于3nm小于等于30nm。
需要说明的是，第一凹槽321、第二凹槽322可以为图6所示的碗状凹槽，也可以为图7所示的sigma形凹槽。
在形成第一凹槽321、第二凹槽322后，参照图7、图8，以硬掩模层303、偏移侧墙304为阻挡层，外延生长形成位于第一凹槽321中的第一半导体材料331、位于第二凹槽322中的第二半导体材料332，第一半导体材料331、第二半导体材料332均高出衬底300表面，位于衬底300上的第一半导体材料331的上表面与第二半导体材料的上表面基本持平。
在本实施例中，第一凹槽321的分布密度小于第二凹槽322的分布密度，虽然第二半导体材料332的生长速率小于第一半导体材料331的生长速率，但是由于第一凹槽321至衬底300表面的距离大于第二凹槽322至衬底300表面的距离，第一凹槽321与第二凹槽322之间的深度差弥补了第二半导体材料与第一半导体材料之间的生长速率的差异，使得最终位于衬底上的第二半导体材料上表面与第一半导体材料上表面基本持平。位于衬底上的第二半导体材料上表面与第一半导体材料上表面之间的高度差大约为-2nm～4nm。
在本实施例中，第一区I和第二区II包含的有源区均为P型有源区，第一半导体材料331和第二半导体材料332为锗硅。形成锗硅的方法选择外延生长工艺，锗硅只在第一凹槽321和第二凹槽322中沿特定晶向方向生长。在外延生长过程中，硬掩模层303和偏移侧墙304起到阻挡作用，确保锗硅不会在硬掩模层303和偏移侧墙304表面生长。
在形成第一半导体材料331、第二半导体材料332后，参照图8、图9，使用湿法刻蚀去除偏移侧墙304，此为本领域技术人员所熟知的技术，不再赘述；参照图9、图10，在第一栅极301、第二栅极302侧壁形成主侧墙305，主侧墙305位于第一栅极301与第一半导体材料331之间的衬底上、位于第二栅极302与第二半导体材料332之间的衬底上，还覆盖临近第一栅极301的第一半导体材料331部分、临近第二栅极302的第二半导体材料332部分；参照图10和图11，以硬掩模层303、主侧墙305为掩模，对第一半导体材料331进行N型离子重掺杂形成第一源极341、第一漏极342，对第二半导体材料332进行N型离子重掺杂形成第二源极351、第二漏极352。
在本实施例中，第一区I、第二区II包含的有源区均为P型有源区。在其他实施例中，第一区I、第二区II包含的有源区也可均为N型有源区，这时第一半导体材料和第二半导体材料为碳硅。在第一区I、第二区II中形成分布密度不同的多个NMOS晶体管的工艺，可参见前文PMOS晶体管形成工艺的介绍，在此再详述。
在本实施例中，第一栅极和第二栅极均为前栅工艺的栅极。但不限于此，在其他实施例中，第一栅极和第二栅极也可为后栅工艺的伪栅极。在形成第一源极、第一漏极、第二源极和第二漏极后，形成层间介质层（未示出），层间介质层位于伪栅极周围的衬底上；接着，去除该伪栅极形成伪栅沟槽；紧接着，在伪栅沟槽中填充导电物质，形成栅极。该导电物质可以为本领域技术人员熟知的金属材料，对应形成的栅极为金属栅极。
第二实施例
第二实施例与第一实施例的不同之处在于：本实施例通过两次刻蚀实现第一凹槽和第二凹槽的深度差。具体地，首先进行第一刻蚀，刻蚀位于第一区I的第一栅极两侧衬底形成第一凹槽，之后，进行第二刻蚀，刻蚀位于第二区II的第二栅极两侧衬底形成第二凹槽；或者，进行第一刻蚀，刻蚀位于第二区II的第二栅极两侧衬底形成第二凹槽，之后，进行第二刻蚀，刻蚀位于第一区I的第一栅极两侧衬底形成第一凹槽。其他工艺步骤与第一实施例相同，可作相应参考。
参照图10，本发明还提供一种半导体器件，该半导体器件包括：
半导体衬底300，该衬底300具有第一区I和第二区II，第一区I、第二区II包含的有源区均为P型有源区；
位于所述第一区I的多个第一栅极301，位于第二区II的多个第二栅极302；
位于第一栅极301、第二栅极302上的硬掩模层303；
位于所述第一栅极301两侧衬底300中的第一凹槽、位于第二栅极302两侧衬底300中的第二凹槽，第一凹槽的分布密度小于第二凹槽的分布密度，第一凹槽底部至衬底300表面的距离大于第二凹槽底部至衬底300表面的距离，其距离差值范围大致为3～30nm，第一凹槽、第二凹槽均为sigma形凹槽，在其他实施例中也可均为碗状凹槽；
位于第一凹槽中的第一半导体材料331、位于第二凹槽中的第二半导体材料332，第一半导体材料331、第二半导体材料332高于衬底300表面，第一半导体材料331上表面与第二半导体材料332的上表面持平；
位于第一栅极301侧壁、第二栅极302侧壁的主侧墙305，主侧墙305位于第一栅极301与第一半导体材料331之间的衬底上、位于第二栅极302与第二半导体材料332之间的衬底上，还覆盖临近第一栅极301的第一半导体材料331部分和临近第二栅极302的第二半导体材料332部分。
在本实施例中，第一区I、第二区II包含的有源区均为P型有源区，第一半导体材料、第二半导体材料为锗硅。在其他实施例中，若第一区I、第二区II包含的有源区均为N型有源区，第一半导体材料、第二半导体材料为碳硅
在具体实施例中，结合参照图11，在第一半导体材料331中掺杂有N型离子，形成第一源极341、第一漏极342；在第二半导体材料332中掺杂有N型离子，形成第二源极351、第二漏极352。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底具有第一区和第二区；
形成位于第一区的多个第一栅极、位于第二区的多个第二栅极；
形成位于所述第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽的分布密度小于第二凹槽的分布密度，第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离；
在所述第一凹槽中外延生长第一半导体材料、在所述第二凹槽中外延生长第二半导体材料，所述第一半导体材料、第二半导体材料高出衬底表面，第一凹槽底部与第二凹槽底部至衬底表面的距离差确保：高出衬底表面的第一半导体材料上表面、第二半导体材料上表面持平。
2.如权利要求1所述的形成方法，其特征在于，所述第一凹槽、第二凹槽为碗状凹槽或sigma形凹槽。
3.如权利要求2所述的形成方法，其特征在于，所述第一凹槽、第二凹槽为sigma形凹槽，形成所述sigma形凹槽的方法包括：
使用干法刻蚀工艺，刻蚀所述第一栅极两侧衬底形成第一碗状凹槽、刻蚀第二栅极两侧衬底形成第二碗状凹槽，第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽底部至衬底表面的距离；
使用湿法刻蚀法刻蚀所述第一碗状凹槽、第二碗状凹槽，形成sigma形凹槽。
4.如权利要求2所述的形成方法，其特征在于，所述第一凹槽、第二凹槽为碗状凹槽，形成碗状凹槽的方法包括：
使用干法刻蚀工艺，在所述第一栅极两侧衬底中形成第一碗状凹槽、在第二栅极两侧衬底中形成第二碗状凹槽，第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽至衬底表面的距离。
5.如权利要求3或4所述的形成方法，其特征在于，在所述干法刻蚀工艺中，使用的刻蚀气体包括CH2F2、CH3F、CF4、CHF3、NF3、O2、Cl2、HCl和HBr的混合气体，其中，CH2F2、CH3F的流量大于CF4、CHF3、NF3、O2、Cl2、HCl和HBr的流量，确保第一碗状凹槽底部至衬底表面的距离大于第二碗状凹槽底部至衬底表面的距离。
6.如权利要求5所述的形成方法，其特征在于，CH2H2、CH3F的流量范围为大于等于20sccm小于等于2000sccm，CF4、CHF3、NF3、O2、Cl2、HCl和HBr的流量的范围为小于等于500sccm，所述干法刻蚀的时间范围为大于等于5s小于等于200s。
7.如权利要求1所述的形成方法，其特征在于，所述第一凹槽底部至衬底表面的距离，与第二凹槽底部至衬底表面的距离之间的差值范围为大于等于3nm小于等于30nm。
8.如权利要求1所述的形成方法，其特征在于，形成所述第一凹槽、第二凹槽的方法包括：
进行第一刻蚀，刻蚀第一栅极两侧的衬底形成第一凹槽，之后，进行第二刻蚀，刻蚀第二栅极两侧的衬底形成第二凹槽；或者，
进行第一刻蚀，刻蚀第二栅极两侧的衬底形成第二凹槽，之后，进行第二刻蚀，刻蚀第一栅极两侧的衬底形成第一凹槽。
9.如权利要求1所述的形成方法，其特征在于，所述第一半导体材料、第二半导体材料为锗硅；或者，所述第一半导体材料、第二半导体材料为碳硅。
10.如权利要求1所述的形成方法，其特征在于，所述第一栅极、第二栅极为前栅工艺中的栅极。
11.如权利要求1所述的形成方法，其特征在于，所述第一栅极、第二栅极为后栅工艺中的伪栅极，在形成第一半导体材料、第二半导体材料后，还包括：
对所述第一半导体材料、第二半导体材料进行离子注入，形成源极和漏极；
形成源极、漏极后，形成层间介质层，所述层间介质层覆盖所述伪栅极周围的衬底；
去除所述伪栅极，在山市层间介质层中形成伪栅沟槽；
在所述伪栅沟槽中形成栅极。
12.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有第一区和第二区；
位于所述第一区的多个第一栅极，位于第二区的多个第二栅极；
位于所述第一栅极两侧衬底中的第一凹槽、位于第二栅极两侧衬底中的第二凹槽，第一凹槽底部至衬底表面的距离大于第二凹槽底部至衬底表面的距离,第一凹槽的分布密度小于第二凹槽的分布密度；
位于第一凹槽中的第一半导体材料、位于第二凹槽中的第二半导体材料，第一半导体材料、第二半导体材料高于衬底表面，第一半导体材料上表面与第二半导体材料的上表面持平。
13.如权利要求12所述的半导体器件，其特征在于，所述第一凹槽、第二凹槽为碗状凹槽或sigma形凹槽。
14.如权利要求12所述的半导体器件，其特征在于，所述第一凹槽底部至衬底表面的距离，与第二凹槽底部至衬底表面的距离之间的差值范围为大于等于3nm小于等于30nm。
15.如权利要求12所述的半导体器件，其特征在于，所述第一半导体材料、第二半导体材料为锗硅；或者，所述第一半导体材料、第二半导体材料为碳硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN201310232121.4A CN104241355B (zh) | 2013-06-09 | 2013-06-09 | 半导体器件及其形成方法 |
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| CN104241355A true CN104241355A (zh) | 2014-12-24 |
| CN104241355B CN104241355B (zh) | 2017-06-13 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN201310232121.4A Active CN104241355B (zh) | 2013-06-09 | 2013-06-09 | 半导体器件及其形成方法 |
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| Country | Link |
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| CN (1) | CN104241355B (zh) |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |