CN107634092A - 一种锗硅源漏极及其制备方法 - Google Patents
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Abstract
本发明公开一种锗硅源漏极及其制备方法。锗硅源漏极包括：硅基衬底，硅基衬底内形成第一器件区域和第二器件区域；栅极，设置在硅基衬底上；位于第一器件区域内的第一嵌入式结构及位于第二器件区域内的第二嵌入式结构，均嵌入锗硅材料。其中，第一嵌入式结构之深度小于第二嵌入式结构之深度，且第一嵌入式结构及第二嵌入式结构内的锗硅材料之外延生长的高度一致。通过本发明所获得的锗硅源漏极之第一器件区域和第二器件区域之锗硅材料外延生长的高度一致，不仅可以避免第一器件区域因生长不足造成的凹陷问题，及第一器件区域与第二器件区域之嵌入式锗硅高度差过大等缺陷，而且能够有效改善器件性能，同时避免出现负载效应等问题。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种锗硅源漏极及其制备方法。
背景技术
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，以提高沟道中的载流子迁移率。目前研究显示，在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。
嵌入式GeSi技术被广泛应用，以提高PMOS的性能。嵌入式GeSi技术系通过在PMOS之源极区和漏极区嵌入GeSi材料，进而能够向沟道区施加压应力，使得PMOS的性能得到显著提升。
但是，在现有嵌入式GeSi技术之工艺中，由于GeSi在器件密集区域和器件稀疏区域的外延生长速率存在差异，势必导致器件密集区域因生长不足造成凹陷，以及引起器件密集区域与器件稀疏区域之生长高度差过大等缺陷。
故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种锗硅源漏极及其制备方法。
发明内容
本发明是针对现有技术中，传统的嵌入式GeSi技术之工艺中，由于GeSi在器件密集区域和器件稀疏区域的外延生长速率存在差异，势必导致器件密集区域因生长不足造成凹陷，以及引起器件密集区域与器件稀疏区域之生长高度差过大等缺陷提供一种锗硅源漏极。
本发明之又一目的是针对现有技术中，传统的嵌入式GeSi技术之工艺中，由于GeSi在器件密集区域和器件稀疏区域的外延生长速率存在差异，势必导致器件密集区域因生长不足造成凹陷，以及引起器件密集区域与器件稀疏区域之生长高度差过大等缺陷提供一种锗硅源漏极的制备方法。
为实现本发明之目的，本发明提供一种锗硅源漏极，所述锗硅源漏极，包括：硅基衬底，所述硅基衬底内形成第一器件区域和第二器件区域；栅极，间隔设置在所述硅基衬底上；位于第一器件区域内的第一嵌入式结构及位于第二器件区域内的第二嵌入式结构，所述第一嵌入式结构及所述第二嵌入式结构内均嵌入锗硅材料。其中，位于所述第一器件区域内的第一嵌入式结构之深度小于位于所述第二器件区域的第二嵌入式结构之深度，且所述第一嵌入式结构及所述第二嵌入式结构内的锗硅材料之外延生长的高度一致。
可选地，所述硅基衬底内形成的所述第一器件区域为器件密集区，所述硅基衬底内形成的所述第二器件区域为器件稀疏区。
可选地，所述第一器件区域内的第一嵌入式结构及所述第二器件区域内的第二嵌入式结构均为Σ结构。
为实现本发明之又一目的，本发明提供一种锗硅源漏极之制备方法，所述锗硅源漏极之制备方法，包括：
执行步骤S1：提供硅基衬底，所述硅基衬底内形成第一器件区域和第二器件区域，并在所述硅基衬底上形成栅极，且所述栅极之异于所述硅基衬底的一侧覆盖第一掩膜层；
执行步骤S2：在所述第一掩膜层之异于所述硅基衬底的一侧覆盖光刻阻挡层；
执行步骤S3：图案化蚀刻所述第二器件区域之硅基衬底上的第一掩膜层；
执行步骤S4：去除锗硅源漏极之外层的光刻阻挡层；
执行步骤S5：在所述锗硅源漏极之外层覆盖第二掩膜层；
执行步骤S6：图案化刻蚀所述硅基衬底内第一器件区域处之栅极间的第二掩膜层，并蚀刻开硅基衬底内第二器件区域处之栅极间的第二掩膜层；
执行步骤S7：图案化刻蚀所述硅基衬底内第一器件区域处之栅极间的第一掩膜层和所述硅基衬底内之第二器件区域的基体，并进一步蚀刻开所述第一器件区域处的第一掩膜层，且在所述硅基衬底内之第二器件区域的基体处形成凹陷；
执行步骤S8：图案化刻蚀硅基衬底内第一器件区域处之栅极间的基体和所述硅基衬底内之第二器件区域的基体，并分别在所述第一器件区域和所述第二器件区域内形成基体深度不同的第一凹陷结构和第二凹陷结构；
执行步骤S9：对所述第一器件区域和所述第二器件区域内形成的深度不同之第一凹陷结构和第二凹陷结构进行四甲基氢氧化铵刻蚀，以分别形成第一嵌入式结构和第二嵌入式结构；
执行步骤S10：在所述第一嵌入式结构和所述第二嵌入式结构内嵌入锗硅材料，并进行外延生长，使得所述第一器件区域和所述第二器件区域之锗硅材料外延生长的高度一致。
可选地，所述步骤S5中，硅基衬底之第一器件区域处呈纵向层叠依次设置第二掩膜层和第一掩膜层，所述硅基衬底之第二器件区域处仅设置第二掩膜层。
可选地，所述步骤S8中，所述第一凹陷结构和所述第二凹陷结构均呈U型。
可选地，所述步骤S8中，第一凹陷结构的基体深度小于第二凹陷结构的基体深度。
可选地，所述步骤S9中，所述第一嵌入式结构和所述第二嵌入式结构均为Σ结构。
综上所述，本发明锗硅源漏极的制备方法所获得的锗硅源漏极之第一器件区域和所述第二器件区域之锗硅材料外延生长的高度一致，不仅可以避免第一器件区域因生长不足造成的凹陷问题，及第一器件区域与第二器件区域之嵌入式锗硅高度差过大等缺陷，而且能够有效改善器件性能，同时避免出现负载效应等问题。
附图说明
图1所示为本发明锗硅源漏极之结构示意图；
图2～图11所示为锗硅源漏极之制备方法的阶段性结构示意图。
具体实施方式
为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，以提高沟道中的载流子迁移率。目前研究显示，在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。
作为本领域技术人员，容易知晓地，嵌入式GeSi技术已被广泛应用，以提高PMOS的性能。嵌入式GeSi技术系通过在PMOS之源极区和漏极区嵌入GeSi材料，进而能够向沟道区施加压应力，使得PMOS的性能得到显著提升。
但是，在现有嵌入式GeSi技术之工艺中，由于GeSi在器件密集区域和器件稀疏区域的外延生长速率存在差异，势必导致器件密集区域因生长不足造成凹陷，以及引起器件密集区域与器件稀疏区域之生长高度差过大等缺陷。
请参阅图1，图1所示为本发明锗硅源漏极之结构示意图。所述锗硅源漏极1，包括：硅基衬底11，所述硅基衬底11内形成第一器件区域111和第二器件区域112；栅极12，所述栅极12间隔设置在所述硅基衬底11上；位于第一器件区域111内的第一嵌入式结构13a及位于第二器件区域112内的第二嵌入式结构13b，所述第一嵌入式结构13a及所述第二嵌入式结构13b内均嵌入锗硅材料。其中，位于所述第一器件区域111内的第一嵌入式结构13a之深度小于位于所述第二器件区域112的第二嵌入式结构13b之深度，且所述第一嵌入式结构13a及所述第二嵌入式结构13b内的锗硅材料之外延生长的高度一致。
为了更直观的揭露本发明之技术特征，凸显本发明之有益效果，现结合具体实施方式，对本发明锗硅源漏极的结构、制备方法，以及原理进行阐述。在具体实施方式中，所述锗硅源漏极的具体结构性状、工艺顺序、工艺参数设置等仅为列举，不应视为对本发明技术方案的限制。
作为具体实施方式，非限制性地，所述硅基衬底11内形成的所述第一器件区域111为器件密集区，所述硅基衬底11内形成的所述第二器件区域112为器件稀疏区。位于所述第一器件区域111内的第一嵌入式结构13a及位于所述第二器件区域112内的第二嵌入式结构13b均为Σ结构。
请参阅图2～图11，并结合参阅图1，图2～图11所示为锗硅源漏极之制备方法的阶段性结构示意图。所述锗硅源漏极之制备方法，包括：
执行步骤S1：提供硅基衬底11，所述硅基衬底11内形成第一器件区域111和第二器件区域112，并在所述硅基衬底11上形成栅极12，且所述栅极12之异于所述硅基衬底11的一侧覆盖第一掩膜层14；
执行步骤S2：在所述第一掩膜层14之异于所述硅基衬底11的一侧覆盖光刻阻挡层15；
执行步骤S3：图案化蚀刻所述第二器件区域112之硅基衬底11上的第一掩膜层14；
执行步骤S4：去除锗硅源漏极1之外层的光刻阻挡层15；
执行步骤S5：在所述锗硅源漏极1之外层覆盖第二掩膜层16；具体地，则所述硅基衬底11之第一器件区域111处呈纵向层叠依次设置第二掩膜层16和第一掩膜层14，所述硅基衬底11之第二器件区域112处仅设置第二掩膜层16。
执行步骤S6：图案化刻蚀所述硅基衬底11内第一器件区域111处之栅极12间的第二掩膜层16，并蚀刻开硅基衬底11内第二器件区域112处之栅极12间的第二掩膜层16；
执行步骤S7：图案化刻蚀所述硅基衬底11内第一器件区域111处之栅极12间的第一掩膜层14和所述硅基衬底11内之第二器件区域112的基体，并进一步蚀刻开所述第一器件区域111处的第一掩膜层14，且在所述硅基衬底11内之第二器件区域112的基体处形成凹陷113；
执行步骤S8：图案化刻蚀硅基衬底11内第一器件区域111处之栅极12间的基体和所述硅基衬底11内之第二器件区域112的基体，并分别在所述第一器件区域111和所述第二器件区域112内形成基体深度不同的第一凹陷结构114和第二凹陷结构115。作为具体的实施方式，所述第一凹陷结构114和所述第二凹陷结构115均呈U型。所述第一凹陷结构114的基体深度小于所述第二凹陷结构115的基体深度。
执行步骤S9：对所述第一器件区域111和所述第二器件区域112内形成的深度不同之第一凹陷结构114和第二凹陷结构115进行四甲基氢氧化铵(TMAH)刻蚀，以分别形成第一嵌入式结构13a和第二嵌入式结构13b。其中，所述第一嵌入式结构13a和所述第二嵌入式结构13b均为Σ结构。
执行步骤S10：在所述第一嵌入式结构13a和所述第二嵌入式结构13b内嵌入锗硅材料，并进行外延生长，使得所述第一器件区域111和所述第二器件区域112之锗硅材料外延生长的高度一致。
显然地，通过本发明锗硅源漏极的制备方法所获得的锗硅源漏极1之第一器件区域111和所述第二器件区域112之锗硅材料外延生长的高度一致，不仅可以避免第一器件区域111因生长不足造成的凹陷问题，及第一器件区域111与第二器件区域112之嵌入式锗硅高度差过大等缺陷，而且能够有效改善器件性能，同时避免出现负载效应等问题。
综上所述，本发明锗硅源漏极的制备方法所获得的锗硅源漏极之第一器件区域和所述第二器件区域之锗硅材料外延生长的高度一致，不仅可以避免第一器件区域因生长不足造成的凹陷问题，及第一器件区域与第二器件区域之嵌入式锗硅高度差过大等缺陷，而且能够有效改善器件性能，同时避免出现负载效应等问题。
本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
Claims (8)
1.一种锗硅源漏极，其特征在于，所述锗硅源漏极，包括：
硅基衬底，所述硅基衬底内形成第一器件区域和第二器件区域；
栅极，间隔设置在所述硅基衬底上；
位于第一器件区域内的第一嵌入式结构及位于第二器件区域内的第二嵌入式结构，所述第一嵌入式结构及所述第二嵌入式结构内均嵌入锗硅材料；
其中，位于所述第一器件区域内的第一嵌入式结构之深度小于位于所述第二器件区域的第二嵌入式结构之深度，且所述第一嵌入式结构及所述第二嵌入式结构内的锗硅材料之外延生长的高度一致。
2.如权利要求1所述锗硅源漏极，其特征在于，所述硅基衬底内形成的所述第一器件区域为器件密集区，所述硅基衬底内形成的所述第二器件区域为器件稀疏区。
3.如权利要求1所述锗硅源漏极，其特征在于，所述第一器件区域内的第一嵌入式结构及所述第二器件区域内的第二嵌入式结构均为Σ结构。
4.如权利要求1所述锗硅源漏极之制备方法，其特征在于，所述锗硅源漏极之制备方法，包括：
执行步骤S1：提供硅基衬底，所述硅基衬底内形成第一器件区域和第二器件区域，并在所述硅基衬底上形成栅极，且所述栅极之异于所述硅基衬底的一侧覆盖第一掩膜层；
执行步骤S2：在所述第一掩膜层之异于所述硅基衬底的一侧覆盖光刻阻挡层；
执行步骤S3：图案化蚀刻所述第二器件区域之硅基衬底上的第一掩膜层；
执行步骤S4：去除锗硅源漏极之外层的光刻阻挡层；
执行步骤S5：在所述锗硅源漏极之外层覆盖第二掩膜层；
执行步骤S6：图案化刻蚀所述硅基衬底内第一器件区域处之栅极间的第二掩膜层，并蚀刻开硅基衬底内第二器件区域处之栅极间的第二掩膜层；
执行步骤S7：图案化刻蚀所述硅基衬底内第一器件区域处之栅极间的第一掩膜层和所述硅基衬底内之第二器件区域的基体，并进一步蚀刻开所述第一器件区域处的第一掩膜层，且在所述硅基衬底内之第二器件区域的基体处形成凹陷；
执行步骤S8：图案化刻蚀硅基衬底内第一器件区域处之栅极间的基体和所述硅基衬底内之第二器件区域的基体，并分别在所述第一器件区域和所述第二器件区域内形成基体深度不同的第一凹陷结构和第二凹陷结构；
执行步骤S9：对所述第一器件区域和所述第二器件区域内形成的深度不同之第一凹陷结构和第二凹陷结构进行四甲基氢氧化铵刻蚀，以分别形成第一嵌入式结构和第二嵌入式结构；
执行步骤S10：在所述第一嵌入式结构和所述第二嵌入式结构内嵌入锗硅材料，并进行外延生长，使得所述第一器件区域和所述第二器件区域之锗硅材料外延生长的高度一致。
5.如权利要求4所述锗硅源漏极之制备方法，其特征在于，所述步骤S5中，硅基衬底之第一器件区域处呈纵向层叠依次设置第二掩膜层和第一掩膜层，所述硅基衬底之第二器件区域处仅设置第二掩膜层。
6.如权利要求4所述锗硅源漏极之制备方法，其特征在于，所述步骤S8中，所述第一凹陷结构和所述第二凹陷结构均呈U型。
7.如权利要求4所述锗硅源漏极之制备方法，其特征在于，所述步骤S8中，第一凹陷结构的基体深度小于第二凹陷结构的基体深度。
8.如权利要求4所述锗硅源漏极之制备方法，其特征在于，所述步骤S9中，所述第一嵌入式结构和所述第二嵌入式结构均为Σ结构。
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