CN104617044B - 半导体器件结构及其制作方法 - Google Patents

Abstract

一种半导体器件结构及其制作方法，包括提供衬底；在衬底上形成栅极结构；在栅极结构的侧壁上形成第一阻挡层；在第一阻挡层露出的衬底中形成沟槽；在沟槽中形成嵌入式应力层；在栅极结构的侧壁形成第二阻挡层；在第二阻挡层露出的嵌入式应力层上形成凸出的半导体层。本发明还提供一种半导体器件结构，包括衬底、栅极结构，栅极结构的侧壁设有阻挡层；设于衬底中的嵌入式应力层、设于嵌入式应力层上方的凸出的半导体层。本发明具有以下优点：将源区、漏区分为两个部分形成，嵌入式应力层能够尽量靠近栅极结构，提升半导体器件的性能；同时，通过调节第二阻挡层的厚度能够控制凸出的半导体层与栅极结构之间的距离，以满足半导体生产的不同需要。

Description

半导体器件结构及其制作方法

技术领域

本发明涉及半导体制造领域，具体涉及一种半导体器件结构及其制作方法。

背景技术

在现有的半导体器件中，采用应变硅的方法可以提升半导体器件中沟槽载流子迁移率，这种方法通过物理方法拉伸或是压缩硅晶格来达到提高CMOS器件载流子迁移率以至提高晶体管性能。

在现有技术的一种应力CMOS器件中，源区、漏区不仅设于衬底之中，还高出衬底表面，这样的结构有利于提升CMOS器件的性能。

与此同时，CMOS器件中的源区、漏区与栅极之间的距离将影响整个CMOS器件的性能。

但是，源区、漏区与栅极之间的距离的减小在实际制作中受到各种因素的限制，因此，如何进一步减小所述源区、漏区与栅极之间的距离，成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是在进一步减小源区、漏区与栅极之间距离的同时，还能够调节源区、漏区高出衬底表面部分与栅极之间的距离。

为解决上述问题，本发明提供一种半导体器件结构的制作方法，包括：

提供衬底；

在所述衬底上形成栅极结构；

在所述栅极结构的侧壁上形成第一阻挡层；

在所述第一阻挡层露出的衬底中形成沟槽；

在所述沟槽中形成嵌入式应力层；

在所述栅极结构的侧壁上形成第二阻挡层；

在所述第二阻挡层露出的嵌入式应力层上形成凸出的半导体层，所述嵌入式应力层与所述凸出的半导体层用于形成所述半导体器件结构的源区和漏区。

可选的，在形成第一阻挡层的步骤中，通过沉积的方式在所述栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料，之后通过刻蚀去除栅极结构顶部以及衬底上的第一阻挡层材料形成所述第一阻挡层。

可选的，所述第一阻挡层为氮化硅阻挡层。

可选的，在形成沟槽的步骤中，所述沟槽为∑型沟槽；所述衬底为硅衬底，在形成嵌入式应力层的步骤中，所述嵌入式应力层为锗硅应力层。

可选的，在形成嵌入式应力层的步骤中，通过选择性外延的方式形成所述嵌入式应力层。

可选的，所述第一阻挡层为氮化硅阻挡层，形成第二阻挡层的步骤包括：

在所述氮化硅阻挡层上形成氧化物介质层。

可选的，在形成第二阻挡层的步骤之前，还包括步骤：

去除所述第一阻挡层。

可选的，在形成第二阻挡层的步骤中，还包括以下分步骤：

在所述衬底以及所述栅极结构上覆盖介质层；

去除部分介质层，以暴露出所述嵌入式应力层，剩余的介质层在所述栅极结构的侧壁形成所述第二阻挡层。

可选的，所述第二阻挡层为氮化硅阻挡层，采用化学气相沉积的方法形成所述氮化硅材料的介质层。

可选的，形成第二阻挡层的步骤包括：使所述第二阻挡层的厚度不小于3纳米。

可选的，所述凸出的半导体层为硅层或者锗硅层，形成凸出的半导体层的步骤包括：采用选择性外延生长的方式形成所述凸出的半导体层。

可选的，所述衬底分为PMOS区域和NMOS区域，所述半导体器件结构为PMOS；

形成栅极的步骤包括：在PMOS区域和NMOS区域上均形成栅极结构；

形成第一阻挡层的步骤包括：在PMOS区域和NMOS区域的栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料；

在NMOS区域栅极结构和第一阻挡层材料上形成第一遮挡层；

以第一遮挡层为掩模，去除PMOS区域栅极结构顶部以及PMOS区域衬底上的第一阻挡层材料，以在PMOS区域的栅极结构的侧壁上形成所述第一阻挡层。

可选的，所述衬底为硅衬底，在形成PMOS器件之后，还包括在NMOS区域的衬底上形成NMOS；

形成NMOS的步骤包括：

在PMOS器件上覆盖第二遮挡层；

去除NMOS区域的栅极结构顶部和NMOS区域衬底上的第一阻挡层材料，以形成硬掩模；

在所述硬掩模露出的衬底中形成碳化硅应力层，使所述碳化硅应力层凸出于衬底表面。

此外，本发明还提供一种半导体器件结构，包括：

衬底；

设置于所述衬底上的栅极结构，所述栅极结构的侧壁设有阻挡层；

设于所述衬底中的嵌入式应力层；

设于所述嵌入式应力层上方的凸出的半导体层；所述凸出的半导体层与所述嵌入式应力层用于形成所述半导体器件结构的源区和漏区；

所述凸出的半导体层与所述阻挡层相接触。

可选的，所述衬底为硅衬底，所述半导体器件结构为PMOS，所述嵌入式应力层为锗硅作应力层。

可选的，所述凸出的半导体层为硅层或者锗硅层。

可选的，所述阻挡层包括依次设于所述栅极结构侧壁的第一阻挡层以及第二阻挡层。

可选的，所述第一阻挡层和第二阻挡层均为氮化硅阻挡层。

可选的，所述阻挡层的厚度不小于3纳米。

与现有技术相比，本发明的技术方案具有以下优点：

通过先形成所述嵌入式应力层，并在形成所述第二阻挡层之后形成所述凸出的半导体层，使所述嵌入式应力层以及凸出的半导体层形成半导体器件的源区和漏区，所述嵌入式应力层能够尽量靠近所述栅极结构，提升半导体器件的性能；同时，通过调节所述第二阻挡层的厚度能够控制所述凸出的半导体层与所述栅极结构之间的距离，以满足半导体生产的不同需要。另外，所述第一阻挡层也能够在形成所述沟槽的时候保护所述栅极结构不受影响。

进一步，采用氮化硅作为材料形成所述第一阻挡层，可以对所述栅极结构之间起到较为理想的保护作用。

进一步，在所述第一阻挡层上形成氧化物介质层能够较好的将所述第一阻挡层与第二阻挡层进行隔离。

进一步，使所述第二阻挡层的厚度不小于3纳米，可以较好的将所述凸出的半导体层与所述栅极结构进行隔离。

进一步，采用选择性外延生长的方式能够形成较为理想的凸出的半导体层。

附图说明

图1是本发明半导体器件结构的制作方法一实施例的流程图；

图2至图12是本发明半导体器件结构的制作方法在各个步骤中半导体器件的结构示意图。

具体实施方式

在CMOS器件中，在衬底中的源区、漏区与衬底上栅极之间的距离往往直接影响CMOS器件的性能。

以具有∑（西格玛）型源区、漏区的CMOS器件为例，这种形状的源区、漏区呈六边形，在测定这种形状的源区、漏区与栅极之间的距离时，通常通过测量所述六边形的尖端（tip）与栅极之间的距离来判断。这种距离包括垂直距离（vertical space）以及横向距离（lateral space）。垂直距离以及横向距离越小，∑型源区的源区或者漏区也就越靠近栅极，产生的应力越大，越有利于CMOS器件提高载流子迁移率，CMOS器件的性能也就越好。

对于源区、漏区均高出衬底表面的情况，以栅极侧壁上的隔离层为生长停止层在衬底中形成∑型应力层时，所述隔离层越薄，可以减小源区、漏区与栅极之间的距离。但是，所述隔离层还用于实现高于衬底的源区、漏区与栅极之间的绝缘，若所述隔离层的厚度越小，容易增大高于衬底的源区、漏区与栅极之间的寄生电容增加，不利于提升CMOS器件的性能。

此时，需要一种既能够尽量减小衬底中的源区、漏区与栅极之间距离，同时又使高于衬底部分的源区、漏区与栅极之间的距离可调的方法。

为此，本发明提供一种半导体器件结构的制作方法，通过分步形成半导体器件的源区、漏区，以达到既能够减小源区、漏区与栅极之间的距离，同时又使高于衬底部分的源区、漏区与栅极之间的距离可调的目的。

参照图1，本实施例以采用应变技术的CMOS器件为例，示出了采用本发明所述的方法形成CMOS器件的制流程示意图。

所述CMOS器件的制作方法包括如下步骤：

步骤S1，提供衬底，所述衬底具有PMOS区域以及NMOS区域；

步骤S2，分别在所述PMOS区域以及NMOS区域的衬底上形成第一栅极结构以及第二栅极结构；

步骤S3，在所述第一栅极结构的侧壁形成第一阻挡层，并在所述PMOS区域中第一阻挡层露出的衬底中形成∑型沟槽；

步骤S4，填充所述∑型沟槽，以形成所述PMOS区域的嵌入式应力层；

步骤S5，在所述第一栅极结构以及第二栅极结构的侧壁形成第二阻挡层；

步骤S6，分别在所述第二阻挡层露出的嵌入式应力层上形成凸出的半导体层，所述嵌入式应力层与所述凸出的半导体层用于形成所述PMOS区域的源区和漏区；

步骤S7，在所述NMOS区域部分的衬底中形成沟槽；

步骤S8，填充所述沟槽，以形成所述NMOS区域的源区以及漏区。

通过上述步骤，使得PMOS区域的源区、漏区被拆分为两个部分分步形成（衬底中的嵌入式应力层以及凸出的半导体层），第二阻挡层不会影响到位于衬底中的∑型的嵌入式应力层与所述第一栅极结构之间的距离，也就是说，所述嵌入式应力层能够尽量接近所述第一栅极结构。

同时，所述凸出的半导体层能够通过所述第二阻挡层的厚度来调节或者控制与所述栅极结构之间的距离。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图2，示出了本实施例中步骤S1的CMOS器件的结构示意图。

执行步骤S1，提供衬底，所述衬底具有PMOS区域以及NMOS区域（PMOS区域与NMOS区域之间的部分图中未画出）。

衬底，所述衬底中设置有多个隔离结构，用于将衬底分为PMOS区域以及NMOS区域。

PMOS区域中的衬底100以及NMOS区域中的衬底200中均设置有隔离结构70。此处为本领域的常用技术手段，在此不作赘述。

继续执行步骤S2，分别在所述PMOS区域以及NMOS区域的衬底100以及200上形成第一栅极结构110以及第二栅极结构210。

在本实施例中，所形成的第一栅极结构110以及第二栅极结构210中包括以下部件：

栅极60；

设于栅极60周围的氧化物隔离层50；

依次设于栅极60上方的氮化硅硬掩模层40以及氧化物隔离层20。

所述第一栅极结构110还包括侧墙30。

需要说明的是，以上结构仅为本实施例中所采用的结构，本发明对第一栅极结构110以及第二栅极结构210不做任何限制。

继续执行步骤S3，在所述第一栅极结构的侧壁形成第一阻挡层，并在所述PMOS区域中第一阻挡层露出的衬底中形成∑型沟槽。

所述第一阻挡层310a用于在形成∑型沟槽时作为第一栅极结构110的蚀刻阻挡层。

结合参照图2以及图3，在本实施例中，形成所述第一阻挡层包括以下分步骤：

步骤S31，在所述PMOS区域、NMOS区域、第一栅极结构110以及第二栅极结构210上覆盖第一掩模300。

所述第一掩模300用于在所述第一栅极结构110的侧壁形成第一阻挡层310a（如图3所示）。

形成所述第一掩模300的方法为本领域常规手段，本发明对此不作任何限制。

步骤S32，蚀刻位于所述PMOS区域的第一掩模300，以暴露出PMOS区域的一部分衬底。剩余的第一掩模300在PMOS区域中形成位于第一栅极结构110侧壁的第一阻挡层310a。

在本实施例中，所述第一掩模300采用氮化硅作为材料，这种材料形成的第一阻挡层310a具有较好的蚀刻阻挡性能。

但是，所述第一掩模300还可以采用其他材料（如掺杂碳或者氧的氮化硅掩模），本发明对此不作限制。

另外，在本实施例中，为了在蚀刻过程中不影响所述NMOS区域，本实施例在所述NMOS区域上覆盖一层第一遮挡层10，所述第一遮挡层10可以是光刻胶等材料。

所以，由于位于NMOS区域上覆盖有第一遮挡层10，位于NMOS区域的第一掩模300保留覆盖在NMOS区域的衬底200以及第二栅极结构210上。

在形成所述第一阻挡层310a之后，蚀刻PMOS区域中露出的衬底，以形成所述∑型沟槽101a以及101b。

参照图3示出了本实施例中形成的所述∑型沟槽101a以及101b。所述∑型沟槽101a以及101b的作用在于，后续步骤中，所述嵌入式应力层将形成于所述∑型沟槽101a以及101b中。

结合参照图4，为图3中A部分的局部放大图（需要说明的是，本图仅为图3中A区域的简略图），在本实施例中，所述∑型沟槽101a、101b的尖端（tip）与所述第一栅极结构110的栅极60之间在垂直方向上的距离d2（vertical space）小于13纳米，且在垂直方向上相互重叠。

这样的好处在于，∑型沟槽101a、101b能够尽量的接近所述第一栅极结构110，也就是说，后续步骤中形成的嵌入式应力层与第一栅极结构110之间的距离能够尽量减小，有利于增加PMOS沟道区域的应力，以提升CMOS器件的性能。

此外，形成∑型沟槽101a、101b的方法为本领域常用方法，本发明在此不作赘述。

需要说明的是，在本实施例中保留了所述第一阻挡层310a。但是，在本发明的其它实施例中，所述第一阻挡层310a也可以在形成所述∑型沟槽101a、101b后被去除，本发明对此不作限定。

参照图5，执行步骤S4，填充所述∑型沟槽101a以及101b，以形成所述PMOS区域的嵌入式应力层102a以及102b。

由于在上一步骤形成的∑型沟槽101a以及101b靠近所述第一栅极结构110，在所述∑型沟槽101a以及101b中形成的嵌入式应力层102a以及102b能够尽量的靠近所述第一栅极结构110。

在本实施例中，采用选择性外延生长的方式形成所述嵌入式应力层102a以及102b。这样的好处在于，所述嵌入式应力层102a以及102b能够较为均匀的填充所述∑型沟槽101a、101b。

在本实施例中，衬底是硅衬底，采用锗硅（SiGe）作为材料形成所述嵌入式应力层102a以及102b，以为待形成的PMOS的沟道区域提供压应力。此处需要说明的是，形成所述嵌入式应力层102a以及102b为本领域常规技术手段，本发明对此不作限制，具体的参数将根据实际情况进行调整。

进一步，由于在本实施例中，由于保留了步骤S3中形成的第一阻挡层310a，在∑型沟槽101a以及101b中外延生长锗硅时，所述第一阻挡层310a还能够作为外延阻挡层，使锗硅在生长至衬底100表面时能够停止生长，使形成的嵌入式应力层102a以及102b尽量不超出所述衬底100的表面。

参照图6和图7，执行步骤S5，分别在所述第一栅极结构110以及第二栅极结构210的侧壁形成第二阻挡层510a以及510b。

由于在本实施例中保留了第一阻挡层310a，所以，所述第二阻挡层510a具体形成于第一栅极结构110侧壁的第一阻挡层310a上。在本发明去除了所述第一阻挡层310a的其它实施例中，所述第二阻挡层510a直接形成于所述第一栅极结构110的侧壁。

另外，由于在NMOS区域中保留了部分第一掩模300，第二阻挡层510b与第二栅极结构210的侧壁之间还具有第一掩模300。

所述第二阻挡层510a用于在形成PMOS区域中所述凸出的半导体层时，作为所述凸出的半导体层与所述第一栅极结构110之间的隔离层（凸出的半导体层在图6以及图7中未示出）。

所述第二阻挡层510a的厚度直接影响所述凸出的半导体层与所述第一栅极结构110之间距离，因此，通过形成不同厚度的第二阻挡层510a，可以达到自由调节控制凸出的半导体层与所述第一栅极结构110之间距离的目的。

此外，所述第二阻挡层510b还用于在步骤S8中，在NMOS区域中作为所述源区以及漏区与所述第二栅极结构210之间的隔离层（NMOS区域的源区以及漏区在图6以及图7中未示出），所述第二阻挡层510b的厚度也直接影响NMOS区域的源区、漏区与所述第二栅极结构210之间的距离。

在本实施例中，所述第二阻挡层510a以及510b采用氮化硅作为材料。这样的好处在于，所述氮化硅第二阻挡层510a以及510b能够在后续的形成凸出的半导体层的步骤S6中，较好的将所述凸出的半导体层与第一栅极结构110或者第二栅极结构210进行隔离。

但是，本发明对于第二阻挡层510a以及510b的材料不做限制，在本发明的其它实施例中，还可以采用掺杂碳或者氧的氮化硅形成所述第二阻挡层510a以及510b。

如果所述第二阻挡层510a的厚度过小，第二阻挡层510a将无法有效的将凸出的半导体层与第一栅极结构110进行隔离。同时，也会使得凸出的半导体层与第一栅极结构110之间的寄生电容变得过大。

另外，所述第二阻挡层510a以及510b的厚度应大于所述第一阻挡层310a的厚度，以便于增加凸出的半导体层与第一栅极结构110之间的距离，以较小寄生电容。

所以，在本实施例中，所述第二阻挡层510a（510b）的厚度不小于3纳米。

但是，本发明对于第二阻挡层510a以及510b的最大厚度不做限制，其原因在于，第二阻挡层510a以及510b的作用在于调节半导体器件（在本实施例中为CMOS器件）中源区、漏区与栅极结构之间的距离，具体的距离视实际需要而定，本发明在此不作限制。

在本实施例中，形成所述第二阻挡层510a以及510b包括以下分步骤：

步骤S51，在所述PMOS区域、NMOS区域、第一栅极结构110以及第二栅极结构210上覆盖介质层500（所述介质层500参照图6所示）。

在本实施例中，由于所述第二阻挡层510a以及510b采用氮化硅作为材料，采用化学气相沉积的方式能够形成较为理想的介质层500。

但是，本发明对此并不做限定，也可以采用其它方法形成所述介质层500。

此外，在本实施例中，由于保留有第一阻挡层310a，在形成所述介质层500之前，还在所述PMOS区域以及NMOS区域上覆盖一层氧化物介质层400。这样的好处在于，所述氧化物介质层400能够起到隔离作用，也就是说，氧化物介质层400的作用是将第一阻挡层310a与所述介质层500隔离开来。

步骤S52，去除位于所述PMOS区域上的部分介质层500（在本实施例中还包括所述氧化物介质层400），以暴露出所述嵌入式应力层102a以及102b，并使所述PMOS区域上剩余的部分的介质层500在所述第一栅极结构110的侧壁形成所述第二阻挡层510a以及510b。（参照图7）

在本实施例中，采用各向异性蚀刻的方法去除所述介质层500，这样可以较好地去除嵌入式应力层102a以及102b上方覆盖的部分介质层500（在本实施例中还包括部分氧化物介质层400），同时尽量保留第一栅极结构110侧壁的部分介质层500，以形成较为理想的第二阻挡层510a以及510b。

但是，本发明对去除所述介质层500的方法不做限定，还可以采用本领域的其它方法对介质层500进行去除以形成所述第二阻挡层510a以及510b。

参照图8，执行步骤S6，分别在所述第二阻挡层露出的嵌入式应力层102a以及102b上形成凸出的半导体层103a以及103b，所述嵌入式应力层102a以及102b与所述凸出的半导体层103a以及103b用于形成所述PMOS区域的源区和漏区。

所述凸出的半导体层103a以及103b采用选择性外延生长的方式形成，采用这种方式形成的所述凸出的半导体层103a以及103b较为理想，形成位置也较为精确。

在凸出的半导体层103a以及103b生长的过程中，通过所述第二阻挡层510a露出外延生长的生长区域，使得外延生长形成的凸出的半导体层103a以及103b与第二阻挡层510a相接触。

在本实施例中，所述凸出的半导体层103a以及103b采用与本实施例中嵌入式应力层102a以及102b相同的锗硅作为材料。这样的好处在于，形成凸出的半导体层103a以及103b的速率较快，形成的凸出的半导体层103a以及103b的均匀性也较好。

但是，本发明对此不做限制，在本发明的其他实施例中，也可以采用硅作为所述凸出的半导体层103a以及103b的材料。

参照图9、图10以及图11，执行步骤S7，在所述NMOS区域部分的衬底200中形成沟槽201a以及201b（所述沟槽201a以及201b的结构参照图11）；

形成沟槽201a以及201b包括以下分步骤：

如图9所示，步骤S71，在所述CMOS器件上的PMOS区域以及NMOS区域覆盖一层硬掩模600；

所述硬掩模600具有较好的蚀刻阻挡能力。

在本实施例中，所述硬掩模600采用氮化硅作为材料，此步骤为本领域现有技术，本发明在此不做赘述。

如图10所示，步骤S72，在所述PMOS区域上方覆盖第二遮挡层11，以保护PMOS区域不受后续步骤影响。所述第二遮挡层11可以采用光刻胶等材料，本发明对此不作限制。

如图11所示，步骤S73，蚀刻覆盖于所述NMOS区域中第二栅极结构210和第二栅极结构210露出的部分第一掩模300、部分氧化物介质层400以及部分掩模600，使在所述NMOS区域中的衬底200露出；

继续参照图11，步骤S74，刻蚀露出的衬底200以形成所述沟槽201a以及201b。在本实施例中，所述沟槽201a以及201b为U型沟槽，但本发明对此不作限制。

参照图12，执行步骤S8，填充所述沟槽201a以及201b，以形成所述NMOS区域的源区201a以及漏区201b。

所述源区201a以及漏区201b采用选择性外延生长的方式形成，并采用碳化硅作为材料。但是，本发明对此不作限定。

需要说明的是，在本实施例中，所述的源区201a以及漏区201b与第二栅极结构210之间的距离并不会对NMOS区域的应力产生影响，因此，在本实施例中采用本领域的常规手段生成所述源区201a以及漏区201b。

但是，本发明对此不做限定，也可以采用形成PMOS其区域的源区、漏区的方式，分两步形成所述源区201a以及漏区201b。

此外，本发明还提供一种半导体器件结构，参照图12，在本实施例中，所述半导体器件结构为一CMOS器件，包括：

衬底，包括位于衬底100以及位于NMOS区域的衬底200；

设置于所述衬底100上的栅极结构（在本实施例中包括位于所述PMOS区域的第一栅极结构110以及位于所述NMOS区域的第二栅极结构210），所述栅极结构的侧壁设有阻挡层（在本实施例中，阻挡层包括第一阻挡层310a以及第二阻挡层510a（510b），但是，在本发明的其他实施例中，阻挡层也可以只包括第二阻挡层510a以及510b）；

设于所述衬底100中的嵌入式应力层102a以及102b；

设于所述嵌入式应力层102a以及102b上方的凸出的半导体层103a以及103b；所述凸出的半导体层103a以及103b与所述嵌入式应力层102a以及102b用于形成所述PMOS区域的源区和漏区。

这种结构的CMOS器件的好处在于，在PMOS区域中，所述嵌入式应力层102a以及102b能够尽量接近所述第一栅极结构110。

同时，所述凸出的半导体层103a以及103b与所述第一栅极结构110之间的距离能够通过所述第二阻挡层510a的厚度进行调整。

另外，在本实施例中，所述NMOS区域还包括源区201a以及漏区201b，所述第二阻挡层510b设置于所述源区201a、漏区201b与所述第二栅极结构210之间。

在本实施例中，所述嵌入式应力层102a以及102b采用锗硅作为材料。

在本实施例中，所述凸出的半导体层103a以及103b采用锗硅作为材料，这样的好处在于，所述凸出的半导体层103a以及103b的形成速率较快。

但是，本发明对此不作限制，在本发明的其它实施例中还可以采用其他材料（如硅）作为所述凸出的半导体层103a以及103b的材料。

在本实施例中，所述第二阻挡层510a以及510b为氮化硅第二阻挡层，这样的好处在于，所述第二阻挡层510a以及510b能够起到较好的隔离作用。

但是，本发明对此不做限定，所述第二阻挡层510a以及510b也可以采用其他材料如掺杂碳或者氧的氮化硅作为材料。

如果所述第二阻挡层510a以及510b的厚度太小，将导致所述第二阻挡层510a以及510b无法有效隔离PMOS区域或者NMOS区域中的源区、漏区与栅极结构；同时，第二阻挡层510a以及510b的厚度太小还会导致凸出的半导体层103a以及103b与所述第一栅极结构110之间的寄生电容变大。

本实施例中的阻挡层包括第一阻挡层310a以及第二阻挡层510a以及510b，所述第二阻挡层510a以及510b的厚度大于所述第一阻挡层310a。

具体的，所述第二阻挡层510a（510b）的厚度不小于3纳米。

需要说明的是，本发明的半导体器件结构可以由上述制作方法得到，但是，本发明对此不做限制，还可以采用其它方法得到。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件结构的制作方法，其特征在于，包括：

提供衬底；

在所述衬底上形成栅极结构；

在所述栅极结构的侧壁上形成第一阻挡层；

在所述第一阻挡层露出的衬底中形成沟槽；

在所述沟槽中形成嵌入式应力层；

在所述栅极结构的侧壁上形成第二阻挡层；

在所述第二阻挡层露出的嵌入式应力层上形成凸出的半导体层，所述嵌入式应力层与所述凸出的半导体层用于形成所述半导体器件结构的源区和漏区。

2.如权利要求1所述的制作方法，其特征在于，在形成第一阻挡层的步骤中，通过沉积的方式在所述栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料，之后通过刻蚀去除栅极结构顶部以及衬底上的第一阻挡层材料形成所述第一阻挡层。

3.如权利要求2所述的制作方法，其特征在于，所述第一阻挡层为氮化硅阻挡层。

4.如权利要求1所述的制作方法，其特征在于，在形成沟槽的步骤中，所述沟槽为∑型沟槽；所述衬底为硅衬底，在形成嵌入式应力层的步骤中，所述嵌入式应力层为锗硅应力层。

5.如权利要求1所述的制作方法，其特征在于，在形成嵌入式应力层的步骤中，通过选择性外延的方式形成所述嵌入式应力层。

6.如权利要求1所述的制作方法，其特征在于，所述第一阻挡层为氮化硅阻挡层，形成第二阻挡层的步骤包括：

在所述氮化硅阻挡层上形成氧化物介质层。

7.如权利要求1所述的制作方法，其特征在于，在形成第二阻挡层的步骤之前，还包括步骤：

去除所述第一阻挡层。

8.如权利要求7所述的制作方法，其特征在于，在形成第二阻挡层的步骤中，还包括以下分步骤：

在所述衬底以及所述栅极结构上覆盖介质层；

去除部分介质层，以暴露出所述嵌入式应力层，剩余的介质层在所述栅极结构的侧壁形成所述第二阻挡层。

9.如权利要求8所述的制作方法，其特征在于，所述第二阻挡层为氮化硅阻挡层，采用化学气相沉积的方法形成所述氮化硅材料的介质层。

10.如权利要求1所述的制作方法，其特征在于，形成第二阻挡层的步骤包括：使所述第二阻挡层的厚度不小于3纳米。

11.如权利要求1所述的制作方法，其特征在于，所述凸出的半导体层为硅层或者锗硅层，形成凸出的半导体层的步骤包括：采用选择性外延生长的方式形成所述凸出的半导体层。

12.如权利要求1所述的制作方法，其特征在于，所述衬底分为PMOS区域和NMOS区域，所述半导体器件结构为PMOS；

形成栅极的步骤包括：在PMOS区域和NMOS区域上均形成栅极结构；

形成第一阻挡层的步骤包括：在PMOS区域和NMOS区域的栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料；

在NMOS区域栅极结构和第一阻挡层材料上形成第一遮挡层；

以第一遮挡层为掩模，去除PMOS区域栅极结构顶部以及PMOS区域衬底上的第一阻挡层材料，以在PMOS区域的栅极结构的侧壁上形成所述第一阻挡层。

13.如权利要求12所述的制作方法，其特征在于，所述衬底为硅衬底，在形成PMOS器件之后，还包括在NMOS区域的衬底上形成NMOS；

形成NMOS的步骤包括：

在PMOS器件上覆盖第二遮挡层；

去除NMOS区域的栅极结构顶部和NMOS区域衬底上的第一阻挡层材料，以形成硬掩模；

在所述硬掩模露出的衬底中形成碳化硅应力层，使所述碳化硅应力层凸出于衬底表面。

14.一种采用权利要求1～13任一项所述的方法制作的半导体器件结构，其特征在于，包括：

衬底；

设置于所述衬底上的栅极结构，所述栅极结构的侧壁设有阻挡层；

设于所述衬底中的嵌入式应力层；

设于所述嵌入式应力层上方的凸出的半导体层；所述凸出的半导体层与所述嵌入式应力层用于形成所述半导体器件结构的源区和漏区；

所述凸出的半导体层与所述阻挡层相接触。

15.如权利要求14所述的半导体器件结构，其特征在于，所述衬底为硅衬底，所述半导体器件结构为PMOS，所述嵌入式应力层为锗硅作应力层。

16.如权利要求14所述的半导体器件结构，其特征在于，所述凸出的半导体层为硅层或者锗硅层。

17.如权利要求14所述的半导体器件结构，其特征在于，所述阻挡层包括依次设于所述栅极结构侧壁的第一阻挡层以及第二阻挡层。

18.如权利要求17所述的半导体器件结构，其特征在于，所述第一阻挡层和第二阻挡层均为氮化硅阻挡层。

19.如权利要求14所述的半导体器件结构，其特征在于，所述阻挡层的厚度不小于3纳米。