KR20150062679A - 비휘발성 메모리 장치 - Google Patents

Abstract

본 기술은 집적도를 향상시킴과 동시에 동작 바이어스를 감소시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것으로, 이를 위한 비휘발성 메모리 장치는 기판에 형성된 메모리 트렌치; 상기 메모리 트렌치 표면에 형성된 메모리막과 상기 메모리막 상에서 상기 메모리 트렌치를 갭필하는 게이트전극을 포함하는 메모리 게이트; 상기 메모리 게이트 양측 상기 기판 표면에 형성된 복수의 제1도전형을 갖는 제1접합영역; 및 상기 메모리 게이트 아래 기판 내부에 형성된 제2도전형의 제2접합영역를 포함할 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 관한 것이다.

최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다. 이처럼 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼재된 복합기능을 갖는 칩이 최근 주류로 떠오르고 있다. 이에 따라, 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다.

그러나, 종래기술에 따른 임베디드 메모리는 로직회로(logic circuit) 및 이를 형성하기 위한 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 제작되기 때문에 집적도를 높이기 어렵다.

또한, 종래기술에 따른 임베디드 메모리는 동작 바이어스가 크고, 자체적으로 장치가 요구하는 동작 바이어스(operation bias)을 제공하기 어렵다. 따라서, 장치가 요구하는 동작 바이어스를 제공하기 위해서는 별도의 구성(예컨대, 차지펌프회로)을 필요로하기 때문에 집적도가 더욱더 저하되는 문제점이 있다.

본 발명의 실시예들은 집적도를 향상시킴과 동시에 동작 바이어스를 감소시킬 수 있는 비휘발성 메모리 장치를 제공한다.

본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성된 메모리 트렌치; 상기 메모리 트렌치 표면에 형성된 메모리막과 상기 메모리막 상에서 상기 메모리 트렌치를 갭필하는 게이트전극을 포함하는 메모리 게이트; 상기 메모리 게이트 양측 상기 기판 표면에 형성된 복수의 제1도전형을 갖는 제1접합영역; 및 상기 메모리 게이트 아래 기판 내부에 형성된 제2도전형의 제2접합영역를 포함할 수 있다.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 멀티비트 셀을 구현함으로써, 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다.

또한, 터널링 트랜지스터를 이용하여 SONOS 타입의 비휘발성 메모리 장치를 구현함으로써, 동작 바이어스를 감소시킬 수 있다. 동작 바이어스가 감소함에 따라 주변회로(예컨대, 차지펌프회로)의 사이즈도 감소시킬 수 있다. 이를 통해, 집적도를 더욱더 향상시킬 수 있다.

또한, 프로그램동작 및 소거동작시 FN터널링 방식을 사용하여 과도한 전력소모를 방지할 수 있다.

도 1은 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도.
도 2a 및 도 2b는 도 1에 도시된 A-A'절취선을 따라 도시한 단면도.
도 3은 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 4a 내지 도 4f는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도 1에 도시된 A-A'절취선을 도시한 공정단면도.
도 5는 실시예에 따른 전자장치의 구성도.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

후술할 실시예들은 복잡한 기술이 집약되어 있는 시스템 온 칩(System on Chip, SoC) 분야에서 각광받고 있는 임베디드 메모리(embedded memory)에 적용이 용이하고, 집적도를 향상시킴과 동시에 동작 바이어스(operation bias)를 감소시킬 수 있는 비휘발성 메모리 장치를 제공한다. 이를 위한 실시예들은 임베디드 메모리에서도 각광받는 플래시 메모리(Flash Memory)에 관한 것으로, 구체적으로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 타입의 플래시 메모리에 관한 것이다. 참고로, SONOS 타입의 플래시 메모리는 플로팅게이트(Floating Gate) 대신에 막내 트랩사이트(Trap site)에 전자 또는 정공을 트랩핑(trapping) 및 디트랩핑(de-trapping)시키는 매커니즘(mechanism)을 이용하는 비휘발성 메모리 장치이다.

구체적으로, 후술하는 실시예들은 집적도를 향상시키기 위해 단위셀(unit cell)이 멀티비트(multi-bit)를 저장할 수 있는 비휘발성 메모리 장치를 제공한다. 또한, 실시예들은 집적도를 향상시킴과 동시에 구동전류를 감소시키기 위해 FN터널링(Fowler-Nordheim tunneling) 방식으로 프로그램동작 및 소거동작이 가능하고, 단위셀의 온/오프(On/Off)를 터널링 트랜지스터(Tunneling Field Effect Transistor, TFET)를 이용하여 제어할 수 있는 비휘발성 메모리 장치를 제공한다. 참고로, 모스 트랜지스터(MOSFET)는 문턱전압이하 기울기(Subthreshold Swing, SS)가 특정 수치 이하로 낮아질 수 없는 물리적인 한계가 있으며, 동작 바이어스가 낮아지면 상당한 성능 저하가 발생하는 근본적인 단점이 있다. 이를 대체하기 위해 제안된 터널링 트랜지스터는 모스 트랜지스터의 열전자 방출(thermionic emission)과 상이한 터널링 방식으로 전하(전자 또는 홀)의 흐름을 제어하기 때문에 동작 바이어스의 미세한 변화가 출력의 큰 변화로 이어질 수 있다. 이는, 온/오프 상태의 변화가 게이트에 인가되는 동작 바이어스의 변화에 따라 매우 급격하게 일어날 수 있음을 시사하며, 낮은 문턱전압이하 기울기가 가능함을 의미한다. 즉, 터널링 트랜지스터는 매우 낮은 동작 바이어스에서도 모스 트랜지스터에 준하는 노말 동작이 가능하다.

한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는, 실시예들에 따른 비휘발성 메모리 장치가 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다.

도 1은 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도이고, 도 2a 및 도 2b는 도 1에 도시된 A-A'절취선을 따라 도시한 단면도이다. 도 2a는 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 것이고, 도 2b는 변형예를 도시한 것이다.

도 1, 도 2a 및 도 2b에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 기판(100) 및 기판(100)에 형성된 제2도전형의 웰(210)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체 기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 예컨대, 기판(100)은 벌크 실리콘기판이거나, 또는 지지기판(101), 매몰절연층(102) 및 단결정 실리콘층(103, 또는 활성층)이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다. 참고로, 실시예에서는 터널링 트랜지스터의 동작 특성을 향상시키기 위해 SOI 기판인 경우를 예시하였다. 기판(100)에 형성된 제2도전형의 웰(210)은 기판(100)에 제2도전형의 불순물 예컨대, 인(P), 비소(As), 안티몬(Sb)등을 이온주입하여 형성된 불순물영역일 수 있으며, 단위셀이 동작할 수 있는 베이스를 제공한다. 웰(210)의 저면은 매몰절연층(102)에 접할 수 있다. 웰(210)은 메모리 트렌치(150) 저면 아래 기판(100)에 형성된 제2도전형의 제2접합영역(200)에 바이어스를 인가하는 수단으로 사용할 수도 있다.

또한, 실시예에 따른 비휘발성 메모리 장치는 기판(100)에 형성되어 활성영역(220)을 정의하는 소자분리구조물(140)을 포함할 수 있다. 소자분리구조물(140)에 의해 정의된 활성영역(220)은 장축 및 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type) 일 수 있다. 소자분리구조물(140)은 STI(Shallow Trench Isolation) 공정으로 형성된 것일 수 있다. 구체적으로, 소자분리구조물(140)은 기판(100)에 형성된 소자분리 트렌치(110), 소자분리 트렌치(110) 표면에 형성된 라이너막(120) 및 라이너막(120) 상에서 소자분리 트렌치(110)를 갭필하는 갭필절연막(130)을 포함할 수 있다. 소자분리 트렌치(110)의 저면은 웰(210)의 저면보다 높을 수 있다. 즉, 소자분리 트렌치(110)는 수직방향으로 매몰절연층(102)과 소정 간격 이격될 수 있다. 라이너막(120)은 측벽산화막(122), 라이너질화막(124) 및 라이너산화막(126)이 순차적으로 적층된 적층막일 수 있다. 갭필절연막(130)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다.

또한, 실시예에 따른 비휘발성 메모리 장치는 활성영역(220)과 소자분리구조물(140)을 동시에 가로지르고, 기판(100)에 매립된 형태를 갖는 메모리 게이트(180)를 포함할 수 있다. 메모리 게이트(180)는 기판(100)에 형성되어 활성영역(220)과 소자분리구조물(140)을 동시에 가로지르는 메모리 트렌치(150), 메모리 트렌치(150) 표면에 형성된 메모리막(160) 및 메모리막(160) 상에서 메모리 트렌치(150)를 갭필하는 게이트전극(170)을 포함할 수 있다. 메모리 트렌치(150)는 바타입 또는 라인타입의 형태를 가질 수 있으며, 소자분리 트렌치(110)와 동시에 형성된 것일 수 있다. 메모리 트렌치(150)는 소자분리 트렌치(110)와 서로 동일한 종횡비를 갖거나, 또는 서로 상이한 종횡비를 가질 수 있다.

메모리막(160)은 터널절연막(162), 전하트랩막(164) 및 전하차단막(166)이 순차적으로 적층된 적층막일 수 있다. 터널절연막(162), 전하트랩막(164) 및 전하차단막(166) 각각은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 일례로, 터널절연막(162) 및 전하차단막(166)은 산화막일 수 있고, 전하트랩막(164)은 질화막일 수 있다. 즉, 메모리막(160)은 ONO(Oxide-Nitride-Oxide)막일 수 있다. 여기서, 메모리막(160)은 라이너막(120) 형성공정시 동시에 형성된 것일 수 있다.

도 2a를 참조하여 메모리막(160)은 터널절연막(162)과 전하트랩막(164)이 메모리 트렌치(150)의 측면에만 형성되고, 전하차단막(166)이 메모리 트렌치(150)의 측면 및 저면에 형성된 구조를 가질 수 있다. 이때, 전하차단막(166)은 게이트전극(170)과 제2접합영역(200) 사이를 효과적으로 분리시키기 위해 메모리 트렌치(150)의 측면에서의 두께보다 메모리 트렌치(150) 저면에서의 두께가 더 두꺼울 수 있다. 이 경우, 전하트랩막(164)이 분리되고, 제2접합영역(200) 상에 전하트랩막(164)이 형성되지 않음에 따라 동작 특성을 향상시킬 수 있다.

도 2b를 참조하여 메모리막(160)은 메모리 트렌치(150)의 측면 및 저면에서 균일하게 형성된 구조를 가질 수 있다. 이때, 터널절연막(162), 전하트랩막(164) 및 전하차단막(166) 각각은 메모리 트렌치(150)의 측면 및 저면에서 균일한 두께를 가질 수 있다. 이 경우, 메모리막(160)의 형성이 용이하여 공정난이도를 낮출 수 있다.

또한, 실시예에 따른 비휘발성 메모리 장치는 메모리 게이트(180) 양측 기판(100) 표면에 형성된 복수의 제1도전형을 갖는 제1접합영역(190) 및 메모리 게이트(180) 아래 기판(100) 내부에 형성된 제2도전형의 제2접합영역(200)을 포함할 수 있다. 제1접합영역(190) 및 제2접합영역(200)은 기판(100)에 불순물을 이온주입하여 형성된 불순물영역일 수 있으며, 웰(210)과 동일한 도전형을 갖는 제2접합영역(200)은 웰(210)의 불순물 도핑농도보다 큰 불순물 도핑농도를 가질 수 있다. 제1접합영역(190)은 드레인영역으로 작용할 수 있고, 제2접합영역(200)은 소스영역으로 작용할 수 있다. 제1접합영역(190)과 제2접합영역(200)이 서로 상이한 도전형을 가짐에 따라 터널링 트랜지스터를 구현할 수 있다. 아울러, 제1접합영역(190)과 제2접합영역(200)이 수직방향으로 서로 이격되어 배치됨에 따라 메모리 게이트(180) 일측 제1접합영역(190)과 제2접합영역(200) 사이 메모리막(160)에 하나의 비트를 저장할 수 있고, 메모리 게이트(180) 타측 제1접합영역(190)과 제2접합영역(200) 사이 메모리막(160)에 또 다른 하나의 비트를 저장할 수 있다.

상술한 실시예에 따른 비휘발성 메모리 장치는 멀티비트 셀을 구현함으로써, 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다.

또한, 터널링 트랜지스터를 이용하여 SONOS 타입의 비휘발성 메모리 장치를 구현함으로써, 동작 바이어스를 감소시킬 수 있다. 동작 바이어스가 감소함에 따라 주변회로(예컨대, 차지펌프회로)의 사이즈도 감소시킬 수 있다. 이를 통해, 집적도를 더욱더 향상시킬 수 있다.

또한, 프로그램동작 및 소거동작시 FN터널링 방식을 사용할 수 있기 때문에 종래 HCI(Hot Carrier Injection) 방식 또는 BTBT(Band To Band Tuneling) 방식을 사용함에 따른 문제점 예컨대, 과도한 전력소모를 방지할 수 있다. 이는, 후술하는 동작 방법을 통해 자세히 설명하기로 한다.

이하에서는, 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작에 대하여 표 1을 참조하여 설명하기로 한다. 아래 표 1은 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작 조건에 대한 일례를 나타낸 것이다. 참고로, 표 1에서 '제1도전라인'은 메모리 게이트 일측(또는 좌측) 제1접합영역에 연결된 도전라인을 의미하고, '제2도전라인'은 메모리 게이트 타측(또는 우측) 제1접합영역에 연결된 도전라인을 의미한다. 표 1에서는 메모리 게이트 일측에서의 동작을 예시한 것이다. 그리고, 전원전압(VDD)을 외부에서 공급된 전압을 의미하고, 펌핑전압(VPP)은 전원전압(VDD)을 승압시킨 전압을 의미하며, 하프펌핑전압(half VPP)은 펌핑전압(VPP)의 절반에 해당하는 전압을 의미한다.

먼저, 프로그램동작은 FN터널링(Fowler-Nordheim tunneling) 방식을 이용할 수 있다. 구체적으로, 기판(100)을 플로팅시킨 상태에서 메모리 게이트(180), 제1도전라인 및 제2도전라인에 각각 하프펌핑전압(half VPP), 네거티브 하프펌핑전압(negative half VPP) 및 접지전압(GND)을 인가하는 방법으로 프로그램동작을 수행할 수 있다. 제1도전라인에 연결된 제1접합영역(190)과 메모리 게이트(180) 사이의 바이어스 차이에 의해 측면방향으로 이들이 서로 중첩되는 영역의 메모리막(160)에 전하가 트랩핑되면서 프로그램될 수 있다.

다음으로, 소거동작은 FN터널링(Fowler-Nordheim tunneling) 방식을 이용할 수 있다. 구체적으로, 기판(100)을 플로팅시킨 상태에서 메모리 게이트(180)에 네거티브 펌핑전압(negative VPP)을 인가하고, 제1도전라인 및 제2도전라인에 각각 접지전압(GND)을 인가하는 방법으로 소거동작을 수행할 수 있다. 프로그램동작과 마찬가지로 제1도전라인에 연결된 제1접합영역(190)과 메모리 게이트(180) 사이의 바이어스 차이에 의해 측면방향으로 이들이 서로 중첩되는 영역의 메모리막(160)에 전하가 디트랩핑되면서 소거될 수 있다.

다음으로, 리드동작은 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 포워드리드(Forward read) 방식을 이용할 수 있다. 포워드리드 방식은 단순한 구조의 셀 어레이를 구현할 수 있기 때문에 집적도 및 공정난이도 측면에서 유리하다. 리드동작은 제2도전라인 및 기판(100)에 각각 접지전압(GND)을 인가하고, 메모리 게이트(180) 및 제1도전라인에 각각 전원전압(VDD) 및 리드전압(Vread)을 인가하는 방법으로 수행할 수 있다.

이하에서는, 도 3 및 표 2를 참조하여 실시예에 따른 비휘발성 메모리 장치의 단위셀을 구비한 셀 어레이(cell array) 및 셀 어레이 동작 조건에 대한 일례를 설명하기로 한다. 설명의 편의를 위해 실시예에 따른 비휘발성 메모리 장치의 단위셀과 동일한 도면부호를 사용하였으며, 개별 구성에 대한 자세한 설명은 생략하기로 한다.

도 3은 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다.

도 3에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 하나의 웰(210)에 복수의 활성영역(220)이 배치될 수 있고, 각각의 활성영역(220)은 제1방향으로 연장된 라인타입일 수 있다. 복수의 활성영역(220)은 제2방향으로 소정 간격 이격되도록 배치될 수 있다.

메모리 게이트(180)를 포함하는 워드라인(WL)은 활성영역(220)과 교차하는 제2방향으로 연장된 라인타입일 수 있으며, 복수의 워드라인(WL)은 제1방향으로 소정 간격 이격되도록 배치될 수 있다.

워드라인(WL) 양측 기판(100) 표면에는 복수의 제1도전형을 갖는 제1접합영역(190)이 형성되어 있고, 워드라인(WL) 아래 기판(100) 내부에는 제2도전형의 제2접합영역(200)이 형성되어 있다. 제1접합영역(190)은 활성영역(220) 및 워드라인(WL)에 의해 정의된 공간에 대응하여 매트릭스 형태로 배치될 수 있다. 제2접합영역(200)은 워드라인(WL)에 대응하여 제2방향으로 연장된 라인타입일 수 있으며, 복수의 제2접합영역(200)은 제1방향으로 소정 간격 이격되도록 배치될 수 있다.

어느 하나의 워드라인(WL)을 기준으로 일측의 제1접합영역(190)은 N(N은 자연수)번째 비트라인(BL)에 연결되고, 타측의 제1접합영역(190)은 N+1(N은 자연수)번째 비트라인(BL)에 연결될 수 있다. 복수의 비트라인(BL)은 워드라인(WL)과 교차하는 제1방향으로 연장될 수 있다.

상술한 구조를 갖는 셀 어레이에서의 동작은 아래 표 2를 참조하여 설명하기로 한다.

먼저, 프로그램동작은 FN터널링(Fowler-Nordheim tunneling) 방식을 이용할 수 있다. 구체적으로, A셀에 대한 프로그램동작은 상술한 단위셀에서의 프로그램동작과 동일하다. 다만, 인가되는 바이어스의 크기는 환경에 따라 예시한 바와 같이 조절할 수 있다. 워드라인(WL)과 비트라인(BL) 사이의 바이어스 차이에 기인하여 전하가 트랩핑되는 바, B셀, C셀 및 D셀은 프로그램되지 않는다.

다음으로, 소거동작은 FN터널링(Fowler-Nordheim tunneling) 방식을 이용할 수 있다. 구체적으로, A셀에 대한 소거동작은 상술한 단위셀에서의 소거동작과 동일하다. 다만, 인가되는 바이어스의 크기는 환경에 따라 예시한 바와 같이 조절할 수 있다. 프로그램동작과 마찬가지로 워드라인(WL)과 비트라인(BL) 사이의 바이어스 차이에 기인하여 전하가 디트랩핑되는 바, B셀, C셀 및 D셀은 소거되지 않는다.

리드동작은 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 포워드리드(Forward read) 방식을 이용할 수 있다. 구체적으로, A셀에 대한 리드동작은 상술한 단위셀에서의 리드동작과 동일하다.

이하에서는, 실시예에 따른 비휘발성 메모리 장치의 제조방법에 대한 일례를 도 4a 내지 도 4f 참조하여 설명하기로 한다. 도 4a 내지 도 4f는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도 1에 도시된 A-A'절취선을 도시한 공정단면도이다.

도 4a에 도시된 바와 같이, 기판(14)을 준비한다. 기판(14)은 반도체 기판을 사용할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체 기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(14)으로는 지지기판(11), 매몰절연층(12) 및 단결정 실리콘층(13)이 적층된 SOI 기판을 사용할 수 있다.

다음으로, 기판(14)에 제2도전형의 웰(15)을 형성한다. 웰(15)은 기판(14)에 선택적으로 제2도전형의 불순물을 이온주입하고, 연속해서 어닐공정을 진행하는 일련의 공정을 통해 형성할 수 있다. 이때, 웰(15)의 저면이 매몰절연층(12)에 접하도록 형성할 수 있다.

도 4b에 도시된 바와 같이, 기판(14)을 선택적으로 식각하여 소자분리 트렌치(16)를 형성함과 동시에 메모리 트렌치(17)를 형성한다. 기판(14) 표면을 기준으로 소자분리 트렌치(16) 및 메모리 트렌치(17)의 깊이는 웰(15)의 깊이보다 작게 형성할 수 있다. 즉, 소자분리 트렌치(16) 및 메모리 트렌치(17)의 저면과 매몰절연층(12)은 수직방향으로 소정 간격 이격되도록 형성할 수 있다. 소자분리 트렌치(16) 및 메모리 트렌치(17)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다. 소자분리 트렌치(16) 및 메모리 트렌치(17)는 경사진 측벽을 가질 수 있다. 소자분리 트렌치(16) 및 메모리 트렌치(17)는 서로 동일한 종횡비를 갖거나, 또는 서로 상이한 종횡비를 가질 수 있다. 따라서, 소자분리 트렌치(16) 및 메모리 트렌치(17)는 각각 개별적인 식각공정을 통해 형성할 수도 있다.

다음으로, 메모리 트렌치(17) 저면 아래 기판(14)에 제2도전형의 제2접합영역(18)을 형성한다. 제2접합영역(18)은 메모리 트렌치(17)의 저면을 오픈하는 마스크패턴(미도시)을 이온주입장벽으로 기판(14)에 제2도전형의 불순물을 이온주입하고, 연속해서 어닐공정을 진행하는 일련의 공정을 통해 형성할 수 있다. 제2접합영역(18)의 불순물 도핑농도는 웰(15)의 불순물 도핑농도보다 크게 형성할 수 있다.

도 4c에 도시된 바와 같이, 소자분리 트렌치(16) 및 메모리 트렌치(17)를 포함한 기판(14) 표면을 따라 균일한 두께를 갖는 제1절연막(19)을 형성한다. 제1절연막(19)은 소자분리 트렌치(16) 및 메모리 트렌치(17) 표면의 손상(또는 결함)일 치유하기 위해 열산화막으로 형성할 수 있다. 참고로, 열산화막은 열산화법(thermal oxidation)으로 형성된 산화막을 의미한다.

다음으로, 제1절연막(19) 상에 소자분리 트렌치(16) 및 메모리 트렌치(17)를 포함한 기판(14) 표면을 따라 균일한 두께를 갖는 제2절연막(20)을 형성한다. 제2절연막(20)은 질화막으로 형성할 수 있다.

다음으로, 메모리 트렌치(17) 저면에 형성된 제1절연막(19) 및 제2절연막(20)을 선택적으로 식각한다. 식각공정은 건식식각으로 진행할 수 있다. 한편, 식각공정시 메모리 트렌치(17) 저면에 형성된 제1절연막(19)이 잔류하도록 제2절연막(20)만을 식각할 수도 있다.

도 4d에 도시된 바와 같이, 제2절연막(20) 상에 소자분리 트렌치(16) 및 메모리 트렌치(17)를 포함한 기판(14) 표면을 따라 균일한 두께를 갖는 제3절연막(21)을 형성한다. 제3절연막(21)은 산화막으로 형성할 수 있다.

다음으로, 제3절연막(21) 상에 소자분리 트렌치(16) 및 메모리 트렌치(17)를 갭필하고 기판(14) 전면을 덮는 갭필절연막(23)을 형성한 이후에 기판(14) 표면이 노출될때까지 평탄화공정을 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 진행할 수 있다. 갭필절연막(23)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 일례로, 갭필절연막(23)은 산화막으로 형성할 수 있다.

이로써, 소자분리 트렌치(16), 소자분리 트렌치(16) 표면에 형성되고 제1절연막(19), 제2절연막(20) 및 제3절연막(21)이 순차적으로 적층된 라이너막(22), 및 라이너막(22) 상에서 소자분리 트렌치(16)를 갭필하는 갭필절연막(23)을 포함하는 소자분리구조물을 형성할 수 있다. 아울러, 소자분리구조물을 형성함에 따라 기판(14)에 활성영역을 정의할 수 있다.

도 4e에 도시된 바와 같이, 메모리 트렌치(17) 내 갭필절연막(23)을 제거하기 위한 식각공정을 진행한다. 이를 위한 식각공정은 습식식각으로 진행할 수 있으며, 갭필절연막(23)을 제거하는 과정에서 제3절연막(21)도 함께 제거될 수 있다.

다음으로, 메모리 트렌치(17) 표면 즉, 측면 및 전면에 전하차단막(24)을 형성한다. 이때, 메모리 트렌치(17)의 저면에 형성되는 전하차단막(24)이 메모리 트렌치(17)의 측면에 형성되는 전하차단막(24)의 두께보다 더 두껍게 형성할 수 있다. 전하차단막(24)은 산화막으로 형성할 수 있다.

이로써, 메모리 트렌치(17) 내부에 터널절연막으로 작용하는 제1절연막(19), 전하트랩막으로 작용하는 제2절연막(20) 및 전하차단막(24)이 순차적으로 적층된 메모리막(25)을 형성할 수 있다.

도 4f에 도시된 바와 같이, 메모리막(25) 상에 메모리 트렌치(17)를 갭필하는 게이트전극(26)을 형성한다. 게이트전극(26)은 폴리실리콘막으로 형성할 수 있다. 이로써, 메모리 트렌치(17), 메모리막(25) 및 게이트전극(26)을 포함하는 메모리 게이트를 형성할 수 있다.

다음으로, 메모리 게이트 양측 기판(14) 표면에 복수의 제1도전형을 갖는 제1접합영역(27)을 형성한다.

이후, 도면에 도시하지는 않았지만 공지된 반도체 장치 제조기술을 이용하여 장치를 완성할 수 있다.

상술한 바와 같이, 소자분리구조물의 라이너막(22)을 SONOS 타입의 비휘발성 메모리 장치의 메모리막(25)으로 사용함에 따라 공정을 단순화시킬 수 있다.

이하에서는, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 활용분야에 대한 일례를 도 5를 참조하여 간략히 설명하기로 한다.

도 5는 실시예에 따른 전자장치의 구성도이다.

도 5에 도시된 바와 같이, 전자장치(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 전자장치(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP) 등 각종 시스템 온 칩(System on Chip, SoC)일 수 있다.

기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 전자장치(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 전자장치(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 전자장치(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.

버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

실시예에 따른 전자장치(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.

실시예에 따른 전자장치(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 전자장치(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다. 특히, 비휘발성 메모리로서 상술한 실시예들에 따른 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 임베디드 메모리부(1140)는 기판에 형성된 메모리 트렌치, 메모리 트렌치 표면에 형성된 메모리막과 메모리막 상에서 메모리 트렌치를 갭필하는 게이트전극을 포함하는 메모리 게이트, 메모리 게이트 양측 기판 표면에 형성된 복수의 제1도전형을 갖는 제1접합영역 및 메모리 게이트 아래 기판 내부에 형성된 제2도전형의 제2접합영역를 포함할 수 있다. 상술한 임베디드 메모리부(1140)는 셀 구조가 단순하고 멀티비트 셀이기 때문에 집적도 향상이 용이하다. 또한, 터널링 트랜지스터를 이용하여 SONOS 타입의 비휘발성 메모리 장치를 구현하기 때문에 동작 바이어스를 감소시킬 수 있다. 또한, 동작시 FN터널링 방식을 사용하여 과도한 전력소모를 방지할 수 있다. 따라서, 임베디드 메모리부(1140) 및 임베디드 메모리부(1140)를 포함한 전자장치(1100)의 소형화, 고성능화가 가능하다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 전자장치(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.

미디어처리부(1170)는 전자장치(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 고선명 오디오(High Definition Audio, HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface, HDMI) 컨트롤러 등을 포함할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 기판 110 : 소자분리 트렌치
120 : 라이너막 130 : 갭필절연막
140 : 소자분리구조물 150 : 메모리 트렌치
160 : 메모리막 170 : 게이트전극
180 : 메모리 게이트 190 : 제1접합영역
200 : 제2접합영역 210 : 웰
220 : 활성영역

Claims (8)

1. 기판에 형성된 메모리 트렌치;
   상기 메모리 트렌치 표면에 형성된 메모리막과 상기 메모리막 상에서 상기 메모리 트렌치를 갭필하는 게이트전극을 포함하는 메모리 게이트;
   상기 메모리 게이트 양측 상기 기판 표면에 형성된 복수의 제1도전형을 갖는 제1접합영역; 및
   상기 메모리 게이트 아래 기판 내부에 형성된 제2도전형의 제2접합영역
   을 포함하는 비휘발성 메모리 장치.
   
2. 제1항에 있어서,
   상기 기판에 형성되어 활성영역을 정의하는 소자분리구조물; 및
   상기 활성영역에 대응하여 상기 기판에 형성된 제2도전형의 웰
   을 더 포함하는 비휘발성 메모리 장치.
   
3. 제2항에 있어서,
   상기 소자분리구조물은
   상기 기판에 형성된 소자분리 트렌치;
   상기 소자분리 트렌치 표면에 형성된 라이너막; 및
   상기 라이너막 상에서 상기 소자분리 트렌치를 갭필하는 갭필절연막
   을 포함하는 비휘발성 메모리 장치.
   
4. 제1항에 있어서,
   상기 기판은 지지기판, 매몰절연층 및 활성층 순차적으로 적층된 SOI기판을 포함하는 비휘발성 메모리 장치.
   
5. 제1항에 있어서,
   상기 메모리막은 터널절연막, 전하트랩막 및 전하차단막이 순차적으로 적층된 적층막을 포함하는 비휘발성 메모리 장치.
   
6. 제5항에 있어서,
   상기 터널절연막 및 상기 전하트랩막은 상기 메모리 트렌치 측면에만 형성되고, 상기 전하차단막은 상기 메모리 트렌치 측면 및 저면에 형성되는 비휘발성 메모리 장치.
   
7. 제6항에 있어서,
   상기 전하차단막은 상기 메모리 트렌치 측면에 형성되는 두께보다 상기 메모리 트렌치 저면에 형성되는 두께가 더 두꺼운 비휘발성 메모리 장치.
   
8. 제1항에 있어서,
   상기 제2접합영역은 메모리 트렌치 저면 아래 기판에 위치하는 비휘발성 메모리 장치.

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