KR20090002617A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20090002617A
KR20090002617A KR1020070066123A KR20070066123A KR20090002617A KR 20090002617 A KR20090002617 A KR 20090002617A KR 1020070066123 A KR1020070066123 A KR 1020070066123A KR 20070066123 A KR20070066123 A KR 20070066123A KR 20090002617 A KR20090002617 A KR 20090002617A
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Abstract

본 발명은 서로 다른 깊이를 갖는 트렌치를 포함하는 반도체 소자의 제조방법에 있어서, 마스크 공정 수를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치가 서로 다른 깊이로 형성될 제1 및 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1 및 제2 영역이 국부적으로 노출되도록 상기 기판 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각하여 상기 제1 및 제2 영역에 각각 제1 트렌치를 형성하는 단계와, 상기 제1 영역에 형성된 상기 제1 트렌치는 매립되고, 상기 제2 영역에 형성된 상기 제1 트렌치 내부에서는 라이너 형태로 매립되도록 희생막을 형성하는 단계와, 상기 제2 영역에 형성된 상기 제1 트렌치의 저부가 일부 노출되도록 상기 희생막을 식각하는 단계와, 식각된 상기 희생막을 식각 마스크로 상기 제2 영역에 형성된 상기 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 플래시 메모리 소자, 트렌치, 비정질카본막

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 제조방법, 더욱 구체적으로는 비휘발성 메모리 소자의 소자 분리막용 트렌치(trench) 형성방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.
일반적으로, 낸드 플래시 메모리 소자는 복수 개의 메모리 셀이 형성되는 메모리 셀 어레이 영역과, 메모리 셀을 구동시키기 위한 구동회로가 형성되는 주변회로 영역으로 분리된다. 메모리 셀은 터널링 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트로 이루어진 게이트 전극과, 이온주입공정을 통해 형성된 접합영역(소스 및 드레인 영역)으로 이루어진다. 구동회로는, 각종 신호 지연회로, 고전압 안정화 회로, 기준 전압 생성회로, 디코더(decoder), 페이지 버퍼(page buffer) 등을 포함한다.
도 1a 내지 도 1e는 종래기술에 따른 낸드 플래시 메모리 소자의 소자 분리막용 트렌치 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서, "CELL"은 셀 영역을 나타내고, "PERI(HVN)"는 고전압 트랜지스터가 형성될 주변회로 영역을 나타낸다. 또한, "'PERI(HVN)"는 설명의 편의를 위해 "PERI"로 표기하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 터널링 절연막(101)을 형성한다.
이어서, 터널링 절연막(101) 상에 플로팅 게이트용 도전막(102)을 형성한다.
이어서, 도전막(102) 상에 제1 감광막 패턴(103)을 형성한다. 이때, 제1 감광막 패턴(103)은 주변회로 영역(PERI)은 모두 닫히고, 셀 영역(CELL)은 국부적으로 개방된 개구부를 갖는다.
이어서, 도 1b에 도시된 바와 같이, 제1 감광막 패턴(103)을 식각 마스크로 셀 영역(CELL)에 형성된 도전막(102A), 터널링 절연막(101A) 및 기판(100A)을 일부 식각한다. 이로써, 셀 영역(CELL)의 기판(100A) 내에 소자 분리막용 제1 트렌치(104)가 형성된다.
이어서, 도 1c에 도시된 바와 같이, 제1 감광막 패턴(103, 도 1b참조)을 제거한 후, 제2 감광막 패턴(105)을 형성한다. 이때, 제2 감광막 패턴(105)은 셀 영역(CELL)은 모두 닫히고, 주변회로 영역(PERI)은 국부적으로 개방된 개구부를 갖는 다.
이어서, 도 1d에 도시된 바와 같이, 제2 감광막 패턴(105)을 식각 마스크로 주변회로 영역(PERI)에 형성된 도전막(102B), 터널링 절연막(101B) 및 기판(100B)을 일부 식각한다. 이로써, 주변회로 영역(PERI)에는 제1 트렌치(104, 도 1b참조)보다 깊고 넓은 폭을 갖는 고전압 트랜지스터 소자 분리막용 제2 트렌치(106)가 형성된다.
이어서, 도 1e에 도시된 바와 같이, 제2 감광막 패턴(105, 도 1d참조)을 제거한다.
이와 같이, 종래기술에 따른 낸드 플래시 메모리 소자의 트렌치 형성방법에서는 셀 영역과 주변회로 영역에 형성되는 트렌치 깊이를 서로 다르게 이원화하여 형성하고 있다. 셀 영역과 같이 조밀한 영역에서는 소자 분리막용 절연막의 매립 특성을 확보하기 위해 얕게 트렌치를 형성하고, 고전압 트랜지스터가 형성될 주변회로 영역에서는 항복전압 특성을 확보하기 위해 비교적 깊게 트렌치를 형성하고 있다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 트렌치 형성방법에서는 2번의 마스크 공정(감광막 도포, 노광 및 현상공정 포함)을 실시하여 셀 영역과 주변회로 영역에 각각 서로 다른 깊이를 갖는 트렌치를 형성하기 때문에 공정이 복잡해진다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 서로 다른 깊이를 갖는 트렌치를 포함하는 반도체 소자의 제조방법에 있어서, 마스크 공정 수를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 트렌치가 서로 다른 깊이로 형성될 제1 및 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1 및 제2 영역이 국부적으로 노출되도록 상기 기판 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각하여 상기 제1 및 제2 영역에 각각 제1 트렌치를 형성하는 단계와, 상기 제1 영역에 형성된 상기 제1 트렌치는 매립되고, 상기 제2 영역에 형성된 상기 제1 트렌치 내부에서는 라이너 형태로 매립되도록 희생막을 형성하는 단계와, 상기 제2 영역에 형성된 상기 제1 트렌치의 저부가 일부 노출되도록 상기 희생막을 식각하는 단계와, 식각된 상기 희생막을 식각 마스크로 상기 제2 영역에 형성된 상기 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 서로 다른 깊이를 갖는 이원화된 트렌치를 포함하는 반도체 소자의 제조방법에 있어서, 마스크 공정 대신에 제거공정이 용이한 비정질카본막을 식각 마스크로 이용하여 트렌치를 형성함으로써 공정을 단순화시킬 수 있다.
둘째, 본 발명에 의하면, 셀 영역과 주변회로 영역 간에 잔류되는 하드 마스크의 두께를 균일하게 제어함으로써 후속 소자 분리막용 절연막 매립 특성을 개선시켜 소자 분리막용 절연막, 예컨대 HDP(High Density Plasma)막 연마 공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정에서도 균일한 연마 특성을 확보할 수 있다.
보충설명하면, 종래기술에서와 같이 주변회로 영역에 깊은 트렌치를 형성하기 위해 별도의 마스크 공정을 진행하는 경우 식각량이 많은 주변회로 영역의 하드 마스크는 상대적으로 많이 식각되어 그 두께가 낮아지고, 셀 영역에서는 두껍게 잔류되어 후속 소자 분리막용 절연막 매립 공정시 두 영역 간의 단차에 의해 매립 불량이 발생된다. 하지만, 본 발명에서는 비정질카본막을 식각 장벽층으로 이용함에 따라 하드 마스크의 손실이 일어나지 않아 두 영역 간의 단차는 거의 발생되지 않는다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 낸드 플래시 메모리 소자의 트렌치 형성방법을 예로 들어 설명한다. 또한, 각 도면에 표시된 "CELL"은 셀 영역을 나타내고, "PERI(HVN)"는 고전압 트랜지스터가 형성될 주변회로 영역을 나타낸다. 또한, "'PERI(HVN)"는 설명의 편의를 위해 "PERI"로 표기하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)을 형성한 후 그 내부에 p-웰(p-type well)(미도시)을 형성한다.
이어서, p-웰 내의 채널 영역 내에 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(200) 계면에 질화층을 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(201) 상에 플로팅 게이트용 도전막(202)을 형성한다. 이때, 도전막(202)은 도전성을 갖는 물질로 320~550Å 두께로 형성할 수 있다. 예컨대 다결정실리콘, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가 스로는 포스핀(PH3), 3염화불소(BCl3)또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(202) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(207) 증착공정 및 제거공정시 도전막(202)의 손상을 방지하기 위해 형성하며, 하드 마스크(207)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(207)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 실리콘산화막(SiO2)으로 형성한다.
이어서, 완충막 상에 하드 마스크(207)를 형성할 수도 있다. 이때, 하드 마스크(207)는 질화막(203), 산화막(204), 비정질카본막(amorphous carbon)(205), 실리콘산화질화막(SiON)(206)으로 이루어질 수 있다. 이외에도, 하드 마스크(207)는 질화막 단일막으로 형성하거나, 질화막-산화막이 적층된 적층막으로 형성할 수도 있다. 또한, 질화막-비정질카본막-실리콘산화질화막이 적층된 적층막으로 형성할 수도 있다.
한편, 질화막(203)은 400~600Å, 바람직하게는 500Å 두께로 실리콘이 함유된 질화막, 예컨대 실리콘질화막(Si3N4)로 형성하고, 산화막(204)은 1200~1600Å, 바람직하게는 1400Å 두께로 실리콘이 함유된 산화막, 예컨대 실리콘산화막(SiO2)으로 형성한다. 또한, 비정질카본막(205)은 2000~3000Å, 바람직하게는 2500Å 두께로 형성하고, 실리콘산화질화막(206)은 200~400Å, 바람직하게는 300Å 두께로 형성한다.
이어서, 하드 마스크(207) 상에 감광막 패턴(208)을 형성한다. 이때, 감광막 패턴(208)은 셀 영역(CELL)과 주변회로 영역(PERI)이 국부적으로 개방된 개구부를 갖는다. 여기서, 개구부의 개수는 소자의 고집적화에 따라 적절히 변경될 수 있으나, 주변회로 영역(PERI)에 비해 셀 영역(CELL)에서 많은 개수로 조밀하게 형성된다. 또한, 주변회로 영역(PERI)에서 셀 영역(CELL)에 비해 큰 폭을 갖도록 형성된다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(208)을 식각 마스크로 하드 마스크(207A)를 식각한다. 이때, 식각공정은 동일 식각 챔버 내에서 인-시튜(in-situ) 공정으로 공급되는 식각 가스만을 변경하여 실리콘산화질화막(206A), 비정질카본막(205A), 산화막(204A) 및 질화막(203A)을 한번에 식각하거나, 실리콘산화질화막(206A), 비정질카본막(205A)을 먼저 식각한 후 감광막 패턴(208)을 제거한 다음, 식각된 비정질카본막(205A)을 식각 장벽층으로 산화막(204A)과 질화막(203A)을 식각할 수도 있다.
한편, 도시되진 않았지만 하드 마스크(207A) 식각공정시 질화막(203A)은 식각 저지층으로 기능하도록 할 수도 있다. 그 이유는 산화막(204A)과 비정질카본 막(205A) 등이 비교적 두껍게 형성되어 있는 상태에서 이들을 동시에 식각하는 경우 식각 제어가 어려워 도전막(202)이 손상될 수 있기 때문이다. 따라서, 질화막(203A)을 식각 저지층으로 이용하여 질화막(203A) 상에서 식각이 멈추도록 공정을 제어할 수 있다. 또한, 질화막(203A) 상에 산화막(204A) 잔류물이 존재하지 않도록 과도 식각할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(208, 도 2b참조)을 제거한다. 이때, 감광막 패턴(208) 제거공정은 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정으로 실시하며, 이 공정에 의해 비정질카본막(205A, 도 2b참조) 또한 제거된다.
한편, 비정질카본막(205A)은 감광막 패턴(208) 제거공정시 모두 제거하지 않고, 도전막(202) 식각공정시 식각 마진(etch margin)을 확보하기 위해 일정 두께로 잔류시킬 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 도 2b에서 감광막 패턴(208) 형태로 식각된 산화막(204B)과 질화막(203A) 패턴들을 식각 장벽층으로 도전막(202A)과 터널링 절연막(201A)을 식각한다. 이때, 식각공정은 도전막(202A)을 먼저 식각한 후 터널링 절연막(201A)을 식각하며, 도전막(202A) 식각 및 터널링 절연막(201A) 식각 후 각각 세정공정을 더 추가할 수도 있다. 이때, 세정공정은 120℃에서 H2SO4와 H2O2 용액이 혼합된 혼합용액(H2SO4:H2O2=4:1)으로 10분 동안 실시한 후 205℃에서 NH4OH, H2O2 및 H2O 용액이 혼합된 혼합용액(NH4OH:H2O2:H2O=1:4:20)으로 10분 동안 실시할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 기판(200A)을 일정 깊이로 식각하여 제1 트렌치(209)를 형성한다. 이때, 제1 트렌치(209) 형성공정은 도 2d에서 실시된 도전막(202A)과 터널링 절연막(201A) 식각공정과 동일 챔버 내에서 인-시튜 공정으로 실시할 수도 있다. 또한, 제1 트렌치(209)는 셀 영역(CELL)에 비해 주변회로 영역(PERI)에서 더 큰 폭으로 형성한다. 또한, 제1 트렌치(209)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)의 활성영역을 정의하기 위해 셀 영역(CELL)에서 라인 형태로 형성한다.
이어서, 도 2f에 도시된 바와 같이, 셀 영역(CELL)에 형성된 제1 트렌치(209, 도 2e참조)는 모두 매립되고, 주변회로 영역(PERI)에 형성된 제1 트렌치(209)는 라이너 형태(liner type)로 매립되도록 희생막, 예컨대 카본이 함유된 막, 더욱 구체적으로 비정질카본막(210)을 형성한다. 이때, 비정질카본막(210)은 제1 트렌치(209)에 의해 정의된 셀 영역(CELL)의 활성영역 피치(pitch)의 1/2~1(활성영역의 피치) 배수의 두께로 형성한다. 여기서, 활성영역의 피치라 함은 라인 형태로 정의된 활성영역의 선폭과 셀 영역(CELL)에 형성된 제1 트렌치(209) 선폭의 합을 의미한다. 또한, 라이너 형태라 함은 제1 트렌치(209) 저부에 매립되는 두께보다 작은 두께로 측벽에 형성된 형태를 의미하는 것으로서, 제1 트렌치(209)의 내부 측벽 사이에는 빈 공간이 존재한다.
이어서, 도 2g에 도시된 바와 같이, 전면 식각공정, 예컨대 에치백(etch back) 공정을 실시하여 주변회로 영역(PERI)에 형성된 제1 트렌치(209, 도 2e참조) 의 저면이 노출되도록 비정질카본막(210A)을 식각한다. 이때, 식각공정은 산소(O2) 플라즈마를 이용한 애싱공정을 이용하여 트렌치(209) 저면이 노출될 때까지 실시한다.
이어서, 도 2h에 도시된 바와 같이, 비정질카본막(210B)을 식각 장벽층으로 주변회로 영역(PERI)에 형성된 제1 트렌치(209, 도 2e참조)를 통해 노출되는 기판(200B)을 식각하여 제1 트렌치(209)와 연통된 제2 트렌치(211)를 형성한다. 이때, 제2 트렌치(211)는 제1 트렌치(209) 저부로부터 기판(200B) 방향으로 일정 깊이 후퇴된다.
이어서, 도시되진 않았지만, 애싱공정을 실시하여 비정질카본막(210B)을 제거한다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자를 예로 들어 기술되었으나, 이는 설명의 편의를 위한 것으로서, 서로 다른 깊이를 갖는 복수 개의 트렌치가 요구되는 반도체 소자, 더욱 구체적으로는 저전압 트랜지스터(10V 이하)와 고전압 트랜지스터(20V 이상)가 모두 요구되는 반도체 소자, 또한 소자 분리막용 트렌치가 아닌 리세스 채널(recess channel)을 갖는 트랜지스터를 포함하는 반도체 소 자에도 적용할 수 있다. 예컨대, 리세스 채널을 갖는 트랜지스터의 경우, 트렌치 형성 후 그 내부면을 따라 게이트 절연막을 형성한 다음 트렌치가 매립되도록 게이트 절연막 상에 게이트 전극을 형성한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 100A, 100B, 200, 200A, 200B : 반도체 기판
101, 101A, 101B, 201, 201A, 201B : 터널링 절연막
102, 102A, 102B, 202, 202A, 202B : 도전막(플로팅 게이트)
103, 105, 208 : 감광막 패턴
104, 209 : 제1 트렌치
106, 211 : 제2 트렌치
203, 203A, 203B : 질화막
204, 204A, 204B : 산화막
205, 205A : 비정질카본막
206, 206A : 실리콘산화질화막
207, 207A : 하드 마스크
210, 210A, 210B : 비정질카본막

Claims (16)

  1. 트렌치가 서로 다른 깊이로 형성될 제1 및 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서,
    상기 제1 및 제2 영역이 국부적으로 노출되도록 상기 기판 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각하여 상기 제1 및 제2 영역에 각각 제1 트렌치를 형성하는 단계;
    상기 제1 영역에 형성된 상기 제1 트렌치는 매립되고, 상기 제2 영역에 형성된 상기 제1 트렌치 내부에서는 라이너 형태로 매립되도록 희생막을 형성하는 단계;
    상기 제2 영역에 형성된 상기 제1 트렌치의 저부가 일부 노출되도록 상기 희생막을 식각하는 단계; 및
    식각된 상기 희생막을 식각 마스크로 상기 제2 영역에 형성된 상기 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 영역에 형성된 상기 제1 트렌치는 상기 제2 영역에 형성된 상기 제 1 트렌치보다 좁은 폭으로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 트렌치는 상기 제1 영역에서 상기 제2 영역에서보다 더 조밀하게 형성하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 희생막은 카본이 함유된 막으로 형성하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 카본이 함유된 막은 비정질카본막으로 형성하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 희생막은 상기 제1 영역에 형성된 상기 제1 트렌치에 의해 정의되는 활성영역의 피치에 1/2~1 배수의 두께로 형성하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는,
    상기 기판 상에 질화막, 산화막, 비정질카본막 및 실리콘산화질화막을 순차적으로 형성하는 단계; 및
    상기 실리콘산화질화막, 상기 비정질카본막, 상기 산화막 및 상기 질화막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는,
    상기 기판 상에 질화막, 산화막, 비정질카본막 및 실리콘산화질화막을 순차적으로 형성하는 단계;
    상기 실리콘산화질화막과 상기 비정질카본막을 식각하는 단계;
    식각된 상기 비정질카본막과 상기 실리콘산화질화막을 식각 마스크로 상기 산화막과 상기 질화막을 식각하는 단계; 및
    식각된 상기 비정질카본막과 상기 실리콘산화질화막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 하드 마스크 패턴은 질화막, 산화막, 비정질카본막 또는 이들이 적층된 적층막으로 형성하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치보다 좁은 폭으로 형성하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계 전,
    상기 기판 상에 터널링 절연막을 형성하는 단계; 및
    상기 터널링 절연막 상에 플로팅 게이트용 도전막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제2 트렌치를 형성하는 단계 후,
    식각된 상기 희생막을 제거하는 단계; 및
    상기 제1 및 제2 트렌치가 매립되도록 소자 분리막을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변회로 영역인 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 제2 영역은 고전압 트랜지스터가 형성될 영역인 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 제2 트렌치를 형성하는 단계 후,
    식각된 상기 희생막을 제거하는 단계;
    상기 제1 및 제2 트렌치의 내부면을 따라 게이트 절연막을 형성하는 단계; 및
    상기 제1 및 제2 트렌치가 매립되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 희생막을 식각하는 단계는 에치백 공정으로 실시하는 반도체 소자의 제조방법.
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