CN115863414A - 晶体管器件及其制备方法 - Google Patents

Abstract

本公开涉及一种晶体管器件及其制备方法。所述晶体管器件包括：衬底、栅氧层、栅极、第一电极区和第二电极区。衬底具有阱区，阱区内设有沟槽及分别位于沟槽两侧的第一掺杂区和第二掺杂区。栅氧层随形覆盖沟槽的槽壁，栅极覆盖栅氧层并填充沟槽。第一电极区位于第一掺杂区内部且与栅氧层之间具有第一间隔；第二电极区位于第二掺杂区内部且与栅氧层之间具有第二间隔。栅极的顶面与第一掺杂区及第二掺杂区的顶面位于同一平面。所述晶体管器件可以提升晶体管器件电连接的可靠性并可以减少插塞的设置数量，从而有利于提升晶体管器件的集成度并提高半导体产品的性能。

Description

晶体管器件及其制备方法

技术领域

本申请涉及半导体领域，特别是涉及一种晶体管器件及其制备方法。

背景技术

半导体产品中通常设置有晶体管器件阵列，晶体管器件包括栅极、栅氧层和源区、漏区等。晶体管器件阵列的上方可以设置金属互连层，以使得各晶体管器件的栅极及源区、漏区分别通过配套的插塞与金属互连层对应连接，并通过金属互连层连接至外部控制电路。如此利用外部控制电路实现晶体管器件的开闭控制。

然而，随着晶体管器件在单位面积上的布置密度持续增大，与之配套的插塞的设置密度也随之增大。密集且繁多的插塞占用了过多的空间，不利于进一步提升晶体管器件的集成度，同时也给晶体管器件电连接的可靠性以及绝缘防护带来了挑战。

发明内容

基于此，本公开实施例提供一种晶体管器件及其制备方法，可以提升晶体管器件电连接的可靠性并可以减少插塞的设置数量，从而有利于提升晶体管器件的集成度并提高半导体产品的性能。

一方面，本公开实施例提供了一种晶体管器件，包括：衬底、栅氧层、栅极、第一电极区和第二电极区。衬底具有阱区；阱区内设有沟槽及分别位于沟槽两侧的第一掺杂区和第二掺杂区。栅氧层随形覆盖沟槽的槽壁。栅极覆盖栅氧层并填充沟槽。第一电极区位于第一掺杂区内部且与栅氧层之间具有第一间隔。第二电极区位于第二掺杂区内部且与栅氧层之间具有第二间隔。其中，栅极的顶面与第一掺杂区及第二掺杂区的顶面位于同一平面。第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均大于目标值。

在一些实施例中，目标值的范围包括：20Å～30Å。

本公开实施例中，将第一电极区设置于第一掺杂区内部，将第二电极区设置于第二掺杂区内部，并设置栅极的顶面与第一掺杂区及第二掺杂区的顶面位于同一平面。如此，方便于根据栅极、第一电极区和第二电极区彼此间的电连接关系，在栅极顶面与相邻的第一掺杂区顶面或第二掺杂区顶面直接形成平面接触层，以实现栅极和第一电极区或第二电极区的对应连接。因此，相较于第一电极区和第二电极区分别位于对应掺杂区的表面，而栅极和第一电极区或第二电极区之间需要采用外接导线来相连，本公开实施例采用前述结构，可以有效提升晶体管器件电连接的可靠性。

并且，本公开实施例可以于互连栅极和第一掺杂区或第二掺杂区的接触层上方形成一个插塞，也即使得互连的栅极和第一掺杂区或第二掺杂区可以共用插塞，从而有利于减少晶体管器件阵列中插塞的总数量，以提升晶体管器件的集成度。

此外，本公开实施例中，第一电极区位于第一掺杂区内部且与栅氧层之间具有第一间隔，第二电极区位于第二掺杂区内部且与栅氧层之间具有第二间隔，第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均大于目标值，可以确保第一电极区和第二电极区均与栅极在不同方向上具有间隔，也即：通过控制第一电极区和第二电极区在对应掺杂区内的形成位置，可以控制沟道区的形状及长度，以及避免第一电极区和第二电极区与栅极发生边缘漏电，从而确保晶体管器件的性能。进而能够确保晶体管器件所在半导体产品的性能。

在一些实施例中，沟槽的深度小于第一掺杂区和第二掺杂区的深度。

可选地，第一电极区位于第一掺杂区的底部；第二电极区位于第二掺杂区的底部。

本公开实施例中，设置第一电极区位于第一掺杂区的底部，第二电极区位于第二掺杂区的底部，利于使得第一掺杂区和第一电极区之间构成浓度梯度，第二掺杂区和第二电极区之间构成浓度梯度。从而有利于降低热载流子效应，以进一步提升晶体管器件的性能。

可选地，第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均小于沟槽的深度。

本公开实施例中，设置第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均小于沟槽的深度，利于使得第一电极区和第二电极区之间所能形成的沟道区的长度可以大于沟槽的宽度，从而有利于改善短沟道效应，以进一步提升晶体管器件的性能。

在一些实施例中，所述晶体管器件还包括：介电图案层、第一接触层和第二接触层。介电图案层覆盖第二掺杂区的部分顶面，以及栅氧层位于第二掺杂区和栅极之间的顶面。第一接触层覆盖第一掺杂区的顶面、栅极的顶面以及栅氧层位于第一掺杂区和栅极之间的顶面。

第二接触层覆盖第二掺杂区未被介电图案层覆盖的顶面。

本公开实施例中，可以利用介电图案层于栅极及栅氧层、第一掺杂区、第二掺杂区的顶面形成开口图案，然后在开口图案内设置接触层以实现对应部分的连接，并利用介电图案层实现不同接触层之间的隔离。其中，第一接触层覆盖第一掺杂区的顶面、栅极的顶面以及栅氧层位于第一掺杂区和栅极之间的顶面，可以实现栅极与第一掺杂区内第一电极区的电性连接。第一接触层和第二接触层之间可以通过介电图案层有效隔离。

在一些实施例中，第一接触层、第二接触层和介电图案层背离衬底的表面位于同一平面。如此，有利于减薄晶体管器件的厚度，以实现晶体管器件的轻薄化。

在一些实施例中，所述晶体管器件还包括：层间介质层、第一插塞和第二插塞。层间介质层覆盖介电图案层、第一接触层和第二接触层，且具有第一通孔和第二通孔。第一通孔暴露出部分第一接触层，第二通孔暴露出部分第二接触层。第一插塞位于第一通孔，并与第一接触层相连接。第二插塞位于第二通孔，并与第二接触层相连接。

本公开实施例中，设置插塞与接触层对应地连接，而不必为栅极、第一电极区以及第二电极区均设置配套的插塞，有利于减少晶体管器件阵列中插塞的总数量，以提升晶体管器件的集成度。

在一些实施例中，所述晶体管器件还包括：金属互连层。金属互连层位于层间介质层、第一插塞和第二插塞背离衬底的表面。

在一些实施例中，阱区的数量为多个，且多个阱区包括第一类型阱区和第二类型阱区。所述晶体管器件还包括：隔离结构。隔离结构位于相邻第一类型阱区和第二类型阱区之间。

另一方面，本公开实施例提供了一种晶体管器件的制备方法，用于制备上述一些实施例中的晶体管器件。前述晶体管器件所具有的技术优势，该制备方法也均具备，此处不再详述。

所述制备方法包括如下步骤。

提供衬底，于衬底内形成阱区。

于阱区内形成沟槽。

形成随形覆盖沟槽的槽壁的栅氧层。

形成覆盖栅氧层并填充沟槽的栅极。

在阱区内形成位于沟槽两侧的第一掺杂区和第二掺杂区。

于第一掺杂区内部形成第一电极区，第一电极区与栅氧层之间具有第一间隔。

于第二掺杂区内部形成第二电极区，第二电极区与栅氧层之间具有第二间隔。

上述栅极的顶面与第一掺杂区及第二掺杂区的顶面位于同一平面。上述第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均大于目标值。

在一些实施例中，形成第一电极区和所第二电极区之后，所述制备方法还包括如下步骤。

形成介电图案层，介电图案层具有第一开口和第二开口；其中，第一开口暴露出第一掺杂区的顶面、栅极的顶面以及栅氧层位于第一掺杂区和栅极之间的顶面；第二开口暴露出部分第二掺杂区的顶面。

于第一开口内形成第一接触层。

于第二开口内形成第二接触层。

在一些实施例中，所述制备方法还包括如下步骤。

形成覆盖介电图案层、第一接触层和第二接触层的层间介质层。层间介质层具有第一通孔和第二通孔。第一通孔暴露出部分第一接触层，第二通孔暴露出部分第二接触层。

于第一通孔内形成第一插塞。

于第二通孔内形成第二插塞。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一些实施例中提供的一种晶体管器件的剖面示意图；

图2为一些实施例中提供的另一种晶体管器件的剖面示意图；

图3为一些实施例中提供的又一种晶体管器件的剖面示意图；

图4为一些实施例中提供的又一种晶体管器件的剖面示意图；

图5为一些实施例中提供的又一种晶体管器件的剖面示意图；

图6为一些实施例中提供的一种晶体管器件的制备方法的流程示意图；

图7为一些实施例中提供的形成隔离槽后所得结构的剖面示意图；

图8为一些实施例中提供的形成隔离材料层后所得结构的剖面示意图；

图9为一些实施例中提供的形成初始隔离结构后所得结构的剖面示意图；

图10为一些实施例中提供的形成深N阱区后所得结构的剖面示意图；

图11为一些实施例中提供的形成第一类型阱区后所得结构的剖面示意图；

图12为一些实施例中提供的形成第二类型阱区后所得结构的剖面示意图；

图13为一些实施例中提供的步骤S200所得结构的剖面示意图；

图14为一些实施例中提供的形成栅氧材料层后所得结构的剖面示意图；

图15为一些实施例中提供的形成栅极材料后所得结构的剖面示意图；

图16为一些实施例中提供的形成栅氧层和栅极后所得结构的剖面示意图；

图17为一些实施例中提供的形成第一N型掺杂区和第二N型掺杂区后所得结构的剖面示意图；

图18为一些实施例中提供的形成第一P型掺杂区和第二P型掺杂区后所得结构的剖面示意图；

图19为一些实施例中提供的于第一N型掺杂区内形成第一电极区且于第二N型掺杂区内形成第二电极区后所得结构的剖面示意图；

图20为一些实施例中提供的于第一P型掺杂区内形成第一电极区且于第二P型掺杂区内形成第二电极区后所得结构的剖面示意图；

图21为一些实施例中提供的形成第一N型掺杂区和第二N型掺杂区后所得结构的剖面示意图；

图22为一些实施例中提供的形成第一P型掺杂区和第二P型掺杂区后所得结构的剖面示意图；

图23为一些实施例中提供的于第一N型掺杂区内形成第一电极区且于第二N型掺杂区内形成第二电极区后所得结构的剖面示意图；

图24为一些实施例中提供的于第一P型掺杂区内形成第一电极区且于第二P型掺杂区内形成第二电极区后所得结构的剖面示意图；

图25为一些实施例中提供的另一种晶体管器件的制备方法的流程示意图；

图26为一些实施例中提供的形成介电图案层后所得结构的剖面示意图；

图27为一些实施例中提供的形成第一接触层和第二接触层后所得结构的剖面示意图；

图28为一些实施例中提供的形成层间介质层后所得结构的剖面示意图；

图29为一些实施例中提供的形成第一插塞和第二插塞后所得结构的剖面示意图；

图30为一些实施例中提供的形成金属互连层后所得结构的剖面示意图。

附图标记说明：

1-衬底，10-深阱区，11-阱区，11A-第一类型阱区，11B-第二类型阱区，A1-第一掺杂区，A2-第二掺杂区，A1_N-第一N型掺杂区，A2_N-第二N型掺杂区，A1_P-第一P型掺杂区，A2_P-第二P型掺杂区；M1-N型晶体管，M2-P型晶体管；

T1-栅氧层，T2-栅极，T3-第一电极区，T4-第二电极区，T1'-初始栅氧层，T2'-初始栅极；

2-介电图案层，21-第一开口，22-第二开口；31-第一接触层，32-第二接触层；

4-层间介质层；51-第一插塞，52-第二插塞，511-第一阻挡层，512-第一金属层，521-第二阻挡层，522-第二金属层；6-金属互连层；7-隔离结构，71-第一隔离层，72-第二隔离层，73-第三隔离层；7'-初始隔离结构，71'-初始第一隔离层，72'-初始第二隔离层，73'-初始第三隔离层；710-第一隔离材料层，720-第二隔离材料层，730-第三隔离材料层；8-离子阻挡层；

G0-隔离槽，G1-沟槽，H1-第一通孔，H2-第二通孔，HM-硬掩膜；PR1-第一掩膜，PR2-第二掩膜，PR3-第三掩膜，PR4-第四掩膜，PR5-第五掩膜，PR6-第六掩膜，PR7-第七掩膜，PR8-第八掩膜，PR9-第九掩膜，PR10-第十掩膜。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

本公开实施例提供了一种晶体管器件，可以提升晶体管器件电连接的可靠性并可以减少插塞的设置数量，从而有利于提升晶体管器件的集成度并提高半导体产品的性能。

请参阅图1和图2，在一些实施例中，晶体管器件包括：衬底1、栅氧层T1、栅极T2、第一电极区T3和第二电极区T4。衬底1具有阱区11，阱区11内设有沟槽G1及分别位于沟槽G1两侧的第一掺杂区A1和第二掺杂区A2。栅氧层T1随形覆盖沟槽G1的槽壁，栅极T2覆盖栅氧层T1并填充沟槽G1。第一电极区T3位于第一掺杂区A1内部且与栅氧层T1之间具有第一间隔a1；第二电极区T4位于第二掺杂区A2内部且与栅氧层T1之间具有第二间隔a2。栅极T2的顶面与第一掺杂区A1及第二掺杂区A2的顶面位于同一平面，第一电极区T3至第一掺杂区A1的顶面的距离b1和第二电极区T4至第二掺杂区A2的顶面的距离b2均大于目标值。

此处，可以理解，第一电极区T3至第一掺杂区A1的顶面的距离b1和第二电极区T4至第二掺杂区A2的顶面的距离b2均大于目标值，是指：第一电极区T3和第二电极区T4均于对应的掺杂区内具有一定深度，而不与栅极T2的顶表面处于同一平面。如此，利于降低或消除第一电极区T3和第二电极区T4各自与栅极T2之间容易发生边缘漏电的风险。并且，前述目标值可以结合第一电极区T3、第二电极区T4以及栅极T2的掺杂类型、掺杂浓度及晶体管器件的设计耐受电压等参数综合确定。

在一些实施例中，目标值的范围包括：20Å～30Å。目标值例如可以为：20Å、22Å、24Å、26Å、28Å或30Å。

本公开实施例中，将第一电极区T3设置于第一掺杂区A1内部，将第二电极区T4设置于第二掺杂区A2内部，并设置栅极T2的顶面与第一掺杂区A1及第二掺杂区A2的顶面位于同一平面。如此，方便于根据栅极T2、第一电极区T3和第二电极区T4彼此间的电连接关系，在栅极T2顶面与相邻的第一掺杂区A1顶面或第二掺杂区A2顶面直接形成平面接触层，以基于平面接触层实现栅极T2和第一电极区T3或第二电极区T4的对应连接。因此，相较于第一电极区T3和第二电极区T4分别位于对应掺杂区的表面，而栅极T2和第一电极区T3或第二电极区T4之间需要采用外接导线来相连，本公开实施例采用前述结构，可以有效提升晶体管器件电连接的可靠性。

并且，本公开实施例可以于互连栅极T2和第一掺杂区A1或第二掺杂区A2的接触层上方形成一个插塞，也即使得互连的栅极T2和第一掺杂区A1或第二掺杂区A2可以共用插塞，从而有利于减少晶体管器件阵列中插塞的总数量，以提升晶体管器件的集成度。

此外，本公开实施例中，第一电极区T3位于第一掺杂区A1内部且与栅氧层T1之间具有第一间隔a1，第二电极区T4位于第二掺杂区A2内部且与栅氧层T1之间具有第二间隔a2，第一电极区T3至第一掺杂区A1的顶面的距离b1和第二电极区T4至第二掺杂区A2的顶面的距离b2均大于目标值，可以确保第一电极区T3和第二电极区T4均与栅极T2在不同方向上具有间隔，也即：通过控制第一电极区T3和第二电极区T4在对应掺杂区内的形成位置，可以控制沟道区的形状及长度，以及避免第一电极区T3和第二电极区T4与栅极T2发生边缘漏电，从而确保晶体管器件的性能。进而能够确保晶体管器件所在半导体产品的性能。

在一些实施例中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。例如，衬底1可以是诸如硅衬底、硅锗衬底、碳化硅衬底、砷化镓衬底、砷化铟衬底或其他的III/V半导体衬底或II/VI半导体衬底。

在一些示例中，衬底1为掺杂了硼（B）元素的P型衬底。在另一些示例中，衬底1为掺杂了磷（P）元素的N型衬底。

在一些实施例中，衬底1还具有深阱区10，阱区11形成于深阱区10内。深阱区10可以整层设置，也可以区域化设置。以衬底1为P型衬底为例，深阱区10可以为N型深阱区（DEEPN-WELL，简称DNW）。深阱区10可以在衬底1和阱区11之间提供隔离作用，以降低衬底1对阱区11内晶体管的噪声影响。

可以理解，匹配阱区11内晶体管的类型，多个阱区11可以分别为第一类型阱区和第二类型阱区。例如，第一类型阱区可以为P型阱区，以用于制备N型晶体管；第二类型阱区可以为N型阱区，以用于制备P型晶体管。

请继续参阅图1和图2，在本公开一些实施例中，栅极T2采用埋入式结构，即：沟槽G1形成于阱区11内，沟槽G1的深度通常小于阱区11的深度。

可选地，沟槽G1底部和阱区11底部之间的距离可以大于目标距离，以确保可以利用阱区11位于沟槽G1周侧的部分于第一电极区T3和第二电极区T4之间形成沟道区。

可选地，栅氧层T1随形均匀地覆盖沟槽G1的侧壁和底部，栅极T2覆盖栅氧层T1背离衬底1的表面。如此，栅氧层T1可以有效隔离栅极T2和阱区11。并且，栅氧层T1和栅极T2的顶面可以与阱区11的顶面平齐。

可选地，栅氧层T1包括氧化硅层。氧化硅具备较好的附着性，有利于维持栅氧层T1的性能稳定。

可选地，栅极T2包括掺杂的多晶硅层或者金属层，以具备良好的导电性。

请继续参阅图1，在本公开一些实施例中，第一掺杂区A1和第二掺杂区A2分别位于沟槽G1的两侧，且第一掺杂区A1和第二掺杂区A2的掺杂类型与阱区11的掺杂类型相反。第一电极区T3设置于第一掺杂区A1内部，第二电极区T4设置于第二掺杂区A2内部，第一电极区T3和第二电极区T4的掺杂类型均与对应掺杂区的掺杂类型相同。

需要补充的是，第一电极区T3和第二电极区T4中的一者可以为源区，另一者可以为漏区。即，第一电极区T3和第二电极区T4用于构成晶体管中栅极T2之外的其他电极，第一电极区T3和第二电极区T4可以通过形成具有较高掺杂浓度的掺杂区构成。换言之，第一电极区T3和第二电极区T4的掺杂浓度高于第一掺杂区A1和第二掺杂区A2的掺杂浓度。如此，第一掺杂区A1和第二掺杂区A2可以为轻掺杂漏区（Lightly Doped Drain，LDD），以减少热载流子效应，从而确保晶体管的电学性能。

值得一提的是，第一电极区T3和第二电极区T4分别设置于对应掺杂区内，第一电极区T3和第二电极区T4在与栅氧层T2保持间隔之外，第一电极区T3和第二电极区T4在对应掺杂区内的设置深度可以有多种实施。

在一些实施例中，如图1所示，第一电极区T3位于第一掺杂区A1的底部；第二电极区T4位于第二掺杂区A2的底部。如此，利于使得第一掺杂区A1和第一电极区T3之间构成浓度梯度，第二掺杂区A2和第二电极区T3之间构成浓度梯度。从而降低热载流子效应，以进一步提升晶体管器件的性能。

在另一些实施例中，如图2所示，第一电极区T3至第一掺杂区A1的顶面的距离b1和第二电极区T4至第二掺杂区A2的顶面的距离b2均小于沟槽G1的深度。如此，可以在第一电极区T3和第二电极区T4之间形成环绕沟槽G1的底面及部分侧面的沟道区，从而利于使得第一电极区T3和第二电极区T4之间所能形成的沟道区的长度大于沟槽G1的宽度，从而有利于改善短沟道效应，以进一步提升晶体管器件的性能。

请参阅图3，在一些实施例中，晶体管器件还包括：介电图案层2、第一接触层31和第二接触层32。介电图案层2覆盖第二掺杂区A2的部分顶面，以及栅氧层T1位于第二掺杂区A2和栅极T2之间的顶面。第一接触层31覆盖第一掺杂区A1的顶面、栅极T2的顶面以及栅氧层T1位于第一掺杂区A1和栅极T2之间的顶面。第二接触层32覆盖第二掺杂区A2未被介电图案层2覆盖的顶面。

本公开实施例中，可以利用介电图案层2于栅极T2及栅氧层T1、第一掺杂区A1、第二掺杂区A2的顶面形成开口图案，然后在开口图案内设置接触层（包括第一接触层31和第二接触层32）以实现对应部分的连接，并利用介电图案层2实现不同接触层之间的隔离。其中，第一接触层31覆盖第一掺杂区A1的顶面、栅极T2的顶面以及栅氧层T1位于第一掺杂区A1和栅极T2之间的顶面，可以实现栅极T2与第一掺杂区A1内第一电极区T3的电性连接。第二接触层32覆盖第二掺杂区A2未被介电图案层2覆盖的顶面，第二接触层32作为第二电极区T4的接触层，可以用于实现第二电极区T2的外连接。第一接触层31和第二接触层32之间可以通过介电图案层2的介电部分有效隔离。

此处，可以理解，在衬底1上形成有多个晶体管的示例中，介电图案层2中的开口图案还可以用于定义不同晶体管之间互连接触层的形成区域，以便于形成互连接触层，并利用互连接触层实现不同晶体管之间的互连。

在一些实施例中，第一接触层31和/或第二接触层32包括金属硅化物。如此，可以降低对应掺杂区的接触电阻。

示例地，第一接触层31和/或第二接触层32包括硅化钴。硅化钴具有低导电率、良好的热稳定性和耐腐蚀性。并且硅化钴具备与硅材料相似的晶格结构，可以改善与掺杂区接触面的界面特性，有利于维持性能稳定。

请继续参阅图3，在一些实施例中，第一接触层31、第二接触层32和介电图案层2背离衬底1的表面位于同一平面。如此，有利于减薄晶体管器件的厚度，以实现晶体管器件的轻薄化。

请继续参阅图3，在一些实施例中，晶体管器件还包括：层间介质层4、第一插塞51和第二插塞52。层间介质层4覆盖介电图案层2、第一接触层31和第二接触层32，且具有第一通孔H1和第二通孔H2。其中，第一通孔H1暴露出部分第一接触层31，第二通孔H2暴露出部分第二接触层32。第一插塞51位于第一通孔H1，并与第一接触层31相连接；第二插塞52位于第二通孔H2，并与第二接触层32相连接。

在一些实施例中，层间介质层4包括单层结构或者多层结构，以获得良好的综合性能。

示例地，层间介质层4包括层叠的氮化硅层和硅酸四乙酯（C₈H₂₀O₄Si,简称TEOS）层。

在一些实施例中，第一插塞51和第二插塞52可以包括由金属层构成的单层结构，也可以包括由金属层和阻挡层构成的多层结构。

请参阅图4，在一些示例中，第一插塞51和第二插塞52均包括：随形覆盖第一通孔H1侧壁及底部的第一阻挡层511以及覆盖第一阻挡层511并填充第一通孔H1的第一金属层512。

可选地，第一阻挡层511为氮化钛层。第一金属层512为金属钨层。氮化钛层可以阻止金属钨向层间介质层4中扩散。并且，氮化钛层具有较好的粘附性，可以充当金属钨层与层间介质层4之间的黏合剂，有利于保证第一插塞51和第二插塞52的电学性能稳定。

由上，本公开实施例中，设置插塞（包括第一插塞51和第二插塞52）与接触层（包括第一接触层31和第二接触层32）对应地连接，而不必为栅极T2、第一电极区T3以及第二电极区T4均设置配套的插塞，有利于减少晶体管器件阵列中插塞的总数量，以提升晶体管器件的集成度。

请参阅图5，在一些实施例中，晶体管器件还包括：金属互连层6。金属互连层6位于层间介质层4、第一插塞51和第二插塞52背离衬底1的表面。

可以理解，金属互连层6通常是指：由多条金属线及包覆隔离相邻金属线的隔离层共同构成的结构。金属互连层6可以将需要电连接的多个插塞连接在一起，进而连接至外部控制电路（图中未示出），以利用外部控制电路实现晶体管器件的开闭控制。

示例地，金属线包括金属钛、金属铝和氮化钛的叠层；或者，金属线包括氮化钛、金属铝和氮化钛的叠层。

本公开实施例中，采用第一接触层31及第二接触层32用于实现栅极T1与对应电极区的互连，不仅可以有效降低金属互连层6中金属线的绕线密度，还有利于减小形成金属互连层6时所需的光罩总数量，从而利于降低高集成晶体管器件的生产成本及生产难度。

此外，图5中仅以金属线对金属互连层6进行了示意，以凸显金属线的连接关系，而并未绘制隔离层。并且，金属互连层6中金属线的布线方式可以根据各晶体管的电性连接关系进行设计。本公开实施例对此不做限定。

需要补充的是，请继续参阅图5，在一些实施例中，阱区11的数量为多个，且多个阱区11包括第一类型阱区11A和第二类型阱区11B。晶体管器件还包括：隔离结构7。隔离结构7位于相邻第一类型阱区11A和第二类型阱区11B之间，可以有效隔离相邻的第一类型阱区11A和第二类型阱区11B。

示例地，衬底1为P型衬底，深阱区10为N型深阱区。第一类型阱区11A为P型阱区，第二类型阱区11B为N型阱区。如此，位于第一类型阱区11A内的第一掺杂区A1为第一N型掺杂区A1_N，位于第一类型阱区11A内的第二掺杂区A2为第二N型掺杂区A2_N，第一类型阱区11A内用于制备获得N型晶体管M1。位于第二类型阱区11B内的第一掺杂区A1为第一P型掺杂区A1_P，位于第二类型阱区11B内的第二掺杂区A2为第二P型掺杂区A2_P，第二类型阱区11B内用于制备获得P型晶体管M2。

此外，在一些实施例中，第一类型阱区11A中第一电极区T3和第二电极区T4的深度可以为第一深度，第二类型阱区11B中第一电极区T3和第二电极区T4的深度可以为第二深度，第一深度和第二深度可以相同，也可以不同。此处，深度是指：对应电极区上表面至阱区内对应掺杂区顶面之间的距离。

示例地，如图5中所示，第一深度和第二深度不同。

请参阅图6，本公开一些实施例还提供了一种晶体管器件的制备方法，用于制备上述一些实施例中所述的晶体管器件。前述晶体管器件所具有的技术优势，该制备方法也均具备，此处不做详述。该制备方法包括如下步骤。

S100，提供衬底，于衬底内形成阱区。

S200，于阱区内形成沟槽。

S300，形成随形覆盖沟槽的槽壁的栅氧层。

S400，形成覆盖栅氧层并填充沟槽的栅极。

S500，在阱区内形成位于沟槽两侧的第一掺杂区和第二掺杂区。

S600，于第一掺杂区内部形成第一电极区，第一电极区与栅氧层之间具有第一间隔。于第二掺杂区内部形成第二电极区，第二电极区与栅氧层之间具有第二间隔。

上述实施例中，栅极的顶面与第一掺杂区及第二掺杂区的顶面位于同一平面。第一电极区至第一掺杂区的顶面的距离和第二电极区至第二掺杂区的顶面的距离均大于目标值。

为了更清楚地说明本公开实施例中晶体管器件的制备方法，以下以图5所述的晶体管器件为例，对其制备方法进行了详述。

在步骤S100中，请参阅图7~图12，提供衬底1，于衬底1内形成阱区11（包括第一类型阱区11A和第二类型阱区11B）。具体可以实施如下。

请参阅图7，在提供衬底1之后，可以于衬底1表面形成具有掩膜图案的硬掩膜HM，并基于硬掩膜HM的掩膜图案在衬底1内形成隔离槽G0。隔离槽G0的尺寸可以根据待形成阱区的深度及隔离结构7的尺寸综合确定。

可选地，隔离结构7为单层结构或多层结构。以下以隔离结构7为多层结构，例如三层结构为例进行了示意。

请参阅图8，于隔离槽G0及硬掩膜HM表面依次沉积第一隔离材料层710、第二隔离材料层720和第三隔离材料层730，其中，第一隔离材料层710随形覆盖隔离槽G0槽壁及硬掩膜HM表面。

示例地，第一隔离材料层710包括氧化物层，例如为氧化硅层。第二隔离材料层720包括氮化物层。第三隔离材料层730包括高密度沉积的硅酸四乙酯（C₈H₂₀O₄Si,简称TEOS）。第一隔离材料层710、第二隔离材料层720和第三隔离材料层730的厚度可以根据实际需求选择设置。第三隔离材料层730的厚度通常大于第一隔离材料层710和第二隔离材料层720的厚度。

请参阅图9，研磨第一隔离材料层710、第二隔离材料层720和第三隔离材料层730至暴露出硬掩膜HM表面，以分别形成初始第一隔离层71'、初始第二隔离层72'和初始第三隔离层73'，然后去除硬掩膜HM，可得到初始隔离结构7'。

此处，初始隔离结构7'的顶面高于衬底1表面，即初始隔离结构7'相对于衬底1具有凸起，该凸起的高度等于或大致等于硬掩膜HM的厚度。

请参阅图10，在制备阱区11之前，在衬底1中制备深阱区10。

在衬底1为P型衬底的示例中，深阱区10为N型深阱区。即，可以对形成初始隔离结构7'之后的衬底1进行高能量的N型离子注入，以获得N型深阱区。深阱区10可以在衬底1及后续形成的阱区11之间提供隔离，以降低衬底1对阱区11内晶体管器件的噪声影响。

可选地，在形成深阱区10之前，可以于衬底1表面形成离子阻挡层8，以避免用于形成深阱区10的高能量离子及后续的其他离子注入对衬底1造成损伤。

可选地，离子阻挡层8例如为氧化物薄层。

本公开实施例中，以隔离结构7两侧的阱区11分别为第一类型阱区11A和第二类型阱区11B为例进行了示意。第一类型阱区11A和第二类型阱区11B的类型不同，需要分别独立制备。

请参阅图11，于离子阻挡层8及初始隔离结构7'表面形成第一掩膜PR1，第一掩膜PR1具有用于定义第一类型阱区11A位置的开口图案。

示例地，第一掩膜PR1为光刻胶层。基于第一掩膜PR1的开口图案对深阱区10进行离子注入，形成第一类型阱区11A。

示例地，第一类型阱区11A为P型阱区，其注入离子例如为硼（B）离子。

示例地，第一类型阱区11A的深度小于深阱区10的深度。

请参阅图12，在去除第一掩膜PR1之后，于离子阻挡层8及初始隔离结构7'表面形成第二掩膜PR2，第二掩膜PR2具有用于定义第二类型阱区11B位置的开口图案。

示例地，第二掩膜PR2为光刻胶层。基于第二掩膜PR2的开口图案对深阱区10进行离子注入，形成第二类型阱区11B。

示例地，第二类型阱区11B为N型阱区，其注入离子例如为磷（P）离子。

示例地，第二类型阱区11B的深度小于深阱区10的深度。

示例地，第二类型阱区11B的深度与第一类型阱区11A的深度相同或大致相同。

在步骤S200中，请参阅图13，于第一类型阱区11A和第二类型阱区11B内分别形成沟槽G1。

可选地，在去除第二掩膜PR2之后，于离子阻挡层8及初始隔离结构7'表面形成硬掩膜，硬掩膜具有用于定义栅极T2位置的掩膜图案。基于硬掩膜的掩膜图案刻蚀离子阻挡层8及对应阱区，可以于第一类型阱区11A和第二类型阱区11B内分别形成沟槽G1。

示例地，沟槽G1的深度小于第一类型阱区11A和第二类型阱区11B的深度。

在步骤S300和S400中，请参阅图14~图16，形成随形覆盖沟槽G1槽壁的栅氧层T1，形成覆盖栅氧层T1并填充沟槽G1的栅极T2。具体可以实施如下。

请参阅图14，形成随形覆盖沟槽G1槽壁及离子阻挡层8表面的栅氧材料层T1'。

可选地，离子阻挡层8为氧化物薄层，栅氧材料层T1'采用炉管热氧化工艺形成。

请参阅图15，形成随形覆盖栅氧材料层T1'并填充沟槽G1且覆盖初始隔离结构7'顶面的栅极材料层T2'。

示例地，栅极材料层T2'的材料可以包括多晶硅材料或者金属材料。

请参阅图16，研磨形成栅极材料层T2'后的所得结构直至暴露出衬底1，以分别形成位于沟槽G1内的栅氧层T1和栅极T2，以及位于隔离槽G0内的隔离结构7。如此，第一类型阱区11A、第二类型阱区11B、隔离结构7、栅氧层T1及栅极T2的顶面均位于同一平面。

此处，匹配前述示例中初始隔离结构7'的结构，隔离结构7可以由第一隔离层71、第二隔离层72和第三隔离层73共同构成。

在步骤S500中，请参阅图17和图18，于第一类型阱区11A和第二类型阱区11B内分别形成位于沟槽G1两侧的第一掺杂区A1和第二掺杂区A2。

请参阅图17，第一类型阱区11A例如为P型阱区，以用于制备N型晶体管。相应地，在衬底1、深阱区10、第一类型阱区11A、隔离结构7及第二类型阱区11B表面形成第三掩膜PR3之后，第三掩膜PR3具有用于定义第一掺杂区A1和第二掺杂区A2位置的开口图案。基于第三掩膜PR3中的开口图案对第一类型阱区11A进行离子注入之后，可以于沟槽G1两侧分别获得第一N型掺杂区A1_N和第二N型掺杂区A2_N。

请参阅图18，第二类型阱区11B例如为N型阱区，以用于制备P型晶体管。相应地，在去除第三掩膜PR3，并在衬底1、深阱区10、第一类型阱区11A、隔离结构7及第二类型阱区11B表面形成第四掩膜PR4之后，第四掩膜PR4具有用于定义第一掺杂区A1和第二掺杂区A2位置的开口图案。基于第四掩膜PR4中的开口图案对第二类型阱区11B进行离子注入之后，可以于沟槽G1两侧分别获得第一P型掺杂区A1_P和第二P型掺杂区A2_P。

以上实施例中，控制形成掺杂区时离子注入的能量，可以使得第一N型掺杂区A1_N与第二N型掺杂区A2_N的深度大致相同，第一P型掺杂区A1_P和第二P型掺杂区A2_P的深度大致相同。并且，还可以使得各掺杂区的深度均大于沟槽G1的深度。如此，以确保可以利用各掺杂区为后续在沟槽G1底部及部分周侧形成的沟道区提供浓度梯度，以形成轻掺杂漏区（LDD）。从而有利于降低热载流子效应，以进一步提升晶体管器件的性能。

在步骤S600中，请参阅图19和图20，分别于第一掺杂区A1内部形成第一电极区T3，于第二掺杂区A2内部形成第二电极区T4。

请参阅图19，去除第四掩膜PR4后，在衬底1、深阱区10、第一类型阱区11A、第二类型阱区11B、第一P型掺杂区A1_P、第二P型掺杂区A2_P及隔离结构7表面形成第五掩膜PR5，第五掩膜PR5具有用于暴露第一N型掺杂区A1_N和第二N型掺杂区A2_N的开口图案。基于第五掩膜PR5中的开口图案对第一N型掺杂区A1_N和第二N型掺杂区A2_N分别进行离子注入，并对应控制离子的注入能量、注入角度及注入位置等参数，可以于沟槽G1两侧在第一N型掺杂区A1_N内形成第一电极区T3，且在第二N型掺杂区A2_N内形成第二电极区T4。

请参阅图20，去除第五掩膜PR5后，在衬底1、深阱区10、第一类型阱区11A、第一N型掺杂区A1_N、第二N型掺杂区A2_N、第二类型阱区11B及隔离结构7表面形成第六掩膜PR6，第六掩膜PR6具有用于暴露出第一P型掺杂区A1_P和第二P型掺杂区A2_P的开口图案。基于第六掩膜PR6中的开口图案对第一P型掺杂区A1_P和第二P型掺杂区A2_P进行离子注入，并对应控制离子的注入能量、注入角度及注入位置等参数，可以于沟槽G1两侧分别获得第一P型掺杂区A1_P内的第一电极区T3和第二P型掺杂区A2_P内的第二电极区T4。

以上实施例中，位于第一类型阱区11A中第一电极区T3及第二电极区T4，可以与位于第二类型阱区11B中的第一电极区T3及第二电极区T4分步制备。因此，可以通过控制离子注入能量进而控制形成电极区的深度。例如，可以使得位于第一类型阱区11A中第一电极区T3和第二电极区T4的深度为第一深度，第二类型阱区11B中第一电极区T3和第二电极区T4的深度可以为第二深度。这样通过控制离子注入能量，可以使得第一深度和第二深度大致相同，也可以不同。进而，可以控制第一电极区T3和第二电极区T4之间形成的沟道区的位置，以控制对应晶体管的性能表现。

需要说明的是，依照上述步骤制备第一电极区T3和第二电极区T4时，还需要确保二者的最小形成深度。也即，需要确保第一电极区T3至第一掺杂区A1（第一N型掺杂区A1_N或第一P型掺杂区A1_P）的顶面的距离和第二电极区T4至第二掺杂区A2（第二N型掺杂区A2_N或第二P型掺杂区A2_P）的顶面的距离均大于目标值。在一些实施例中，目标值的范围包括：20Å～30Å。示例地，目标值可以为：20Å、22Å、24Å、26Å、28Å或30Å。

请参阅图21至图24，步骤S500和S600还可以有其他的一些实施方式。

请参阅图21，在形成第一N型掺杂区A1_N和第二N型掺杂区A2_N的步骤中，可以形成还覆盖第一类型阱区11A内栅极T2及栅氧层T1的第七掩膜PR7，即：第七掩膜PR7中的开口图案不仅与第一N型掺杂区A1_N和第二N型掺杂区A2_N各自待形成的位置分别对应，且还可以在对第一类型阱区11A进行离子注入时使得第七掩膜PR7对栅极T1进行隔离保护，以避免栅极T1因离子注入的能量较高而有所损伤，从而确保栅极T1的电学性能。换言之，相较于前述一些实施例中形成的第一N型掺杂区A1_N和第二N型掺杂区A2_N，此步骤中形成第一N型掺杂区A1_N和第二N型掺杂区A2_N时的离子注入能量可以更高。

同理，请参阅图22，在形成第一P型掺杂区A1_P和第二P型掺杂区A2_P的步骤中，可以形成还覆盖第二类型阱区11B内栅极T2及栅氧层T1的第八掩膜PR8，即：第八掩膜PR8中的开口图案不仅与第一P型掺杂区A1_P和第二P型掺杂区A2_P各自待形成的位置分别对应，且还可以在对第一类型阱区11A进行离子注入时使得第八掩膜PR8对栅极T1进行隔离保护，以避免栅极T1因离子注入的能量较高而有所损伤，从而确保栅极T1的电学性能。换言之，相较于前述一些实施例中形成的第一P型掺杂区A1_P和第二P型掺杂区A2_P，此步骤中形成第一P型掺杂区A1_P和第二P型掺杂区A2_P时的离子注入能量可以更高。

在上述一些实施例的基础上，请参阅图23，在第一N型掺杂区A1_N内形成第一电极区T3及在第二N型掺杂区A2_N内形成第二电极区T4的步骤中，可以形成还覆盖第一类型阱区11A内栅极T2、栅氧层T1及部分第一N型掺杂区A1_N、部分第二N型掺杂区A2_N的第九掩膜PR9，即：第九掩膜PR9中的开口图案不仅与第一电极区T3和第二电极区T4各自待形成的位置分别对应，且还可以在对第一N型掺杂区A1_N和第二N型掺杂区A2_N分别进行离子注入时使得第九掩膜PR9对栅极T1进行隔离保护，以避免栅极T1因离子注入的能量较高而有所损伤，从而确保栅极T1的电学性能。如此，如图23中所示，第一电极区T3可以形成于第一N型掺杂区A1_N的底部，第二电极区T4可以形成于第二N型掺杂区A1_N的底部。

同理，请参阅图24，在第一P型掺杂区A1_P内形成第一电极区T3及在第二P型掺杂区A2_P内形成第二电极区T4的步骤中，可以形成还覆盖第二类型阱区11B内栅极T2、栅氧层T1及部分第一P型掺杂区A1_P、部分第二P型掺杂区A2_P的第十掩膜PR10，即：第十掩膜PR10中的开口图案不仅与第一电极区T3和第二电极区T4各自待形成的位置分别对应，且还可以在对第一P型掺杂区A1_P和第二P型掺杂区A2_P分别进行离子注入时使得第十掩膜PR10对栅极T1进行隔离保护，以避免栅极T1因离子注入的能量较高而有所损伤，从而确保栅极T1的电学性能。如此，如图24中所示，第一电极区T3可以形成于第一P型掺杂区A1_P的底部，第二电极区T4可以形成于第二P型掺杂区A2_P的底部。

请参阅图25，本公开一些实施例还提供了另一种晶体管器件的制备方法，该制备方法包括步骤S100~S1000。其中，S100~S600的内容可以参见前述一些实施例中的相关记载，此处不做赘述。

S700，形成介电图案层，介电图案层具有第一开口和第二开口；其中，第一开口暴露出第一掺杂区的顶面、栅极的顶面以及栅氧层位于第一掺杂区和栅极之间的顶面；第二开口暴露出部分第二掺杂区的顶面。

S800，于第一开口内形成第一接触层。于第二开口内形成第二接触层。

S900，形成覆盖介电图案层、第一接触层和第二接触层的层间介质层。层间介质层具有第一通孔和第二通孔，第一通孔暴露出部分第一接触层，第二通孔暴露出部分第二接触层。

S1000，于第一通孔内形成第一插塞。于第二通孔内形成第二插塞。

为了更清楚地说明本公开实施例中上述晶体管器件的制备方法，以下仍以图5所述的晶体管器件为例，对其S600之后的其他方法步骤进行了详述，但并不仅限于此。

在步骤S700中，请参阅图26，形成介电图案层2，介电图案层2具有第一开口21和第二开口22。

此处，匹配第一类型阱区11A和第二类型阱区11B的设置，介电图案层2具有位于第一类型阱区11A上方的第一开口21和第二开口22，以及位于第二类型阱区11B上方的第一开口21和第二开口22。并且，第一开口21和第二开口22的具体设置位置，与对应栅极T2和各掺杂区的连接关系相关。

示例地，如图26中所示，第一类型阱区11A上方的第一开口21暴露出第一N型掺杂区A1_N的顶面、栅极T2的顶面以及栅氧层T1位于第一N型掺杂区A1_N和栅极T2之间的顶面；第一类型阱区11A上方的第二开口22暴露出部分第二N型掺杂区A2_N的顶面。第二类型阱区11B上方的第一开口21暴露出第一P型掺杂区A1_P的顶面、栅极T2的顶面以及栅氧层T1位于第一P型掺杂区A1_P和栅极T2之间的顶面；第二类型阱区11B上方的第二开口22暴露出部分第二P型掺杂区A2_P的顶面。

在一些实施例中，介电图案层2可以采用沉积介电材料层再光刻图形化的方式获得。其中，介电材料层的沉积工艺可以采用诸如物理气相沉积工艺、化学气相沉积工艺或气相成膜工艺等。

在步骤S800中，请参阅图27，于第一开口21内形成第一接触层31。于第二开口21内形成第二接触层32。

示例地，第一接触层31和第二接触层32均为金属硅化物层。

示例地，通过向第一开口21和第二开口22内沉积金属材料，可以利用金属材料和对应掺杂区及栅极T2内的硅元素反应而生成金属硅化物层。

可选地，向第一开口21和第二开口22内沉积的金属材料为金属钴（Co）。基于此，在沉积金属钴后可以先执行第一次快速热处理，使得金属钴和对应掺杂区及栅极T2内的硅元素反应生成硅化钴层（Co₂Si）。然后再执行第二次快速热处理，以稳定硅化钴（Co₂Si）的结构。最后，去除第一开口21和第二开口22之外未与硅发生反应的金属钴单质，即可获得本申请中的第一接触层31和第二接触层32。

以上实施例中，于介电图案层2覆盖栅极T2及栅氧层T1、第一掺杂区A1、第二掺杂区A2的顶面部分形成开口图案，然后在开口图案内形成接触层（包括第一接触层31和第二接触层32）以实现对应部分的连接，并利用介电图案层2实现不同接触层之间的隔离。其中，使得第一接触层31覆盖第一掺杂区A1的顶面、栅极T2的顶面以及栅氧层T1位于第一掺杂区A1和栅极T2之间的顶面，可以实现栅极T2与第一掺杂区A1内第一电极区T3的电性连接。使得第二接触层32覆盖第二掺杂区A2未被介电图案层2覆盖的顶面，第二接触层32作为第二电极区T4的接触层，可以用于实现第二电极区T2的外连接。第一接触层31和第二接触层32之间可以通过介电图案层2的介电部分有效隔离。

在步骤S900中，请参阅图28，形成覆盖介电图案层2、第一接触层31和第二接触层32的层间介质层4。层间介质层4具有第一通孔H1和第二通孔H2，第一通孔H1暴露出部分第一接触层31，第二通孔H2暴露出部分第二接触层32。

在一些实施例中，层间介质层4可以采用先形成介质材料层再光刻图形化的方式获得。其中，介质材料层可以采用诸如膜淀积工艺、蒸发生长工艺、分子束外延工艺、物理气相沉积工艺、化学气相沉积工艺或气相成膜工艺等形成，介质材料层的形成厚度可以根据实际需求选择设置。

可选地，用于形成层间介质层4的介质材料单一且通过一次沉积获得；或者，用于形成层间介质层4的介质材料多样且通过多次沉积获得。

在一些示例中，用于形成层间介质层4的介质材料包括磷硅玻璃（Boro-phospho-silicate Glass，简称BPSG）、氮化硅以及硅酸四乙酯（C₈H₂₀O₄Si，简称TEOS）等其中一种或多种介质材料。层间介质层4可以为晶体管提供良好的绝缘防护作用。

请继续参阅图28，在一些实施例中，层间介质层4中第一通孔H1和第二通孔H2的刻蚀深度可以大于层间介质层4的厚度。也即，可以通过控制刻蚀时长等参数，使得第一通孔H1伸入第一接触层31，第二通孔H2伸入第二接触层32。

可选地，在形成第一通孔H1和第二通孔H2的过程中，可以先使用湿法刻蚀以较快速率获得初始通孔；然后再使用干法刻蚀，并基于初始通孔获得对应的第一通孔H1和第二通孔H2。

在步骤S1000中，请参阅图29，于第一通孔H1内形成第一插塞51。于第二通孔H2内形成第二插塞52。

示例地，第一插塞51和第二插塞52可以为单层结构或者层叠而成的多层结构。相应地，第一插塞51和第二插塞52可以通过向对应地通孔内分别填充金属或金属化合物等材料获得。

在一些示例中，第一插塞51和第二插塞52均包括层叠设置的阻挡层和金属层。基于此，可以先形成随形覆盖第一通孔H1内壁、第二通孔H2内壁及层间介质层4的阻挡材料层，然后再形成随形覆盖阻挡材料层并填充第一通孔H1和第二通孔H2的金属材料层，最后通过研磨工艺研磨直至暴露出层间介质层4背离衬底1的表面，可以获得位于第一通孔H1内的第一阻挡层511和第一金属层512，位于第二通孔H2内的第二阻挡层521和第二金属层522。如此，第一阻挡层511和第一金属层512共同构成第一插塞51，第二阻挡层521和第二金属层522共同构成第二插塞52。

示例地，第一阻挡层511和第二阻挡层521的材料包括但不限于氮化钛。

示例地，第一金属层512和第二金属层522的材料包括但不限于金属钨。

以上实施例中，设置第一插塞51与第一接触层31相连接，设置第二插塞52与第二接触层32相连接，可以不必为栅极T2、第一电极区T3以及第二电极区T4均设置配套的插塞，从而有利于减少晶体管器件阵列中插塞的总数量，以提升晶体管器件的集成度。

在一些实施例中，请参阅图30，在形成第一插塞51和第二插塞52之后，该半导体结构的制备方法还包括：在层间介质层4及第一插塞51、第二插塞51上方制备金属互连层6。

可以理解，金属互连层6通常是指：由多条金属线及包覆隔离相邻金属线的隔离层共同构成的结构。金属互连层6可以将需要电连接的多个插塞连接在一起，进而连接至外部控制电路（图中未示出），以利用外部控制电路实现晶体管器件的开闭控制。

示例地，金属线包括金属钛、金属铝和氮化钛的叠层；或者，金属线包括氮化钛、金属铝和氮化钛的叠层。

此外，图30中仅以金属线对金属互连层6进行了示意，以凸显金属线的连接关系，而并未绘制隔离层。并且，金属互连层6中金属线的布线方式可以根据各晶体管的电性连接关系进行设计。本公开实施例对此不做限定。

本公开实施例中，采用第一接触层31及第二接触层32用于实现栅极T1与对应电极区的互连，不仅可以有效降低金属互连层6中金属线的绕线密度，还有利于减小形成金属互连层6时所需的光罩总数量，从而利于降低高集成晶体管器件的生产成本及生产难度。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种晶体管器件，其特征在于，包括：

衬底，具有阱区；所述阱区内设有沟槽及分别位于所述沟槽两侧的第一掺杂区和第二掺杂区；

栅氧层，随形覆盖所述沟槽的槽壁；

栅极，覆盖所述栅氧层并填充所述沟槽；

第一电极区，位于所述第一掺杂区内部且与所述栅氧层之间具有第一间隔；

第二电极区，位于所述第二掺杂区内部且与所述栅氧层之间具有第二间隔；

其中，所述栅极的顶面与所述第一掺杂区及所述第二掺杂区的顶面位于同一平面；所述第一电极区至所述第一掺杂区的顶面的距离和所述第二电极区至所述第二掺杂区的顶面的距离均大于目标值。

2.根据权利要求1所述的晶体管器件，其特征在于，所述目标值的范围包括：20Å～30Å。

3.根据权利要求1所述的晶体管器件，其特征在于，所述沟槽的深度小于所述第一掺杂区和所述第二掺杂区的深度；其中，

所述第一电极区位于所述第一掺杂区的底部；所述第二电极区位于所述第二掺杂区的底部；

或者，所述第一电极区至所述第一掺杂区的顶面的距离和所述第二电极区至所述第二掺杂区的顶面的距离均小于所述沟槽的深度。

4.根据权利要求1所述的晶体管器件，其特征在于，还包括：

介电图案层，覆盖所述第二掺杂区的部分顶面，以及所述栅氧层位于所述第二掺杂区和所述栅极之间的顶面；

第一接触层，覆盖所述第一掺杂区的顶面、所述栅极的顶面以及所述栅氧层位于所述第一掺杂区和所述栅极之间的顶面；

第二接触层，覆盖所述第二掺杂区未被所述介电图案层覆盖的顶面。

5.根据权利要求4所述的晶体管器件，其特征在于，所述第一接触层、所述第二接触层和所述介电图案层背离所述衬底的表面位于同一平面。

6.根据权利要求4所述的晶体管器件，其特征在于，还包括：

层间介质层，覆盖所述介电图案层、所述第一接触层和所述第二接触层，且具有第一通孔和第二通孔；所述第一通孔暴露出部分所述第一接触层，所述第二通孔暴露出部分所述第二接触层；

第一插塞，位于所述第一通孔，并与所述第一接触层相连接；

第二插塞，位于所述第二通孔，并与所述第二接触层相连接。

7.根据权利要求1~6中任一项所述的晶体管器件，其特征在于，所述阱区的数量为多个，且多个所述阱区包括第一类型阱区和第二类型阱区；

所述晶体管器件还包括：

隔离结构，位于相邻所述第一类型阱区和所述第二类型阱区之间。

8.一种晶体管器件的制备方法，其特征在于，包括：

提供衬底，于所述衬底内形成阱区；

于所述阱区内形成沟槽；

形成随形覆盖所述沟槽的槽壁的栅氧层；

形成覆盖所述栅氧层并填充所述沟槽的栅极；

在所述阱区内形成位于所述沟槽两侧的第一掺杂区和第二掺杂区；

于所述第一掺杂区内部形成第一电极区，所述第一电极区与所述栅氧层之间具有第一间隔；

于所述第二掺杂区内部形成第二电极区，所述第二电极区与所述栅氧层之间具有第二间隔；

其中，所述栅极的顶面与所述第一掺杂区及所述第二掺杂区的顶面位于同一平面；所述第一电极区至所述第一掺杂区的顶面的距离和所述第二电极区至所述第二掺杂区的顶面的距离均大于目标值。

9.根据权利要求8所述的晶体管器件的制备方法，其特征在于，形成所述第一电极区和所述第二电极区之后，所述制备方法还包括：

形成介电图案层，所述介电图案层具有第一开口和第二开口；其中，所述第一开口暴露出所述第一掺杂区的顶面、所述栅极的顶面以及所述栅氧层位于所述第一掺杂区和所述栅极之间的顶面；所述第二开口暴露出部分所述第二掺杂区的顶面；

于所述第一开口内形成第一接触层；

于所述第二开口内形成第二接触层。

10.根据权利要求9所述的晶体管器件的制备方法，其特征在于，还包括：

形成覆盖所述介电图案层、所述第一接触层和所述第二接触层的层间介质层；所述层间介质层具有第一通孔和第二通孔；所述第一通孔暴露出部分所述第一接触层，所述第二通孔暴露出部分所述第二接触层；

于所述第一通孔内形成第一插塞；

于所述第二通孔内形成第二插塞。

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