CN101047150A - 闪速存储器件的制造方法 - Google Patents

闪速存储器件的制造方法 Download PDF

Info

Publication number
CN101047150A
CN101047150A CNA2006101425606A CN200610142560A CN101047150A CN 101047150 A CN101047150 A CN 101047150A CN A2006101425606 A CNA2006101425606 A CN A2006101425606A CN 200610142560 A CN200610142560 A CN 200610142560A CN 101047150 A CN101047150 A CN 101047150A
Authority
CN
China
Prior art keywords
layer
coating
polysilicon layer
oxide skin
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101425606A
Other languages
English (en)
Other versions
CN100550351C (zh
Inventor
申承佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101047150A publication Critical patent/CN101047150A/zh
Application granted granted Critical
Publication of CN100550351C publication Critical patent/CN100550351C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种制造闪速存储器件的方法。在半导体衬底上形成达到预定厚度的第一氧化物层、氮化物层、第二氧化物层和第一多晶硅层，所述第一多晶硅层是用于控制栅极的多晶硅层的一部分。执行形成栅极图案的第一蚀刻过程。在整个表面上形成绝缘层。实施第二蚀刻过程，从而在每一栅极图案的两个侧壁上形成绝缘层分隔体，同时暴露所述第一多晶硅层。在整个表面上形成用于控制栅极的第二多晶硅层。

Description

闪速存储器件的制造方法
技术领域
本发明总体上涉及闪速存储器件的制造方法，其中，在形成具有SONOS(硅/氧化物/氮化物/氧化物/硅)结构的栅极时，形成达到预定厚度的第一多晶硅层(即用于控制栅极的多晶硅层的一部分)，执行用于暴露单元之间的场氧化物层的蚀刻过程，埋入绝缘层或形成绝缘层间隔体，并且形成第二多晶硅层，由此防止写入干扰(program disturbance)。
背景技术
闪速存储器是一种即使断电也能保持存储于其中的信息的非易失性存储器，闪速存储器大致分为NOR型和NAND型。
NOR闪速存储器要求每两个单元具备一个接触。NOR闪速存储器不宜进行高水平的集成，但是由于其单元电流高，因而符合高速应用的要求。NAND闪速存储器由于单元电流低，因而可能不适于高速应用，但是，由于若干单元共享一个接触，因此其适于高水平集成。于是，最近有人将NAND闪速存储器应用到了数字静物摄像机(still camera)等当中，使得NAND闪速存储器成为了备受关注的下一代存储器。
普通闪速存储器单元具有在半导体衬底上依次层压隧道氧化物层、浮置栅极、栅极介电层和控制栅极的结构。通过向浮置栅极内注入电子或从其中引出电子而执行写入和擦除操作。闪速存储器单元就是所谓的“浮置栅极存储器”。
由于电压分割耦合(voltage-divided coupling)法和IPO(互聚氧化物，inter-poly oxide)结构的影响，浮置栅极存储器可能在尺寸上受到限制。最近，解决了浮置栅极存储器的尺寸缩小受到制约的问题的，具有SONOS(硅/氧化物/氮化物/氧化物/硅)结构的非易失性存储器成为了关注焦点。
具有SONOS结构的非易失性存储器利用了氧化物层和氮化物层之间的电势差。其对应于这样的原理：即使在断电的情况下，在氮化物层内俘获的电子也会在与紧挨着的下部氧化物层之间的势垒的作用下保持其非易失特性，而不会丢失。
通过施加电压执行写入操作，电子通过所述电压能够隧穿所述氮化物层之下的薄氧化物层。差分放大器对根据写入由晶体管的阈值电压差引起的驱动电流差进行分类，以这种方式执行读取操作。
但是，在上述具有常规SONOS结构的栅极内，在跳越(hopping)现象的影响下，在氮化物层内俘获的电子将流入相邻栅极的氮化物层内。于是，由于电子引起了包括写入扰动在内的不符合要求的结果而导致了问题的产生。
发明内容
本发明涉及一种闪速存储器件的制造方法，其中：在形成具有SONOS结构的栅极时，形成达到预定厚度的第一多晶硅层(即用于控制栅极的多晶硅层的一部分)，执行用于暴露单元之间的场氧化物层的蚀刻过程，埋入绝缘层或形成绝缘层间隔体，并形成第二多晶硅层，由此防止写入干扰。
在本发明的一个实施例中，提供了一种制造闪速存储器件的方法。在半导体衬底上形成达到预定厚度的第一氧化物层、氮化物层、第二氧化物层和第一多晶硅层，所述第一多晶硅层是用于控制栅极的多晶硅层的一部分。执行形成栅极图案的第一蚀刻过程。在整个表面上形成绝缘层。实施第二蚀刻过程，从而在每一栅极图案的两个侧壁上形成绝缘层分隔体，同时暴露所述第一多晶硅层。在整个表面上形成用于控制栅极的第二多晶硅层。所述预定厚度可以处于大约100到大约500的范围内。
在本发明的另一个实施例中，提供了一种制造闪速存储器件的方法。在半导体衬底上形成达到预定厚度的第一氧化物层、氮化物层、第二氧化物层和第一多晶硅层，所述第一多晶硅层是用于控制栅极的多晶硅层的一部分。执行形成栅极图案的第一蚀刻过程。在整个表面上形成绝缘层。执行化学机械抛光(CMP)过程，之后在整个表面上形成用于所述控制栅极的第二多晶硅层。
所述第一氧化物层可以是通过利用化学湿式氧化工艺或原子团氧化工艺对所述半导体衬底进行氧化形成的氧化硅(SiO2)层。所述第二氧化物层可以是具有高介电常数的氧化物层。
在形成所述绝缘层时，可以将所述绝缘层的高度H设置为是所述栅极图案之间的距离W的大约两倍到大约四倍。
可以执行CMP过程，直到使所述第一多晶硅层保持大约50到大约100的高度。
附图说明
通过参考下文结合附图的详细说明，本发明将得到更好的理解，同时对本发明的更为完备的评价也将变得显而易见，在附图中，以类似的附图标记表示相同或类似的部件，在附图中：
图1A到图1C是说明根据本发明的一个实施例闪速存储器件的制造方法的横截面图；以及
图2是根据本发明另一实施例的闪速存储器件的最终横截面图。
具体实施方式
现在，将参考附图联系某一实施例详细说明本发明。
图1A到图1C是说明根据本发明的一个实施例闪速存储器件的制造方法的横截面图。
参考图1A，在半导体衬底100的预定区域内形成沟槽。在沟槽内形成界定有源区和隔离区的场氧化物层102。在整个表面上形成达到预定厚度的第一氧化物层104、用于浮置栅极的氮化物层106、第二氧化物层108和第一多晶硅层110(即用于控制栅极的多晶硅层的一部分)。
第一氧化物层104可以包括氧化硅层(SiO2)，所述氧化硅层是通过利用化学湿式氧化工艺或原子团(radical)氧化工艺对半导体衬底100进行氧化形成的。
氮化物层106可以包括氮化硅层(Si3N4)，所述氮化硅层是通过原子层淀积(ALD)、等离子体增强ALD、化学气相淀积(CVD)或快速热退火(RTP)法之一形成的。
可以采用原子层淀积(ALD)、等离子体增强ALD、化学气相淀积(CVD)或快速热退火(RTP)法中的任何一种，在大约200℃到大约1000℃的温度下，利用具有高介电常数的氧化物层(例如Al2O3、HfO2、ZrO3、Al2O3-HfO2混合物、SrTiO3、La2O3、SrTiO3、BaTiO3)形成第二氧化物层108。
所形成的第一多晶硅层110可以具有大约100到大约500的厚度。
参考图1B，在位于半导体衬底100的有源区上的第一多晶硅层110上形成光致抗蚀剂层(未示出)。之后，执行曝光和显影过程，从而依次蚀刻位于半导体衬底100的隔离区上的第一多晶硅层110、第二氧化物层108、氮化物层106和第一氧化物层104，由此暴露场氧化物层102，并相应地形成栅极图案。剥去光致抗蚀剂层(未示出)。
在整个表面上形成绝缘层112。可以将绝缘层112的高度H设置为是栅极图案之间的距离W的大约两倍到大约四倍。
参考图1C，执行毯式蚀刻工艺(例如干法蚀刻工艺)来蚀刻绝缘层112。这时，将蚀刻目标设置为使绝缘层112具有某种程度的厚度，从而在接下来的清洁过程中彻底剥除第一多晶硅层110上的绝缘层112。在接下来的清洁过程之后，将场氧化物层102上的绝缘层112的高度设置为与栅极图案的侧壁的高度基本相同。相应地，在每一栅极图案的两个侧壁上均形成了绝缘层(112)分隔体。在整个表面上形成用于控制栅极的第二多晶硅层114。
图2是根据本发明另一实施例的闪速存储器件的最终横截面图。
参考图2，在半导体衬底200的预定区域内形成沟槽。在沟槽内形成界定有源区和隔离区的场氧化物层202。在整个表面上形成达到预定厚度的第一氧化物层204、用于浮置栅极的氮化物层206、第二氧化物层208和第一多晶硅层210(即用于控制栅极的多晶硅层的一部分)。
第一氧化物层204可以包括氧化硅层(SiO2)，所述氧化硅层是通过利用化学湿式氧化工艺或原子团氧化工艺对半导体衬底200进行氧化形成的。
氮化物层206可以包括氮化硅层(Si3N4)，所述氮化硅层是通过原子层淀积(ALD)、等离子体增强ALD、化学气相淀积(CVD)或快速热退火(RTP)法之一形成的。
可以采用原子层淀积(ALD)、等离子体增强ALD、化学气相淀积(CVD)或快速热退火(RTP)法中的任何一种，在大约200℃到大约2000℃的温度下，利用具有高介电常数的氧化物层(例如Al2O3、HfO2、ZrO3、Al2O3-HfO2混合物、SrTiO3、La2O3、SrTiO3、BaTiO3)形成第二氧化物层208。
所形成的第一多晶硅层210可以具有大约200到大约500的厚度。
在位于半导体衬底200的有源区上的第一多晶硅层210上形成光致抗蚀剂层(未示出)。之后，执行曝光和显影过程，从而依次蚀刻位于半导体衬底200的隔离区上的第一多晶硅层210、第二氧化物层208、氮化物层206和第一氧化物层204，由此暴露场氧化物层202，并相应地形成栅极图案。剥去光致抗蚀剂层(未示出)。
在整个表面上形成绝缘层212。可以将绝缘层212的高度设置为是栅极图案之间的距离的大约两倍到大约四倍。
执行CMP，使得第一多晶硅层210保持大约50到大约100的高度。在整个表面上形成用于控制栅极的第二多晶硅层214。
如上所述，根据本发明，在形成具有SONOS结构的栅极时，形成具有预定厚度的第一多晶硅层(即用于控制栅极的多晶硅层的一部分)，执行用于暴露单元之间的场氧化物层的蚀刻过程，埋入绝缘层或形成绝缘层间隔体，并形成第二多晶硅层。从而能够防止写入干扰。
尽管已经结合当前被认为是实际的示范性实施例的内容对本发明进行了描述，但是，应当理解本发明不限于所公开的实施例，反之，本发明意在涵盖落在权利要求的精神和范围内的各种修改和等同设置。

Claims (16)

1.一种闪速存储器件的制造方法，所述方法包括：
在半导体衬底上形成达到预定厚度的第一氧化物层、氮化物层、第二氧化物层和第一多晶硅层，所述第一多晶硅层是控制栅极的一部分；
执行第一蚀刻过程，以形成栅极图案；
在整个表面上形成绝缘层；
执行第二蚀刻过程，从而在每一栅极图案的两个侧壁上形成绝缘层分隔体，同时暴露所述第一多晶硅层；以及
在整个表面上形成用于所述控制栅极的第二多晶硅层。
2.根据权利要求1所述的方法，其中，所述预定厚度处于大约100到大约500的范围内。
3.根据权利要求1所述的方法，其中，所述第一氧化物层是通过利用化学湿式氧化工艺或原子团氧化工艺对所述半导体衬底进行氧化形成的氧化硅层。
4.根据权利要求1所述的方法，其中，所述氮化物层是通过原子层淀积、等离子体增强原子层淀积、化学气相淀积或快速热退火工艺中的任何一种方法形成的氮化硅层。
5.根据权利要求1所述的方法，其中，所述第二氧化物层具有高介电常数。
6.根据权利要求5所述的方法，其中，所述第二氧化物层包括Al2O3、HfO2、ZrO3、Al2O3-HfO2混合物、SrTiO3、La2O3、SrTiO3或BaTiO3中的任何一种。
7.根据权利要求1所述的方法，其中，将所述第一多晶硅层形成为具有大约100到大约500的厚度。
8.根据权利要求1所述的方法，其中，在形成所述绝缘层时，将所述绝缘层的高度H设置为是所述栅极图案之间的距离W的大约两倍到大约四倍。
9.一种闪速存储器件的制造方法，所述方法包括：
在半导体衬底上形成达到预定厚度的第一氧化物层、氮化物层、第二氧化物层和第一多晶硅层，所述第一多晶硅层是控制栅极的一部分；
执行第一蚀刻过程，以形成栅极图案；
在整个表面上形成绝缘层；以及
执行化学机械抛光过程，之后在整个表面上形成用于所述控制栅极的第二多晶硅层。
10.根据权利要求9所述的方法，其中，所述第一氧化物层是通过利用化学湿式氧化工艺或原子团氧化工艺对所述半导体衬底进行氧化形成的氧化硅层。
11.根据权利要求9所述的方法，其中，所述氮化物层是通过原子层淀积、等离子体增强原子层淀积、化学气相淀积或快速热退火工艺中的任何一种方法形成的氮化硅层。
12.根据权利要求9所述的方法，其中，所述第二氧化物层具有高介电常数，并且是通过原子层淀积、等离子体增强原子层淀积、化学气相淀积或快速热退火工艺中的任何一种方法在大约200℃到大约1000℃的温度下形成的。
13.根据权利要求12所述的方法，其中，所述第二氧化物层包括Al2O3、HfO2、ZrO3、Al2O3-HfO2混合物、SrTiO3、La2O3、SrTiO3或BaTiO3中的任何一种。
14.根据权利要求9所述的方法，其中，将所述第一多晶硅层形成为具有大约200到大约500的厚度。
15.根据权利要求9所述的方法，其中，在形成所述绝缘层时，将所述绝缘层的高度设置为是所述栅极图案之间的距离的大约两倍到大约四倍。
16.根据权利要求9所述的方法，其中，执行所述化学机械抛光过程，直到使所述第一多晶硅层保持大约50到大约100的高度。
CNB2006101425606A 2006-03-28 2006-10-30 闪速存储器件的制造方法 Expired - Fee Related CN100550351C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR27819/06 2006-03-28
KR1020060027819A KR100833444B1 (ko) 2006-03-28 2006-03-28 플래쉬 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
CN101047150A true CN101047150A (zh) 2007-10-03
CN100550351C CN100550351C (zh) 2009-10-14

Family

ID=38559674

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101425606A Expired - Fee Related CN100550351C (zh) 2006-03-28 2006-10-30 闪速存储器件的制造方法

Country Status (3)

Country Link
US (1) US7829412B2 (zh)
KR (1) KR100833444B1 (zh)
CN (1) CN100550351C (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7780862B2 (en) * 2006-03-21 2010-08-24 Applied Materials, Inc. Device and method for etching flash memory gate stacks comprising high-k dielectric
US8722547B2 (en) * 2006-04-20 2014-05-13 Applied Materials, Inc. Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
KR100907902B1 (ko) * 2007-09-12 2009-07-15 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
KR101146872B1 (ko) * 2009-05-21 2012-05-17 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 제조 방법
KR101038997B1 (ko) 2009-12-22 2011-06-03 주식회사 하이닉스반도체 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법
US9330922B2 (en) 2012-03-07 2016-05-03 Silicon Storage Technology, Inc. Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3295178B2 (ja) 1993-04-27 2002-06-24 新日本製鐵株式会社 半導体装置の製造方法
US5387534A (en) * 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
KR0155859B1 (ko) * 1995-07-20 1998-10-15 김광호 플래쉬 메모리장치 및 그 제조방법
SE508564C2 (sv) 1997-02-04 1998-10-19 Borealis As Komposition för elektriska kablar innefattande en etensampolymer, vilken som en sammonomer innefattar ett polyalkylenglykolmonometakrylat
KR100423576B1 (ko) 1997-06-30 2004-10-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100423577B1 (ko) 1997-06-30 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US6228699B1 (en) * 1998-12-14 2001-05-08 Taiwan Semiconductor Manufacturing Company Cross leakage of capacitors in DRAM or embedded DRAM
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6867097B1 (en) * 1999-10-28 2005-03-15 Advanced Micro Devices, Inc. Method of making a memory cell with polished insulator layer
KR100624923B1 (ko) * 1999-12-29 2006-09-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR20020001247A (ko) * 2000-06-27 2002-01-09 박종섭 플래쉬 메모리 셀의 제조 방법
KR100426483B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6677255B1 (en) * 2002-08-29 2004-01-13 Macroniox International Co., Ltd. Method for removing fences without reduction of ONO film thickness
KR100486309B1 (ko) 2003-08-29 2005-04-29 삼성전자주식회사 플래쉬 메모리 소자의 제조 방법
US20050148173A1 (en) * 2004-01-05 2005-07-07 Fuja Shone Non-volatile memory array having vertical transistors and manufacturing method thereof
KR100520846B1 (ko) * 2004-05-11 2005-10-12 삼성전자주식회사 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
TWI247391B (en) * 2004-09-23 2006-01-11 Powerchip Semiconductor Corp Method of fabricating a non-volatile memory

Also Published As

Publication number Publication date
KR100833444B1 (ko) 2008-05-29
CN100550351C (zh) 2009-10-14
KR20070097659A (ko) 2007-10-05
US20070231986A1 (en) 2007-10-04
US7829412B2 (en) 2010-11-09

Similar Documents

Publication Publication Date Title
US6005270A (en) Semiconductor nonvolatile memory device and method of production of same
WO2013128864A1 (ja) 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
TW200427068A (en) Flash memory cell, flash memory cell array and manufacturing method thereof
US9515081B2 (en) Semiconductor device and method for manufacturing thereof
CN101047150A (zh) 闪速存储器件的制造方法
CN101308824A (zh) 非易失性存储装置及其制造方法
US7485529B2 (en) Method of fabricating non-volatile memory
CN101101925A (zh) 具有sonos结构的非易失性存储器及其制造方法
KR20050038752A (ko) 비휘발성 메모리 소자의 제조 방법
TW201838193A (zh) 半導體裝置及半導體裝置之製造方法
US7528438B2 (en) Non-volatile memory including assist gate
CN1324694C (zh) 制造内层多晶硅介电层的方法
JP2007081301A (ja) 半導体装置の製造方法および半導体装置
US20080099824A1 (en) Flash memory device and method of fabricating the same
CN1309056C (zh) 非易失存储器的结构与制造方法
TW202006925A (zh) 半導體元件及其製造方法
US7875926B2 (en) Non-volatile memory cell
CN1286170C (zh) 闪存的制造方法
CN1218385C (zh) 一种嵌入式存储器的制作方法
CN1855505A (zh) 非挥发性存储器及其制造方法
CN1224080C (zh) 闪存中浮置栅极的制作方法
CN1277308C (zh) 同时制造闪存元件及模拟电容器的方法
KR100660285B1 (ko) 스플리트 게이트형 비휘발성 기억 장치의 제조방법
CN100343980C (zh) 非挥发性存储元件及其制造方法
TWI395298B (zh) 非揮發性記憶體及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091014

Termination date: 20131030