KR19990002660A - 반도체 소자의 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 필드 산화막 형성 방법에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

플래쉬 메모리 소자에서 플로팅 게이트의 모서리 부분이 예각으로 형성되어 같은 전압 차이에도 강한 전계가 걸리기 때문에 플로팅 게이트의 전자가 콘트롤 게이트로의 전류 누설을 방지하지 못하여 전하 저장, 게이트 특성 및 소자의 신뢰성을 저하시킴.

3. 발명의 해결 방법의 요지

플로팅 게이트로 사용될 제 1 폴리실리콘막을 증착하기 전 필드 산화막의 토폴로지를 변화시키기 위해 PBL 공정에서 질화막 패턴에 의한 필드 산화막 식각 공정을 실시함.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 메모리 소자의 플로팅 게이트의 모서리 부분을 둔각으로 형성하여 소자의 특성을 향상시킬 수 있는 필드 산화막 형성 방법에 관한 것이다.

도 1은 스택 게이트 플래쉬 EEPROM의 프로그램 조건을 설명하기 위한 소자의 단면도로서, 플래쉬 메모리 소자의 셀의 비트 라인 방향의 단면도이다. 도시된 바와 같이 실리콘 기판(11) 상에 이온 주입 공정에 의해 소오스(12)와 드레인(13)이 형성되어 있다. 소오스(12)와 드레인(13) 사이의 실리콘 기판(11)의 상부에 게이트 전극이 형성되어 있다. 게이트 전극은 도시된 바와 같이 터널 산화막(14), 플로팅 게이트(15), 층간 절연막(16) 및 콘트롤 게이트(17)로 형성된다. 층간 절연막(16)으로 ONO막이 사용될 수 있다. 도시된 도 1의 도면은 5V 구동(operation)에서 프로그램시 개략적인 전압 배치 조건을 나타낸 것으로, 드레인에 5V, 소오스에 0V, 그리고 게이트에 9V를 가하게 된다. 이러한 플래쉬 메모리는 핫 캐리어 주입(hot carrier injection) 또는 F-N 터널링(tunneling) 방법을 이용하여 플로팅 게이트(15)에 전자를 차지 업(charge up)시킴으로써 프로그램시킨다. 이때 플로팅 게이트(15)에 전하가 축적되면 실제 플로팅 게이트(15)의 전압은 약 -3∼-5V 정도로 된다. 이와 같이 한 번 플로팅 게이트(15)에 전자가 차지 업되면 10년동안 어떤 온도나 어떤 전압 스트레스에도 적정 전압이상 전압의 변화가 있어서는 안된다.

도 2(a) 내지 도 2(d)는 종래의 스택 게이트형 플래쉬 메모리 소자의 제조 방법 및 프로그램 조건을 설명하기 위한 소자의 단면도이다. 도 2(a)에 도시된 바와 같이 실리콘 기판(21) 상의 선텍된 영역에 PBL(Poly Buffered LOCOS) 공정으로 필드 산화막(22)을 형성한 후 전면에 터널 산화막(23)을 형성한다. 전체 구조 상부에 플로팅 게이트를 형성하기 위한 제 1 폴리실리콘막(24)을 형성한 후 패터닝된 감광막(25)을 형성한다.

도 2(b)는 패터닝된 감광막(25)을 마스크로 식각 공정을 실시하여 필드 산화막(22)이 노출되도록 제 1 폴리실리콘막(24)을 제거한 후 패터닝된 감광막(25)을 제거한 단면도이다.

도 2(c)는 전체 구조 상부에 층간 절연막(26)으로 ONO막을 형성하고 콘트롤 게이트를 형성하기 위한 제 2 폴리실리콘막(27)을 형성한 단면도이다. 제 2 폴리실리콘막(27) 대신에 폴리사이드를 형성할 수도 있다.

도 2(d)는 이렇게 형성된 플래쉬 메모리 소자의 제 2 셀을 프로그램시킬 때의 단면도를 도시한 것으로, 제 1 셀은 이미 프로그램되어 있다. 제 2 셀을 프로그램시키기 위해서는 콘트롤 게이트에 약 9V, 드레인에 약 5V를 걸어줘야 하는데, 이때 프로그램된 제 1 셀의 콘트롤 게이트에도 9V의 전압이 가해지게 된다. 이때 제 1 셀의 콘트롤 게이트(27a)와 플로팅 게이트(24a) 사이의 전압 차이는 약 12∼14V가 걸리게 된다. 이 조건에서 플로팅 게이트(24a)의 전자가 콘트롤 게이트(27a)로 누설되는 것을 막아야 하는데, 누설에 가장 취약한 부분이 플로팅 게이트의 모서리 부분(20)으로 여겨진다. 왜냐하면 플로팅 게이트의 모서리 부분(28)이 예각으로 형성되기 때문에 같은 전압 차이에도 강한 전계가 걸리게 되기 때문이다. 이렇게 플로팅 게이트의 모서리 부분(20)이 예각으로 형성되는 이유는 제 1 폴리실리콘막(24)의 하부층인 필드 산화막(22)의 토폴로지(topology)에 기인한 것으로 제 1 폴리실리콘막(24)의 식각 레시피(recipe)의 조정으로 이 각도를 완화시키는데는 한계가 있다. 또한, 사이클링이나 베이킹 후 ONO의 열화후에도 전하 유지(charge retention), 게이트 특성 및 신뢰성(reliability)을 유지하기 위해서는 플로팅 게이트의 모서리 부분(20)에서의 전류 누설을 억제해야 한다.

따라서, 본 발명은 플로팅 게이트의 모서리 부분을 둔각으로 형성함으로써 전하 유지, 게이트 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 접합 영역이 형성된 실리콘 기판 상부에 패드 산화막, 패드 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막의 선택된 영역을 식각하여 패드 폴리실리콘막을 노출시키는 단계와, 산화 공정을 실시하여 필드 산화막을 성장시키는 단계와, 상기 식각된 질화막을 마스크로 상기 필드 산화막을 선택적으로 식각하는 단계와, 상기 질화막, 패드 폴리실리콘막 및 패드 산화막을 순차적으로 제거하는 단계와, 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막을 증착한 후 패터닝하는 단계와, 전체 구조 상부에 층간 절연막 및 제 2 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 한다.

도 1은 스택 게이트 플래쉬 EEPROM의 프로그램 조건을 설명하기 위한 소자의 단면도.

도 2(a) 내지 도 2(d)는 종래의 스택 게이트형 플래쉬 메모리 소자의 제조 방법 및 그 프로그램 조건을 설명하기 위한 소자의 단면도.

도 3(a) 내지 도 3(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.

도면의 주요 부분에 대한 부호 설명

11, 21, 31 : 실리콘 기판 12 : 소오스

13 : 드레인 14, 23, 37 : 터널 산화막

15, 24a : 플로팅 게이트 16, 26, 39 : 층간 절연막

17, 27a : 콘트롤 게이트 22, 36 : 필드 산화막

24, 38 : 제 1 폴리실리콘막 25, 35 : 감광막

27, 40 : 제 2 폴리실리콘막 32 : 패드 산화막

33 : 패드 폴리실리콘막 34 : 질화막

20, 30 : 플로팅 게이트의 모서리 부분

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3(a) 내지 도 3(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 3(a)에 도시된 바와 같이 접합 영역(도시안됨)이 형성된 실리콘 기판(31) 상부에 300Å 이하의 패드 산화막(32), 300∼1000Å의 패드 폴리실리콘막(33) 및 1000∼3000Å의 질화막(34)을 순차적으로 형성한다. 질화막(34) 상부에 패터닝된 감광막(35)을 형성한 후 이를 이용하여 질화막(34)을 식각한다.

도 3(b)는 감광막(35)을 제거한 후 노출된 패드 폴리실리콘막(33) 및 패드 산화막(32)에 필드 산화막(35)을 형성한 단면도이다.

도 3(c)는 질화막(34)을 마스크로 식각 공정을 실시하여 필드 산화막(35)을 식각한 후 마스크로 사용된 질화막(34), 패드 폴리실리콘막(33) 및 패드 산화막(32)을 순차적으로 제거한다. 그리고 터널 산화막(37)과 제 1 폴리실리콘막(38)을 증착한다.

도 3(d)에 도시된 바와 같이 제 1 폴리실리콘막(38)을 패터닝한 후 전면에 층간 절연막(39)으로 사용되는 ONO막을 형성하고, 콘트롤 게이트로 사용될 제 2 폴리실리콘막(40)를 형성한다. 제 2 폴리실리콘막(40) 대신에 폴리사이드를 형성할 수 도 있다. 이때, 플로팅 게이트의 모서리 부분(30)은 종래의 기술을 사용하였을 때보다 훨씬 완만하여 셀의 전하 저장, 게이트 특성 및 신뢰성 측면에서 유리하다.

상술한 바와 같이 본 발명에 의하면 전하 저장 및 게이트 특성을 향상시켜 셀의 특성을 향상시킬 수 있으며, 신뢰성(reliability) 특성도 향상시켜 생산성을 향상시킬 수 있다.

Claims (1)

1. 접합 영역이 형성된 실리콘 기판 상부에 패드 산화막, 패드 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와,

   상기 질화막의 선택된 영역을 식각하여 패드 폴리실리콘막을 노출시키는 단계와,

   산화 공정을 실시하여 필드 산화막을 성장시키는 단계와,

   상기 식각된 질화막을 마스크로 상기 필드 산화막을 선택적으로 식각하는 단계와,

   상기 질화막, 패드 폴리실리콘막 및 패드 산화막을 순차적으로 제거하는 단계와,

   전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막을 증착한 후 패터닝하는 단계와,

   전체 구조 상부에 층간 절연막 및 제 2 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.