CN101330057B

CN101330057B - 具有嵌入式eeprom的电可编程器件及其制作方法

Info

Publication number: CN101330057B
Application number: CN2007100423415A
Authority: CN
Inventors: 詹奕鹏; 黄声河; 杨震
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-06-21
Filing date: 2007-06-21
Publication date: 2010-10-06
Anticipated expiration: 2027-06-21
Also published as: CN101330057A

Abstract

一种具有嵌入式EEPROM的电可编程器件及其制作方法。该方法包括：提供包括第一器件区和第二器件区的衬底；在第一器件区和第二器件区中生长第一栅氧化物层；以及在第一器件区中形成第一扩散区，并且在第二器件区中形成第二扩散区和第三扩散区。此外，该方法包括注入第一多个离子以在第一器件区中形成第四扩散区以及在第二器件区中形成第五扩散区。第四扩散区与第一扩散区重叠。

Description

具有嵌入式EEPROM的电可编程器件及其制作方法

技术领域

本发明涉及集成电路以及其用于半导体器件制造的处理。更具体地说，本发明提供了一种具有嵌入式电可擦除可编程只读存储器(electrically-erasable programmable read-only memory，EEPROM)的可编程器件及其制作方法。仅作为实例，本发明已应用于具有嵌入式EEPROM的一次可编程(one-time programmable，OTP)器件。但是，应该认识到，本发明具有更为广泛的应用范围。

背景技术

集成电路或者“IC”已经从在单片硅上制作的少量互连器件发展到数百万个器件。目前的IC提供了远远超过最初想象的性能和复杂度。为了改善复杂度和电路密度(即，能够封装到给定芯片面积上的器件的数量)，最小器件特征尺寸，也称为器件“几何形状”，已随着每一代IC而变得更小。现在制造的半导体器件具有小于四分之一微米宽的特征。

增加电路密度不仅改善了IC的复杂度和性能，而且也为消费者提供了更低成本的部件。IC制造设备可以花费数亿或甚至数十亿美元。每一制造设备将具有一定的晶片生产量，且每一晶片上面将有一定数目的IC。因此，通过使IC的单个器件更小，在每个晶片上可以制造更多器件，从而提高制造设备的生产量。此外，制造设备的产量还取决于制造工艺的复杂度。例如，附加的遮蔽步骤和/或附加的离子注入步骤会使生产量显著减少并使成本显著增加。

利用芯片代工服务制造定制集成电路已经发展了数年。无生产线芯片公司通常设计定制集成电路。这样的定制集成电路需要制造一套通常称为“掩模原版(reticle)”的定制掩模。在中国上海的称为Semiconductor International Manufacturing Company(SMIC)的芯片代工公司就是进行代工服务的芯片公司的一个实例。尽管在过去这些年中，无生产线芯片公司和代工服务已经增加，但仍然存在许多局限。例如，难以有效地制造具有嵌入式EEPROM的可擦除可编程只读存储器(EPROM)。在本说明书中，且更具体地是在以下，将对这些以及其他局限进行更具体的描述。

根据上述可以看到，需要改进的半导体器件以及制造半导体器件的方法。

发明内容

本发明涉及集成电路及其用于半导体器件制造的处理。更具体地说，本发明提供了一种具有嵌入式电可擦除可编程只读存储器(EEPROM)的可编程器件及其制作方法。仅作为实例，本发明已应用于具有嵌入式EEPROM的一次可编程(OTP)器件。但是，应该认识到，本发明具有更为广泛的应用范围。

在一特定实施例中，本发明提供了一种用于制作半导体器件方法。该方法包括如下步骤：提供包括第一器件区和第二器件区的衬底；在第一器件区和第二器件区中生长第一栅氧化物层；在第一器件区中形成第一扩散区，并且在第二器件区中形成第二扩散区和第三扩散区。另外，该方法包括注入第一多个离子以在第一器件区中形成第四扩散区以及在第二器件区中形成第五扩散区。第四扩散区与第一扩散区重叠。此外，该方法包括：在第一器件区中形成第一栅，并且在第二器件区中形成第二栅和第三栅；以及在第一栅、第二栅、第三栅以及第一栅氧化物层上沉积第一电介质层。此外，该方法包括对第一器件区中的第一栅氧化物层的第一部分以及第一电介质层的第一和第二部分进行蚀刻。第一电介质层的第一部分在第一栅上，并且第一电介质层的第二部分在第一栅氧化物层的第一部分上。此外，该方法包括在第一器件区中生长栅间氧化物层和第二栅氧化物层。栅间氧化物层在第一栅上，且第二栅氧化物层在衬底上。此外，该方法包括：至少在第一器件区中的第二氧化物层、栅间氧化物层以及第一电介质层上形成第四栅；在第二器件区中的第一电介质层上形成第五栅；以及注入第二多个离子以形成多个源区和多个漏区。对第一器件区中的第一电介质层的第一和第二部分以及第一栅氧化物层的第一部分进行蚀刻不去除第二器件区中的第一电介质层的任何部分。

根据另一个实施例，一种用于制造半导体器件的方法包括：提供包括第一器件区和第二器件区的衬底；在第一器件区和第二器件区中生长第一栅氧化物层；以及在第一器件区中形成第一扩散区，并且在第二器件区中形成第二扩散区和第三扩散区。另外，该方法包括注入第一多个离子以在第一器件区中形成第四扩散区且在第二器件区中形成第五扩散区。第四扩散区与第一扩散区重叠。此外，该方法包括：在第一器件区中形成第一栅，并且在第二器件区中形成第二栅和第三栅；以及在第一栅、第二栅、第三栅以及第一栅氧化物层上沉积第一电介质层。此外，该方法包括对第一器件区中的第一栅氧化物层的第一部分以及第一电介质层的第一和第二部分进行蚀刻。第一电介质层的第一部分在第一栅上，并且第一电介质层的第二部分在第一栅氧化物层的第一部分上。此外，该方法包括：在第一器件区中生长栅间氧化物层和第二栅氧化物层，栅间氧化物层在第一栅上，第二栅氧化物层在衬底上；以及至少在第一器件区中的第二氧化物层、栅间氧化物层以及第一电介质层上形成第四栅。此外，本方法包括在第二器件区中的第一电介质层上形成第五栅；以及注入第二多个离子以形成多个源区和多个漏区。栅间氧化物层具有范围从100

到250

的厚度，并且形成第四栅包括使用第一电介质层作为蚀刻停止层。

根据另一个实施例，一种具有嵌入式EEPROM器件的半导体器件包括：在硅晶片上的一次可编程器件以及在硅晶片上的电可擦除可编程器件。一次可编程器件包括第一栅氧化物层和第二栅氧化物层。第二栅氧化物层比第一栅氧化物层薄。此外，一次可编程器件包括：在第一栅氧化物层上的第一栅；在第一栅上的第一电介质层；在第一栅上的栅间氧化物层；以及在第一电介质层、栅间氧化物层以及第二栅氧化物层上的第二栅。

利用本发明实现了超过传统技术的许多好处。例如，本技术提供了与用于制造EEPROM的工艺完全兼容的制造可编程器件的工艺。在某些实施例中，该方法提供了使用依赖传统技术的工艺的便利。另外，该方法通常不要求对传统设备和工艺进行任何实质修改。根据该实施例，可以实现这些好处中的一个或多个。将在本说明书中，且更具体地是在以下，对这些以及其它好处进行更详细的描述。

参考详细描述以及随后的附图，可以更充分地理解本发明的各种另外的目的、特征和优点。

附图说明

图1为根据本发明一实施例的用于形成可编程器件的简化方法；

图2为根据本发明一实施例的用于离子注入和栅氧化物形成的简化工艺；

图3为根据本发明一实施例的用于光刻和离子注入的简化工艺；

图4为根据本发明一实施例的用于隧穿氧化物形成的简化工艺；

图5为根据本发明一实施例的用于栅和氧化物-氮化物-氧化物形成的简化工艺；

图6为根据本发明一实施例的用于氧化物-氮化物-氧化物光刻和阈值调节的简化工艺；

图7为根据本发明一实施例的用于对氧化物-氮化物-氧化物以及栅氧化物进行蚀刻的简化工艺；

图8为根据本发明一实施例的用于生长栅和栅间氧化物的简化工艺；

图9为根据本发明一实施例的用于多晶硅沉积的简化工艺；

图10为根据本发明一实施例的用于控制栅光刻的简化工艺；

图11为根据本发明一实施例的用于控制栅蚀刻的简化工艺；

图12为根据本发明一实施例的用于栅光刻的简化工艺；

图13为根据本发明一实施例的用于栅光刻的简化工艺；

图14为根据本发明一实施例的用于光刻和离子注入的简化工艺；

图15为根据本发明一实施例的用于间隔物形成的简化工艺；

图16示出了根据本发明一实施例的用于光刻和离子注入的简化工艺；

图17为根据本发明一实施例的用于具有嵌入式EEPROM器件的电可编程器件的简化系统；

图18为根据本发明一实施例的用于具有嵌入式EEPROM器件的电可编程器件的简化顶视图。

具体实施方式

本发明涉及集成电路及其用于半导体器件制造的处理。更具体地说，本发明提供了一种具有嵌入式电可擦除可编程只读存储器(electrically-erasable programmable read-only memory，EEPROM)的可编程器件及其制作方法。仅作为实例，本发明已应用于具有嵌入式EEPROM的一次可编程(one-time programmable，OTP)器件。但是，应该认识到，本发明具有更为广泛的应用范围。

图1为根据本发明一实施例的用于形成可编程器件的简化方法。方法100包括如下工艺：

1.用于离子注入和栅氧化物形成的工艺110；

2.用于光刻和离子注入以进行阈值调节的工艺115；

3.用于形成隧穿氧化物的工艺120；

4.用于栅和氧化物-氮化物-氧化物形成的工艺125；

5.用于氧化物-氮化物-氧化物光刻和阈值调节的工艺130；

6.用于氧化物-氮化物-氧化物蚀刻的工艺135；

7.用于栅和栅间氧化物形成的工艺140；

8.用于多晶硅沉积的工艺145；

9.用于控制栅光刻的工艺150；

10.用于控制栅蚀刻的工艺155；

11.用于栅光刻的工艺160；

12.用于栅蚀刻的工艺165；

13.用于轻掺杂漏或源形成的工艺170；

14.用于间隔物形成的工艺175；

15.用于漏和源形成的工艺180。

上述的工艺顺序提供了根据本发明一实施例的方法。这里，在不脱离权利要求的范围的情况下，可以提供可替选的方案，其中可增加工艺、去除一个或多个工艺或者根据不同的顺序提供工艺。通过本说明书且更具体地是在以下可以找到本发明的进一步细节。

在工艺110，进行离子注入并形成栅氧化物。图2为根据本发明一实施例的用于离子注入和栅氧化物形成的简化工艺110。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图2所示，通过氧化物生长工艺形成两个栅氧化物层210和212。例如，栅氧化物层210和212具有较高的击穿电压。作为另一个实例，栅氧化物层210和212具有范围从200到300

的厚度。作为另一个实例，栅氧化物层210和212位于单个硅晶片衬底上。此外，进行离子注入以形成扩散区220、222和224。例如，注入物质为砷。注入能量的范围可以从25KeV到80keV，且注入剂量的范围可以从1E14到3E151/cm²。作为另一个实例，扩散区220用于在可编程器件工作期间的电子隧穿，而扩散区222和224用于在EEPROM工作期间的电子隧穿。

在工艺115，进行光刻和离子注入以调节阈值电压。图3为根据本发明一实施例的用于光刻和离子注入的简化工艺115。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图3所示，通过光刻工艺形成光致抗蚀剂层230，且光致抗蚀剂层230覆盖扩散区222和224。利用光致抗蚀剂层230进行离子注入工艺，以形成扩散区240和242，扩散区240和242分别用于调节可编程器件和EEPROM的阈值电压。例如，离子注入工艺使用用于N沟道型单元的B或BF2离子。注入能量的范围可以从硼5KeV到25KeV，这等于BF220KeV到100KeV，且注入剂量的范围可以从5E12到1E13 1/cm²。

在工艺120，形成隧穿氧化物。图4为根据本发明一实施例的用于隧穿氧化物形成的简化工艺120。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图4所示，通过光刻工艺形成光致抗蚀剂层250、252和254。进行湿蚀刻工艺以将栅氧化物层212的未被光致抗蚀剂覆盖的部分去除。随后，将隧穿氧化物层260生长到例如范围从60

到100

的厚度。

在工艺125，形成栅和氧化物-氮化物-氧化物层。图5为根据本发明一实施例的用于栅和氧化物-氮化物-氧化物形成的简化工艺125。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图5所示，通过多晶硅沉积和蚀刻工艺形成栅270、272和274。例如，这些栅的厚度范围为从70nm到300nm。浮动栅274的一部分位于隧穿氧化物层260上。此外，在栅270、272和274上以及在栅氧化物层210和212上形成氧化物-氮化物-氧化物层280和282。在一个实施例中，每个氧化物-氮化物-氧化物层包括第一氧化物层、氮化物层和第二氧化物层。例如，第一氧化物层、氮化物层和第二氧化物层中的每层的厚度范围为从30

到150

在工艺130，进行氧化物-氮化物-氧化物光刻和阈值调节。图6为根据本发明一实施例的用于氧化物-氮化物-氧化物光刻和阈值调节的简化工艺130。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图6所示，通过光刻工艺形成光致抗蚀剂层290和292。在一个实施例中，光致抗蚀剂层290只覆盖氧化物-氮化物-氧化物层280的部分，相反，光致抗蚀剂层292覆盖整个氧化物-氮化物-氧化物层282。进行离子注入工艺以形成在栅氧化物层210下并且没有被光致抗蚀剂层290或浮动栅270覆盖的扩散区300。例如，离子注入工艺使用用于N沟道单元的B、BF2、In离子。注入能量的范围可以从5KeV到100KeV，且注入剂量的范围可以从1E12到2E14 1/cm²。

在工艺135，对氧化物-氮化物-氧化物以及栅氧化物进行蚀刻。图7为根据本发明一实施例的用于对氧化物-氮化物-氧化物以及栅氧化物进行蚀刻的简化工艺135。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图7所示，在竖直方向上进行基本上各向异性的蚀刻，并去除氧化物-氮化物-氧化物层280的和栅氧化物层210的暴露到竖直蚀刻的部分。相反，氧化物-氮化物-氧化物层282和栅氧化物层212受光致抗蚀剂层292保护，因此保持完好。例如，各向异性蚀刻使用干蚀刻工艺。

在工艺140，形成栅和栅间氧化物。图8为根据本发明一实施例的用于生长栅和栅间氧化物的简化工艺140。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图8所示，在在工艺130将氧化物-氮化物-氧化物层280和栅氧化物层210分别去除的区域中，生长氧化物层310和320。例如，栅氧化物层310的厚度范围为从50到150

，而栅间氧化物层320的厚度范围为从150

到250。作为另一个实施例，栅间氧化物层320的厚度基本上等于210

。在一个实施例中，栅氧化物层310比栅氧化物层210薄，并且栅氧化物层310的击穿电压比栅氧化物层210的击穿电压低。

在工艺145，沉积多晶硅。图9为根据本发明一实施例的用于多晶硅沉积的简化工艺145。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图9所示，通过沉积工艺形成多晶硅层330和332。多晶硅层330和332中每一个的厚度范围为从70nm到300nm。

在工艺150，进行控制栅光刻。图10为根据本发明一实施例的用于控制栅光刻的简化工艺150。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图10所示，进行光刻工艺以形成光致抗蚀剂层340和342，作为结构410、420、510和520的一部分。结构410对应于图9所示的结构400，而结构420对应于与结构400相同但在结构400之后的另一个结构。结构510对应于图9所示的结构500，而结构520对应于与结构500相同的，但在结构500之后的另一个结构。

在工艺155，进行蚀刻以形成控制栅。图11为根据本发明一实施例的用于控制栅蚀刻的简化工艺155。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图11所示，进行蚀刻工艺以将多晶硅层330和332的未被光致抗蚀剂层340或342或者氧化物-氮化物-氧化物层280或282保护的部分去除。氧化物-氮化物-氧化物层280或282起蚀刻停止的作用。

在工艺160，进行栅光刻。图12为根据本发明一实施例的用于栅光刻的简化工艺160。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图12所示，通过光刻工艺形成抗蚀剂层610、612和614。至少一部分多晶硅层330和栅氧化物层320未被任何抗蚀剂层覆盖。

在工艺165，进行蚀刻以形成栅结构。图13为根据本发明一实施例的用于栅光刻的简化工艺165。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图13所示，进行蚀刻工艺以将多晶硅层330的和栅氧化物层310的未被光致抗蚀剂层610、612或614保护的部分去除，并且形成栅620和622。

在工艺170，进行光刻和离子注入以形成轻掺杂的漏和源。图14为根据本发明一实施例的用于光刻和离子注入的简化工艺170。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图14所示，通过光刻工艺形成抗蚀剂层630和632。至少部分栅氧化物层212未被光致抗蚀剂层630或632、氧化物-氮化物-氧化物层282或者栅272覆盖。通过栅氧化物层212的这些部分，进行离子注入工艺以形成轻掺杂漏642。在一个实施例中，注入使用磷离子作为注入物质。注入能量的范围可以是从50KeV到100KeV，且注入剂量的范围可以是从5E13到4E14 1/cm²。

在工艺175，形成间隔物。图15为根据本发明一实施例的用于间隔物形成的简化工艺175。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图15所示，为栅270、272、274、620、622和332形成间隔物650和66。例如，每个间隔物的厚度范围为从50nm到150nm。在另一个实例中，间隔物由氧化物、氮化物或复合的氧化物/氮化物层制成。

在工艺180，进行光刻和离子注入以形成重掺杂源和漏。图16示出了根据本发明一实施例的用于光刻和离子注入的简化工艺180。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。如图16所示，进行离子注入工艺以形成重掺杂源和漏670和672。在一个实施例中，注入使用砷离子作为注入物质。注入能量的范围可以从5KeV到70KeV，且注入剂量的范围可以从1E15到6E15 1/cm²。

如以上讨论的和这里进一步强调的，图1-16只是一些实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。例如，方法100包括在工艺180之后形成一个或多个层间电介质(interlayer dielectric，ILD)层以及进行某些生产线后端(back-end-of-line)工艺。

图17为根据本发明一实施例的用于具有嵌入式EEPROM器件的电可编程器件的简化系统。器件1700包括如下部件：

1.电可编程器件1710和1712；

2.EEPROM器件1720和1722。

上述电子器件提供了用于根据本发明一实施例的系统1700的部件。还可以提供其它替选方案，这些替选方案可以在不脱离在此的权利要求的范围的情况下添加某些电可编程器件和/或EEPROM器件、去除器件1710、1712、1720和1722中的一个或多个或者利用不同连接对一个或多个器件进行布置。在一个实施例中，用方法100制作系统1700。在另一个实施例中，在同一个硅晶片上制作器件1710和1712以及器件1720和1722。

如图17所示，器件1710和1712包括栅氧化物层1210。例如，栅氧化物层1210具有高击穿电压。作为另一个实例，栅氧化物层1210的厚度范围为200到300。另外，器件1710和1712包括扩散区1220。例如，扩散区1220具有范围从1E18到1E20 1/cm³的掺杂剂浓度以及范围从0.2um到0.5um的深度。作为另一个实例，扩散区1220在可编程器件工作期间被用于电子隧穿。此外，器件1710和1712包括扩散区1240，所述扩散区1240被用于对可编程器件的阈值电压进行调节。例如，扩散区1240具有范围从1E16到1E18 1/cm³的掺杂剂浓度以及范围从0.3um到0.6um的深度。

如图17所示，器件1710和1712包括栅1270。例如，栅1270由多晶硅制成。作为另一个实例，这些栅的厚度范围为从70nm到300nm。另外，器件1710和1712包括至少在栅1270上的氧化物-氮化物-氧化物层1280。在一个实施例中，每个氧化物-氮化物-氧化物层1280包括第一氧化物层、氮化物层和第二氧化物层。例如，第一氧化物层、氮化物层和第二氧化物层中每个的厚度范围为从30

到150

。此外，器件1710和1712包括至少在一部分栅氧化物层1210下面的扩散区1300。例如，扩散区1300的掺杂剂浓度的范围为从1E16到1E18 1/cm³，且深度范围为从0.6v到2.5v。此外，器件1710和1712包括氧化物层1310和1320。例如，栅氧化物层1310的厚度范围为从50

到150

，而栅间氧化物层1320的厚度范围为从150

到250

。在一个实施例中，栅氧化物层1310比栅氧化物层1210薄，并且具有比栅氧化物层1210低的击穿电压。

如图17所示，器件1710和1712包括栅1620和1622。例如，这些栅中每一个具有范围从70nm到300nm的厚度。此外，器件1710和1712包括用于栅1270、1620和1622的间隔物1650。例如，每个间隔物的厚度范围为从50nm到150nm。在另一个实施例中，间隔物由氧化物、氮化物或复合氧化物/氮化物层制成。此外，器件1710和1712包括重掺杂漏和/或源1670。例如，每个重掺杂漏和/或源1670具有范围为从1E15到6E15 1/cm²的掺杂剂浓度和范围为从0.1um到0.4um的深度。在一个实施例中，器件1710和1712还包括层间电介质层1670和常规ILD&BEOL工艺的层1672。

如图17所示，器件1720和1722包括栅氧化物层1220。例如，栅氧化物层1220具有高击穿电压。作为另一个实例，栅氧化物层1220的厚度范围为从200

到300

。另外，器件1720和1722包括扩散区1222和1224。例如，扩散区1222和1224中每一个具有范围从1E18到1E201/cm³的掺杂剂浓度以及范围从0.2um到0.8um的深度。作为另一个实例，扩散区1222和1224在EEPROM器件工作期间用于电子隧穿。此外，器件1720和1722包括扩散区1242，所述扩散区1242用于对EEPROM器件的阈值电压进行调节。例如，扩散区1242具有范围从5E15到2E16 1/cm³的掺杂剂浓度，以及范围从0.3um到0.8um的深度。此外，器件1720和1722包括隧穿氧化物层1260。例如，隧穿氧化物层1260具有范围从50

到150

的厚度。

如图17所示，器件1720和1722中每一个包括栅1272和1274。例如，栅1272和1274由多晶硅制成。作为另一个实例，这些栅的厚度范围为从70nm到300nm。在另一个实例中，一部分浮动栅1274位于隧穿氧化物层260上。另外，器件1720和1722包括至少在栅1272和1274上的氧化物-氮化物-氧化物层1282。在一个实施例中，每个氧化物-氮化物-氧化物层1282包括第一氧化物层、氮化物层和第二氧化物层。例如，第一氧化物层、氮化物层和第二氧化物层中每个的厚度范围为从50

到150

如图17所示，器件1720和1722包括控制栅1332。此外，器件1720和1722包括轻掺杂漏1642(单元的源可以是掺杂或不掺杂的)。例如，轻掺杂漏中每一个具有范围从1E18到1E20 1/cm³的掺杂剂浓度以及范围为从0.2um到0.6um的厚度。此外，器件1720和1722包括用于栅1272、1274和1322的间隔物1660。例如，每个间隔物具有范围从50nm到150nm的厚度。在另一个实施例中，间隔物由氧化物、氮化物或复合氧化物/氮化物层制成。此外，器件1720和1722包括重掺杂漏和/或源1672。例如，每个重掺杂漏和/或源1672具有范围为从1E15到6E151/cm²的掺杂剂浓度和范围为从0.1um到0.4um的深度。在一个实施例中，器件1720和1722还包括层间电介质层1680和常规ILD&BEOL工艺的层1682。

如以上讨论的和这里进一步强调的，图17只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。例如，器件1710和1712用作一次可编程(OTP)器件。在一个实施例中，这些OTP器件不能由紫外线照射擦除，但是可由X射线擦除。作为另一个实例，器件1710和1712包括封装中的石英窗口，并且用作可擦除可编程只读存储器(EPROM)器件。在一个实施例中，EPROM器件可由紫外线辐射擦除。

图18为根据本发明一实施例的用于具有嵌入式EEPROM器件的电可编程器件的简化顶视图。该图只是一个实例，其不应该对权利要求的范围有过度限制。本领域的技术人员应该理解许多变化、替换和修改。图18是单元的俯视图，图17是图18沿线AA’(在图18中示出)的截面图。

还应该理解，这里所描述的实例和实施例仅出于说明的目的，并且本领域技术人员将能够想到根据这些实例和实施例的各种修改或变化，且这些修改或变化应该包括在本申请的精神和范围以及所附权利要求的范围内。

Claims

1.一种用于制作半导体器件的方法，该方法包括：

提供一衬底，区分出第一器件区和第二器件区；

在所述第一器件区和所述第二器件区中生长第一栅氧化物层；

在所述第一器件区中形成第一扩散区，并且在所述第二器件区中形成第二扩散区和第三扩散区；

注入第一多个离子以在所述第一器件区中形成第四扩散区以及在所述第二器件区中形成第五扩散区，所述第四扩散区与所述第一扩散区重叠；

在所述第一器件区中形成第一栅，并且在所述第二器件区中形成第二栅和第三栅；

在所述第一栅、所述第二栅、所述第三栅以及所述第一栅氧化物层上沉积第一电介质层；

对所述第一器件区中位于所述第一栅一侧的所述第一栅氧化物层的第一部分以及所述第一电介质层的第一和第二部分进行蚀刻，所述第一电介质层的第一部分在所述第一栅上，所述第一电介质层的第二部分在所述第一栅氧化物层的第一部分上；

在第一器件区中生长栅间氧化物层和第二栅氧化物层，所述栅间氧化物层在所述第一栅上，所述第二栅氧化物层在所述衬底上；

至少在所述第一器件区中的所述第二栅氧化物层、所述栅间氧化物层以及所述第一电介质层上形成第四栅；

在所述第二器件区中的第一电介质层上形成第五栅；

注入第二多个离子以形成多个源区和多个漏区；

其中，所述对所述第一器件区中的所述第一电介质层的第一和第二部分以及所述第一栅氧化物层的第一部分进行蚀刻不去除所述第二器件区中的所述第一电介质层的任何部分。

2.如权利要求1所述的方法，其中所述第一电介质层包括第一氧化硅子层、氮化硅子层和第二氧化硅子层。

3.如权利要求2所述的方法，其中所述第一氧化硅子层、所述氮化硅子层和所述第二氧化硅子层中每一个具有范围从30

到150的厚度。

4.如权利要求1所述的方法，其中所述栅间氧化物层具有范围从100

到250

的厚度。

5.如权利要求4所述的方法，其中所述厚度等于210

6.如权利要求1所述的方法，其中所述形成第四栅包括：

至少在所述第一器件区中的第二栅氧化物层、栅间氧化物层以及第一电介质层上沉积第一导电层；

对所述第一导电层的第一部分进行蚀刻；

其中，所述第一导电层的第一部分包括位于所述第一栅上的部分和位于所述第一栅另一侧的部分，所述第一栅另一侧不具有所述第二栅氧化物层；

对所述第一导电层的第二部分以及所述第二栅氧化物层的第一部分进行蚀刻；

其中，所述第一导电层的第二部分和所述第二栅氧化物层的第一部分位于所述第一栅的一侧，所述第一栅的一侧具有所述第二栅氧化物；

其中，对所述第一导电层的第一部分进行蚀刻包括使用所述第一电介质层作为蚀刻停止层。

7.如权利要求1所述的方法，还包括：

在沉积所述第一电介质层后，蚀刻所述第一栅氧化物层的第一部分以及所述第一电介质层的第一和第二部分前，在所述第一器件区和所述第二器件区中的所述第一栅氧化物层上形成第一光致抗蚀剂层；

其中，所述第一栅氧化物层的第一部分暴露于所述第一器件区中。

8.如权利要求7所述的方法，还包括：

对所述第一栅氧化物层的所述第一部分进行蚀刻以将所述衬底的第一部分暴露于所述第二器件区中；

在所述衬底的所述第一部分上生长隧穿氧化物层。

9.如权利要求1所述的方法，其中所述注入第一多个离子工艺具有范围从5KeV到100KeV的注入能量以及范围从1E12到2E14 1/cm²的注入剂量。

10.如权利要求9所述的方法，其中所述第一多个离子包括从由用于N沟道单元的B、BF2、In离子构成的组中所选择的至少一种。

11.如权利要求1所述的方法，其中所述形成第四栅在所述形成第五栅之前或之后进行。

12.如权利要求1所述的方法，其中所述注入第二多个离子包括：

至少形成轻掺杂源区；

至少形成源。

13.如权利要求1所述的方法，其中所述第一栅、所述第二栅、所述第三栅、所述第四栅以及所述第五栅中每一个包括多晶硅。

14.一种用于制作半导体器件的方法，该方法包括：

提供一衬底，区分出第一器件区和第二器件区的；

注入第一多个离子以在所述第一器件区中形成第四扩散区，并且在所述第二器件区中形成第五扩散区，所述第四扩散区与所述第一扩散区重叠；

对所述第一器件区中位于所述第一栅一侧的所述第一栅氧化物层的第一部分以及所述第一电介质层的第一部分和第二部分进行蚀刻，所述第一电介质层的第一部分在所述第一栅上，所述第一电介质层的第二部分在所述第一栅氧化物层的第一部分上；

在所述第一器件区中生长栅间氧化物层和第二栅氧化物层，所述栅间氧化物层在所述第一栅上，所述第二栅氧化物层在所述衬底上；

在所述第二器件区中的所述第一电介质层上形成第五栅；

注入第二多个离子以形成多个源区和多个漏区；

其中：

所述栅间氧化物层具有范围从100

到250

的厚度；

所述形成第四栅包括使用所述第一电介质层作为蚀刻停止层。

15.如权利要求14所述的方法，其中所述形成第四栅包括：

至少在所述第一器件区中的所述第二氧化物层、所述栅间氧化物层以及所述第一电介质层上沉积第一导电层；

对所述第一导电层的第一部分进行蚀刻；

其中，所述对所述第一导电层的所述第一部分进行蚀刻包括使用所述第一电介质层作为蚀刻停止层。

16.如权利要求14所述的方法，其中所述第一电介质层包括第一氧化硅子层、氮化硅子层和第二氧化硅子层。

17.如权利要求14所述的方法，其中所述第一氧化硅子层、所述氮化硅子层和所述第二氧化硅子层中每一个具有范围从50

到150

的厚度。

18.如权利要求1所述的方法，其中，所述注入第二多个离子包括：

至少形成轻掺杂源区；

至少形成源。

19.一种具有嵌入式EEPROM器件的半导体器件，该半导体器件包括：

在硅晶片上的一次可编程器件；

在所述硅晶片上的电可擦除可编程器件；

其中所述一次可编程器件包括：

第一栅氧化物层和第二栅氧化物层，所述第二栅氧化物层比所述第一栅氧化物层薄；

其中，所述第一栅氧化物层和所述第二栅氧化物层均位于所述硅晶片上，且所述第一栅氧化物层和所述第二栅氧化物层相连；

在所述第一栅氧化物层上的第一栅；

在所述第一栅上的第一电介质层；

在所述第一栅上的栅间氧化物层；

其中，所述第一电介质层和所述栅间氧化物层相连；

在所述第一电介质层、所述栅间氧化物层以及所述第二栅氧化物层上的第二栅。

20.如权利要求19所述的器件，其中所述第一电介质层包括第一氧化硅子层、氮化硅子层和第二氧化硅子层。

21.如权利要求19所述的器件，其中所述栅间氧化物层具有范围从100

到250

的厚度。