KR100199377B1 - 이이피롬 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 패스 게이트 전극의 소오스 영역에 터널 영역을 형성하므로써, 종래의 이이피롬 셀 사이즈보다 30% 정도로 줄일 수 있어 고집적화를 지향할 수 있는 이이피롬 셀 및 그 제조 방법이 개시된다.

Description

이이피롬(EEPROM)셀 및 그 제조 방법
제1도는 종래의 이이피롬 셀을 설명하기 위한 단면도.
제2도는 본 발명에 따른 이이피롬 셀 및 그 제조 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2A : 제1매립 접합 영역
2B : 제2매립 접합 영역 3A : 제1매립 산화막
3B : 제2매립 산화막 12 : 매립 접합 영역
13 : 매립 산화막 4 및 14 : MC+접합 영역
5 및 15 : 터널 산화막 6 및 16 : 플로팅 게이트
7 및 17 : ONO 층 8 및 18 : 컨트롤 게이트
9A 및 19A : 제1소오스 영역 9B 및 19B : 드레인 영역
10A 및 10B : 제2소오스 영역 20A 및 20B : 산화막 스페이서
21 및 22 : 게이트 산화막 23 및 24 : 폴리 실리콘층
25A 및 25B : 패스 게이트 전극 26 : 패스 게이트 영역
27 : 셀 영역
본 발명은 이이피롬 셀에 관한 것으로, 특히 이이피롬의 패스 게이트 전극의 소오스 영역에 터널 영역을 형성할 수 있도록 한 이이피롬 셀에 관한 것이다.
일반적으로 반도체 메모리 소자에는 휘발성 소자인 RAM(Ramdom Access Memory)과 비휘발성 소자인 ROM(Read Only Memory)으로 구성할 수 있다. 상기 휘발성 소자들의 경우는 셀의 구성이 비교적 간단하여 고집적화에 유리한 면이 있으나 비휘발성 소자들의 경우는 셀의 구성이 복잡하기 때문에 고집적화에 불리한 면이 있다.
특히, 본 발명에서는 비휘발성 소자들중의 하나로서 자외선을 사용하는 대신에 전기적인 신호로 쓰고 지울 수 있는 이이피롬(EEPROM) 셀에 관해 설명하고자 한다.
이이피롬(EEPROM) 셀의 구성은 크게 나누어 두가지로 구분되는데 이이피롬의 출입구 역할을 하는 패스 게이트 영역과 데이터를 보유하는데 필요한 셀 영역으로 구분된다. 이러한 이이피롬(EEPROM)은 이와 같은 구성으로 이루어져 있으면서도 셀의 구성이 복잡하기 때문에 패스 게이트와 셀단자 영역을 연결하는 구성도 복잡하게 이루어져 있고, 셀 사이즈가 커서 고집적화하기에는 부적합한 면이 있다. 그러면, 종래의 이이피롬 셀을 제1도를 통해 설명하면 다음과 같다.
제1도에 도시된 바와 같이, 종래의 이 이이피롬 셀은 패스 게이트영역(26)과 셀 영역(27)으로 나누어진다.
상기 셀 영역(27)에는 실리콘 기판(1)상에 서로 이격된 제1매립 접합 영역(2A)과 제2매립 접합 영억(2B)을 구비하며, 각각의 제1매립 접합 영역(2A)과 제2매립 접합 영역(2B)을 구비하며, 각각의 제1매립 접합 영역(2A)과 제2매립 접합 영역(2B)상부에 제1매립 산화막(3A) 및 제2매립 산화막(3B)이 형성되어 있으며, 상기 제1매립 산화막(3A)에는 터널 산화막(5)이 형성되고, 상기 제1매립 접합 영역(2A)과 제2매립 접합 영역(2B) 사이에는 MC+접합영역(4)이 형성되어 있으며, 전체 구조 상부에 플로팅 게이트(6), ONO층(7) 및 컨트롤 게이트(8)가 순차적으로 형성된 구조로 이루어져 있다. 상기 패스게이트 영역(26)에는 게이트 산화막(21) 및 플리실리콘층(23)이 순차적으로 적층되고 측벽에 산화막 스페이서(20A)가 형성된 패스 게이트 전극(25A)가 제1소오스 영역(9A)으로 이루어져 있다. 상기 패스 게이트 영역(26)의 패스 게이트 전극(25A) 한쪽 측부에는 드레인 영역(9B)과 셀의 한쪽 측부에는 제2소오스 영역(10A)이 형성되어 있으며, 상기 패스 게이트 전극(25A)의 제1소오스 영역(9A)과 셀 영역(27)의 제1매립 접합 영역(2A)은 상호간에 연결된 구조로 이루어져 있다.
상술한 바와 같이 종래의 이이피롬 셀 소자는 다음과 같은 단점이 있다.
첫째, 아이피롬 소자는 셀 안에 다른 소자들에서는 볼 수 없는 터널이라는 창을 가지고 있어 이것을 이용하여 프로그램과 소거 동작이 이루어지나 구조의 특이성 때문에 셀의 면적을 줄여 고집적화를 하는데 상당한 지장이 초래된다.
둘째, 아이피롬 셀 동작 특성상 고전압 동작이 필수 불가결하기 때문에 설계시 이를 충분히 고려하여야 한다는 것이다.
따라서, 상기한 단점을 해결하기 위한 본 발명은 아이피롬의 패스 게이트 전극의 소오스 영역에 터널 영역을 형성할 수 있도록 한 아이피롬 셀을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 매립 접합 영역을 형성한 후, 상기 매립 접한 영역상부에 매립 산화막을 형성하는 단계와, 상기 매립 산화막을 매립 접합 영역 상부에 노출되도록 패터닝하는 단계와 상기 패터닝된 매립 산화막 사이에 노출된 매립 접합 영역에 MC+불순물을 주입하여 MC+접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 불순물을 주입하에 제1소오스 영역을 형성하는 단계와, 상기 제1소오스 영역 상부에 터널 산화막을 형성하고, 상기 터널 산화막을 형성하고, 상기 터널 산화막 측부에 게이트 산화막을 형성하는 단계와, 상기 매립 산화막 상부에 플로팅 게이트를 형성하고, 게이트 산화막 상부에 패스 게이트 전극을 형성하는 단계와, 상기 플로팅 게이트 상부에 ONO층 및 켄트롤 게이트를 순차적으로 형성하는 단계와, 상기 전체 구조 상부에 불순물을 주입하여 제2소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 패스 게이트 전극의 측벽에 산화막 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 이이피롬 셀은 매립 접합 영역, 매립 산화막, MC+접합영역, 플로팅 게이트, 컨트롤 게이트 및 제2소오스 영역을 구비한 셀 영역과, 게이트 산화막 및 폴리 실리콘층이 순차적으로 적층되고 측벽에 산화막 스페이서를 갖는 패스 게이트 전극과 터널 산화막, 제1소오스 영역 및 셀의 드레인 영역을 구비한 패스 게이트 영역으로 형성된 아이피롬 셀에 있어서, 상기 패스 게이트 전극의 제1소오스 영역 상부에는 터널 산화막이 형성된 구조로 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명에 따른 아이피롬 셀을 설명하기 위한 단면도이다.
제2도에 도시된 바와 같이, 본 발명에 따른 아이피롬 셀은 패스 게이트 영역(26)과 셀 영역(27)으로 나누어진다.
상기 셀 영역(27)에서 실리콘 기판(11)상에 매립 접합 영역(12) 및 MC+접합 영역(14)을 구비하며, 상기 매립 접합 영역(12)상부에 매립 산화막(13)이 형성되어 있으며, 전체 구조 상부에 플로팅 게이트(16), ONO층(17) 및 컨트롤 게이트(18)가 순차적으로 형성된 구조로 이루어져 있으며, 상기 패스 게이트 영역(26)에는 터널 산화막(15)과 게이트 산화막(22) 및 폴리 실리콘층(24)이 순차적으로 적층되고 측벽에 산화막 스페이서(20B)가 형성된 패스 게이트 전극(25B)가 제1소오스 영역(19A)으로 이루어져 있다. 상기 패스게이트 영역(26)이 패스 게이트 전극(25B)의 제1소오스 영역(19A)은 셀 영역(27)의 매립 접합 영역(12)과 연결된 구조로 이루어져 있다.
상기 MC+접합 영역은 매립 산화막에 MC+접합 영역 패턴이 형성된 후, 불순물이 주입되어 형성된다.
상술한 특성을 갖는 본 발명에 따른 아이피롬 셀의 프로그램 및 소거 동작을 상세히 설명하면 다음과 같다.
A. 프로그램 동작
프로그램시에는 제2소오스 영역(10B)에 OV, 패스 게이트(25B)에 13.5V, 컨트롤 게이트(18)에 OV 그리고, 드레인 영역(19B)에 13.5V의 전압이 인가되면 높은 에너지를 얻는 전자들이 제1소오스 영역(19A)에서 드레인영역(19B)으로 이동하여 플로팅 게이트(16)의 전위가 상승된다. 그로 인하여 셀의 문턱 전압이 낮아지므로 셀이 프로그램 동작을 한다.
B. 소거 동작
소거시에는 제2소오스 영역(10B)에 OV, 패스 게이트(25B)에 OV, 켄트롤 게이트(18)에 13.5V 그리고 드레인 영역(19B)에 OV의 전압이 인가되면 터널 산화막(15)에 높은 에너지를 얻은 전자들이 플로팅 게이트(16)로 이동하여 플로팅 게이트(16)의 전위를 떨어뜨린다. 그로 인하여 셀의 문턱 전압이 상승되어 셀이 소거 동작을 한다.
제2도는 본 발명에 따른 이이피룸 셀 제조방법을 설명하기 위한 단면도이다.
제2도와 관련되어, 실리콘 기판(11)상에 불순물이 주입되어 매립 접합 영역(12)이 형성되고, 상기 매립 접합 영역(12) 상부에 매립 산화막(13)이 형성된다. 상기 매립 산화막(13)은 마스크를 이용한 식각 공정에 의해 매립 접합 영역(12) 상부의 일부가 노출되도록 패터닝 된다. 상기 패터닝된 매립 산화막(13) 사이에 노출된 매립 접합 영역(12)에 MC+불순물이 주입되어 MC+접합 영역 (14)이 형성된다. 상기 전체 구조 상부에 감광막이 도포된 후, 포토 리소그라피 공정에 의해 패터닝 된다. 상기 패턴닝 된 감광막이 마스크로 이용되어 전체 구조 상부에 불순물이 주입되어 제1소오스 영역(19A)이 형성된다. 상기 제1소오스 영역(19A) 상부에 터널 산화막(15)이 형성되고, 상기 터널 산화막(15)측부에 게이트 산화막(22)이 형성된다. 상기 전체 구조 상부에 폴리 실리콘층(24)이 형성된 후, 식각 공정에 의해 패터닝 되어 셀 영역(27)에는 플로팅 게이트(16)가 형성되고, 패스 게이트 영역(26)에는 패스 게이트 전극(25B)이 형성된다. 상기 셀 영역(27)에 ONO층(17) 및 켄트롤 게이트(18)가 형성된다. 상기 전체 구조 상부에 불순물이 주입되어 제2소오스 영역(10B) 및 드레인 영역(19B)이 형성된다. 상기 패스 게이트 전극(25B)의 측벽에 산화막 스페이서(20B)가 형성된다.
상술한 바와 같이 본 발명에 의하면 이이피롬 셀은 패스 게이트 전극의 소오스 영역에 터널 영역을 형성하므로써, 종래의 이이피롬 셀 사이즈 보다 30% 정도로 줄일 수 있어 고집적화를 지향할 수 있으며, 웨이퍼에 보다 많은 칩을 만들 수 있어 생산 단가를 낮출 수 있고, 대외 경쟁력을 높일 수 있는 탁월한 효과가 있다.

Claims (4)

  1. 플래쉬 이이피롬 셀 제조 방법에 있어서, 실리콘 기판상에 매립 접합 영역을 형성한 후, 상기 매립 접합 영역 상부에 매립 산화막을 형성하는 단계와, 상기 매립 산화막을 매립 접합 영역 상부의 일부가 노출되도록 패터닝하는 단계와, 상기 패터닝된 매립 산화막 사이에 노출된 매립 접합 영역에 MC+불순물을 주입하여 MC+접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 불순물을 주입하여 제1소오스 영역을 형성하는 단계와, 상기 제1소오스 영역 상부에 터널 산화막을 형성하고, 상기 터널 산화막 측부에 게이트 산화막을 형성하는 단계와, 상기 매립 산화막 상부에 플로팅 게이트를 형성하고, 게이트 산화막 상부에 패스 게이트 전극을 형성하는 단계와, 상기 플로팅 게이트 상부에 ONO층 및 컨트롤 게이트를 순차적으로 형성하는 단계와, 상기 전체 구조 상부에 불순물을 주입하여 제2소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 패스 게이트 전극의 측벽에 산화막 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 이이피롬 셀 제조 방법.
  2. 패스게이트 영여과 셀 영역을 갖는 이이피롬 셀에 있어서, 상기 패스 게이트 영역에 형성된 소오스 영역 상부에는 터널 산화막이 혀성되도록 구성된 것을 특징으로 하는 이이피롬 셀.
  3. 매립 접합 영역, 매립 산화막, MC+접합 영역, 플로팅 게이트, 컨트롤 게이트 및 제2소오스 영역을 구비한 셀 영역과, 게이트 산화막 및 폴리 실리콘이 순차적으로 적층되고 측벽에 산화막 스페이서를 갖는 패스 게이트 전극과 터널 산화막, 제1소오스 영역 및 셀의 드레인 영역을 구비한 패스 게이트 영역으로 형성된 이이피롬 셀이 있어서, 상기 패스 게이트 전극의 제1소오스 영역 상부에는 터널 산화막이 형성된 구조로 이루어진 것을 특징으로 하는 이이피롬 셀.
  4. 제3항에 있어서, 상기 MC+접합 영역은 매립 산화막에 MC+접합 영역 패턴을 형성한 후, 불순물을 주입하여 형성하는 것을 특징으로 하는 이이피롬 셀.
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