CN101147258A - 用于半导体存储器的多厚度电介质 - Google Patents

用于半导体存储器的多厚度电介质 Download PDF

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CN101147258A CNA2005800422568A CN200580042256A CN101147258A CN 101147258 A CN101147258 A CN 101147258A CN A2005800422568 A CNA2005800422568 A CN A2005800422568A CN 200580042256 A CN200580042256 A CN 200580042256A CN 101147258 A CN101147258 A CN 101147258A
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Abstract

本发明提供一种工艺，所述工艺提供用于存储器阵列和用于与所述存储器阵列在同一衬底上的某些外围电路的具有第一厚度的栅极介电层。高压外围电路具备具有第二厚度的栅极介电层。低压外围电路具备具有第三厚度的栅极介电层。所述工艺为栅极介电层提供保护以免受后续工艺步骤的影响。浅沟槽隔离使存储器阵列单元极小，因此提供高存储密度。

Description

用于半导体存储器的多厚度电介质
技术领域
本发明大体上涉及非易失性快闪存储器系统，且更明确地说涉及存储器系统的结构且涉及形成所述结构的工艺。
背景技术
有许多商业上成功的非易失性存储器产品目前正在使用，尤其是较小形状因数卡的形式的产品，其使用快闪EEPROM(电可擦除可编程只读存储器)单元阵列。这些卡可(例如)通过以可去除方式将卡插入到主机中的卡插槽中来与主机介接。一些市售的卡是CompactFlashTM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、人员标签(P-Tag)和存储棒卡。主机包括个人计算机、笔记本计算机、个人数字助理(PDA)、各种数据通信装置、数码相机、蜂窝式电话、便携式音频播放器、汽车音响系统和类似类型的设备。图1中展示与主机通信的存储器卡的实例。所述存储器卡包括控制器和多个存储器单元。在一些实例中，在存储器卡中仅使用一个存储器单元。所述存储器单元和控制器可形成于同一芯片上或可形成于在存储器卡中连接在一起的单独芯片上。或者，存储器系统可嵌入较大的系统(例如，个人计算机)中。
图2中展示存储器单元(例如，图1的那些)的更详细视图。其展示存储器单元阵列和外围电路。这些外围电路与存储器阵列形成于同一衬底上。使用各种类型的存储器阵列。在一种类型的结构中，NAND阵列——一系列两个以上(例如1 6或32个)存储器单元的串——与在个别位线之间的一个或一个以上选择晶体管以及参考电位连接在一起，以形成单元列。字线延伸经过大量这些列内的单元。在编程期间通过促使串中的剩余单元被过驱动以使得流过串的电流取决于存储在经定址单元中的电荷的电平来读取和检验列内的个别单元。NAND结构阵列及其作为存储器系统的一部分的操作的实例在第6,046,935号美国专利中陈述，所述专利以全文引用的方式并入本文中。
在另一类型的在源极与漏极扩散区之间具有“分裂沟道(split-channel)”的阵列中，单元的浮动栅极定位在沟道的一个部分上方，且字线(也称为控制栅极)定位在另一沟道部分上方以及浮动栅极上方。这有效地形成具有两个串联晶体管的单元，其中一个(存储晶体管)用浮动栅极上的电荷量与字线上的电压的组合来控制可流过其沟道部分的电流量，且另一个(选择晶体管)将字线单独用作其栅极。字线延伸过浮动栅极的行。这些单元、其在存储器系统中的使用以及其制造方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063、5,661，053和6,281,075号美国专利中给出，所述专利以全文引用的方式并入本文中。
此分裂沟道快闪EEPROM单元的修改添加了定位在浮动栅极与字线之间的导流栅极(steering gate)。阵列的每一导流栅极延伸过一列浮动栅极且垂直于字线。作用是使字线免于在读取或编程选定单元时必须同时执行两种功能。这两种功能是(1)用作选择晶体管的栅极，因此需要适当的电压来接通和断开选择晶体管，和(2)通过字线与浮动栅极之间的电场(电容性)耦合将浮动栅极的电压驱动到期望的电平。通常难以用单个电压以最佳方式执行这两种功能。通过添加导流栅极，字线仅需要执行功能(1)，而添加的导流栅极执行功能(2)。例如在第5,313,421和6,222,762号美国专利中描述快闪EEPROM阵列中的导流栅极的使用，所述专利以引用的方式并入本文中。
在任何上述类型的存储器单元阵列中，通过从衬底向浮动栅极注射电子来编程单元的浮动栅极。这是通过在沟道区中具有适当掺杂且将适当电压施加于源极、漏极和其余栅极来完成的。
用于从浮动栅极去除电荷来擦除存储器单元的两种方法用于上述三种类型的存储器单元阵列中。一种是通过将适当电压施加到源极、漏极和其它栅极来对衬底进行擦除，其导致电子隧穿过浮动栅极与衬底之间的介电层的一部分。另一擦除技术是通过定位在浮动栅极与另一栅极之间的隧道介电层来将电子从浮动栅极传递到另一栅极。在上述第二种类型的单元中，为所述目的而提供第三擦除栅极。在上述由于使用导流栅极而已经具有三个栅极的第三种类型的单元中，将浮动栅极擦除到字线，而不必添加第四栅极。尽管此后一种技术重新添加将由字线执行的第二功能，但这些功能是在不同时间执行的，因此避免了由于所述两种功能而做出折衷的必要性。当使用任一种擦除技术时，大量存储器单元成群组地聚在一起以便在“快闪”中同时擦除。在一种方法中，所述群组包括足够的存储器单元以存储存储在磁盘扇区中的用户数据的量，即512个字节，因此增加了一些开销数据(overhead data)。在另一方法中，每一群组含有足够的单元以保持几千个字节的用户数据，等于相当于许多磁盘扇区的数据。多块擦除、缺陷管理和其它快闪EEPROM系统特征在第5,297,148号美国专利中描述，所述专利以引用的方式并入本文中。
如同在多数集成电路应用中，使实施某种集成电路功能所需的硅衬底面积缩小的压力在快闪EEPROM系统中也是存在的。总是期望增加在硅衬底的给定区域中可存储的数字数据的量，以便增加给定尺寸的存储器卡和其它类型封装的存储容量，或者既增加容量又减小尺寸。增加数据存储密度的一种方法是每个存储器单元存储一位以上的数据。这是通过将浮动栅极电荷电平电压范围窗口划分为两个以上状态来完成的。四个这种状态的使用允许每一单元存储两位数据，八个状态允许每个单元存储三位数据，以此类推。多状态快闪EEPROM结构和操作在第5,043,940和5,172,338号美国专利中描述，所述专利以引用的方式并入本文中。
在这些和其它类型的非易失性存储器中，谨慎控制在浮动栅极与通过浮动栅极的控制栅极之间的场耦合的量。耦合的量决定施加在耦合到其浮动栅极的控制栅极上的电压的百分比。耦合百分比由许多因素决定，包括浮动栅极的与控制栅极的表面重叠的表面区域的量。通常期望通过使重叠区域的量最大化来使浮动栅极与控制栅极之间的耦合百分比最大化。增加耦合面积的一种方法由Yuan等人在第5,343,063号美国专利中描述，所述专利以全文引用的方式并入本文中。所述专利中描述的方法是使浮动栅极比通常制造的更厚，以提供可与控制栅极耦合的较大垂直表面。所述专利中描述的方法是通过向浮动栅极添加垂直突出物(projection)来增加浮动栅极与控制栅极之间的耦合。
也可通过减小存储器单元和/或整个阵列的物理尺寸来实现数据密度的增加。对所有类型的电路来说，通常都会执行对集成电路尺寸的缩减，因为处理技术随时间而改进，以允许实施更小的形体尺寸。但给定的电路布局以此方式可缩减多少通常存在限制，因为关于其可缩减多少常存在至少一个受限制的特征，因此限制了整个布局可缩减的量。当这种情况发生时，设计者将转向新的或不同的电路布局或结构，其经实施以便减少执行其功能所需的硅面积的量。上述快闪EEPROM集成电路系统的缩减可达到类似的限制。
形成较小单元的一种方式是使用自对准浅沟槽隔离(STI)技术。其使用STI结构以隔离浮动栅极单元的相邻串。根据此技术，首先形成隧道介电层和浮动栅极多晶硅层。其次，通过蚀刻所述层和下伏衬底以形成沟槽而形成STI结构。STI结构之间的层的部分由STI结构界定，且因此与STI结构自对准。通常，STI结构具有与通过所用处理技术可产生的最小形体尺寸相等的宽度。STI区之间的层的部分也可具有等于最小形体尺寸的宽度。这些条带在后面的步骤中进一步形成到个别浮动栅极中。
半导体装置的栅极电介质对装置的功能是重要的。栅极介电层使栅极与晶体管的沟道区分离。在将数据存储在浮动栅极中的存储器阵列中，浮动栅极通过栅极电介质而与下伏衬底分离。二氧化硅(SiO2或“氧化物”)是用于栅极介电层的常规材料。可使用包括氧化物-氮化物-氧化物(ONO)堆叠的其它栅极电介质结构。在一些配置中，电子可隧穿过此栅极电介质以对浮动栅极充电，且因此栅极电介质充当隧道氧化物。快闪存储器阵列中的其它装置(例如NAND阵列中的选择晶体管)可具有使未浮动的栅极与衬底分离的栅极电介质。装置中的栅极介电层根据将在电介质上施加的电压而通常在厚度上受限制。通常期望具有较薄的栅极介电层以改进装置性能。然而，如果栅极介电层太薄，那么当在其上施加高电压时其可能损坏。因此，将栅极介电层设计成具有足以承受期望耐受的最高电压的厚度。
存储器单元阵列可与其它电路形成于同一硅衬底上以形成存储器系统。举例来说，外围电路可与存储器阵列形成于同一芯片上以形成如图2所示的存储器单元。外围电路可包括电荷泵、读出放大器、输入/输出电路、行解码电路、时钟电路、寄存器和逻辑电路。一些组件可比其它组件处理更高的电压。举例来说，电荷泵可产生20伏的电压，而逻辑电路仅可应对1.5伏的电压。因此，在这些组件中装置所需的栅极电介质厚度可能不同。电荷泵可能比逻辑电路需要厚得多的栅极介电层。因此，在形成于半导体衬底上的存储器系统的一些实例中，可能期望在衬底的不同区域上形成具有不同厚度的氧化层。可将电路划分为高压、中压和低压电路。在NAND系统中，操作可包括读取、编程和擦除。读取操作可使用小于5伏来执行，且可由低压或中压电路来管理。编程操作可使用约20伏用于编程(使用高压电路)和约7伏用于抑制(使用中压电路)。擦除操作可使用约20伏(使用高压电路)。在外围电路中，期望使用薄的栅极氧化物，对逻辑操作来说尤其如此。图2展示包括外围电路的低压区，所述外围电路包括逻辑和输入/输出(I/O)电路。中压区包括读取泵(用于产生供读取用的电压的电荷泵)。高压区包括在编程期间使用的两个电荷泵。另外，可将存储器单元阵列处理为单独区。邻近于存储器单元阵列的是行解码器和读出放大器(S/A)电路。行解码器通常处于高压区中，而读出放大器可处于低压区中。
使浮动栅极与下伏衬底分离的隧道氧化层通常是存储器阵列的极其敏感的部分。此层中的缺陷可能导致单元可靠性的问题，例如耐受性问题或数据保存问题。在形成隧道氧化层之后，优选保护所述层不受到后续层形成期间的损坏。这可包括为防止对隧道氧化层的化学或物理损坏而进行的保护。
因此，需要一种工艺，其提供用于形成于衬底上的存储器阵列的自对准STI工艺的优点。且还提供用于衬底上不同装置的具有多种厚度的介电层，并保护所述存储器阵列介电层不受到后续工艺步骤的损坏。
发明内容
本发明提供一种工艺，其中形成栅极介电层以使得衬底的不同区具有不同的栅极介电层厚度。存储器阵列区具有薄隧道氧化物，而某些高压外围电路具有厚氧化物。在中压区中的某些外围电路可使用与存储器阵列相同的氧化物厚度。在低压区中的某些外围电路可使用比存储器阵列的隧道氧化物薄的栅极电介质。隧道氧化物在第一多晶硅层形成之后由其覆盖。因此，隧道氧化物通过覆盖的多晶硅层而受保护以防后续工艺步骤的损坏。在形成多个栅极介电层之后，形成STI结构，其使先前的层分离为条带，个别浮动栅极由所述条带形成。由此，STI区与浮动栅极自对准，且可具有作为由图案化工艺允许的最小尺寸的尺寸。
在衬底上形成厚氧化物，且接着从除了高压区之外的区去除所述厚氧化物。随后，形成隧道氧化物层，随后是第一多晶硅层，其稍后用于形成浮动栅极。在低压区中去除隧道氧化物和第一多晶硅层，从而在阵列区和中压区中留下隧道氧化物和多晶硅。接着在低压区中形成薄氧化物，且在其上方形成第二多晶硅层。随后从除了低压区之外的所有区去除此第二多晶硅层。因此，在四个区中提供三种厚度的氧化物，且每种氧化物具有覆盖于其上的多晶硅层。随后，通过蚀刻沟槽并用氧化物填充沟槽而形成STI结构。STI结构可形成于在拓扑上的不规则性可能导致问题的区之间的界面处。作为STI形成的一部分，去除所述界面和在该处发生的任何缺陷。
附图说明
图1展示具有多个存储器单元的存储器卡；
图2展示图1的存储器单元；
图3展示衬底的表面上第一栅极氧化物层的形成，所述衬底的表面具有阵列区、高压区、中压区和低压区；
图4展示图1的第一栅极氧化物层从阵列区、中压区和低压区的去除；
图5展示图4的四个区上第二栅极氧化物层的形成；
图6展示图5的四个区上第一多晶硅层和第一氮化物层的形成；
图7展示低压区中图6的第一多晶硅层和第一氮化物层的去除；
图8展示在图7的第一氮化物层的去除之后低压区中牺牲氧化物层的形成；
图9展示通过图8所示的牺牲氧化物层在低压区中的植入；
图10展示在图9的牺牲氧化物的去除和衬底上第三栅极氧化物层的形成之后的衬底；
图11展示图10的第三栅极氧化物层上方的第二多晶硅层的沉积；
图12展示图11的第二多晶硅层的部分从阵列区、高压区和中压区的去除；
图13展示在第一氮化物层从阵列区、高压区和中压区的去除之后图1 2的衬底；
图14展示在所有四个区上第二氮化物层的形成之后图13的衬底；
图15展示在穿过覆盖衬底的层并进入衬底的沟槽的形成之后图14的衬底；
图16展示在用氧化物填充沟槽且去除第二氮化物层从而留下STI结构之后图15的衬底；
图17展示在图11的第二多晶硅层的形成之后在中压区与低压区之间的边界；
图18展示在第二多晶硅层从图12中的中压区的去除之后图17的边界；
图19展示在第一氮化物层从图13的中压区的去除之后图18的边界；
图20展示图14的第二氮化物层的形成之后图19的边界；
图21展示在去除材料以在边界处形成沟槽之后图20的边界；
图22展示在用氧化物填充沟槽以形成使中压区与低压区隔离的STI结构之后图21的边界。
具体实施方式
在本发明的一个实施例中，存储器单元形成于具有四个区的衬底表面上。控制器可形成于同一衬底上或单独衬底上。存储器单元可包括NAND快闪存储器阵列。存储器阵列形成为具有自对准NAND结构。在2003年3月12日申请的题为“Self AlignedNon-Volatile Memory Cells and Processes for Fabrication”的第10/799,060号美国专利申请案、2002年6月19日申请的题为“Deep wordline trench to shield cross coupling betweenadjacent cells for scaled NAND”的第2003/0235078A1号美国专利公开案、2003年1月28日申请的第2004/0012998A1号美国专利公开案和与本申请案在相同日期申请的代理人案号为SNDK.354US0的题为“Low-voltage，multiple thin-gate oxide and low-resistancegate electrode”的美国专利申请案中提供形成此类结构的实例，以上专利申请案以全文引用的方式并入本文中。不同的区需要不同厚度的栅极电介质。所述区包括存储器阵列区、高压区、中压区和低压区。区包括衬底的特定部分和形成于其上的结构。在每个区中，衬底可为没有额外掺杂的硅衬底，或者其可具有形成的P阱或N阱结构。在此实例中，中压区是外围区，其具有暴露于与存储器阵列的栅极电介质所经受的那些电压类似的电压的电路。因此，针对中压区可使用与用于存储器阵列的厚度相同的栅极电介质厚度。因此，所述四个区使用三种不同的氧化物厚度。然而本发明不限于任何特定数目的区。可使用氧化物的四种以上厚度。而且，图3中仅展示每一类型(高、中和低压)的一个区，但存储器单元可具有特定类型的多个区。举例来说，存储器单元中可能有若干高压区、若干中压区和若干低压区。存储器单元可具有若干存储器阵列。存储器单元通常是单个硅芯片。通过划分已经处理以形成电路的硅晶片来形成芯片。因此，在处理期间，许多存储器单元形成于单个衬底上。
图3-16展示四个区上具有不同厚度的不同介电层的形成和自对准STI区的后续形成。图3-16以在制造期间发生的次序展示处于形成的中间阶段的四个区。
图3展示处于制造的中间阶段的存储器系统。衬底309可为通过CZ、MCZ或其它方法形成的N型或P型衬底。外延硅层可生成在衬底的表面上。通常，使用具有<100>定向的衬底。牺牲氧化层可生成并随后去除以减少表面处的污染。也可使用氢退火。所述存储器系统具有阵列区302和三个外围区——高压区304、中压区306和低压区308。在四个区(阵列区302、高压区304、中压区306和低压区308)的每一者中，第一介电层310形成于衬底309的表面311上。第一介电层310是具有350埃厚度的二氧化硅(SiO2或“氧化物”)。第一介电层310可通过(例如)炉氧化步骤中的氧化而形成。或者，可使用其它介电材料作为栅极电介质，且可使用化学气相沉积来形成介电层。
图4展示第一介电层310的在阵列区302、中压区306和低压区308中的部分的去除。第一介电层310的在高压区304中的部分保留。此选择性去除可通过涂覆光致抗蚀剂层、图案化所述光致抗蚀剂层和去除光致抗蚀剂层的在阵列区302、中压区306和低压区308上方的部分来实现。接着可执行蚀刻，其中高压区304上的光致抗蚀剂部分充当蚀刻掩模。蚀刻可为使用氢氟酸(HF)的湿式蚀刻。随后去除光致抗蚀剂。
图5展示第二介电层512的形成。第二介电层512比第一介电层310薄(80埃，与350埃相比)。在所示实例中，第二介电层512通过对阵列区302、中压区306和低压区308的暴露表面进行氧化而由二氧化硅形成。高压区304在第二介电层512的形成期间还被进一步氧化，使得此区域中的第一介电层310变得较厚，从350埃厚度变为约400埃厚度。第二介电层512的形成可作为包括基底氧化步骤、氮化步骤和重新氧化步骤的三步骤工艺而完成，以提供经氮化的氧化物。基底氧化步骤通过在炉中进行氧化或通过快速热氧化而形成约80埃的二氧化硅。氮化步骤随后将氮引入二氧化硅中以减少当在其上施加电压时使氧化物损坏的风险。可在炉中或使用快速热氮化实现氮化。重新氧化步骤减少二氧化硅层中氮的量以避免过量的氮。重新氧化步骤还生成额外的约5-10埃二氧化硅层。
图6展示形成于衬底309上的多晶硅层(“多晶硅1-1”)614和氮化硅(SiN或“氮化硅”)层616。多晶硅层614和氮化硅层616覆盖在高压区中的第一介电层310和区302、306、308中的第二介电层512上。多晶硅层614可形成为未掺杂的层。多晶硅层614和氮化层616可在炉中形成。多晶硅层614可为约350埃厚。氮化硅层616可为约200埃厚。
图7展示低压区308中氮化物层616和多晶硅层614的去除。此区域中这些层的去除可通过使用经图案化的光致抗蚀剂层掩蔽其它区302、304、306并接着蚀刻低压区308来实现。可使用干式蚀刻工艺来去除氮化物层616和多晶硅层614。可在同一蚀刻系统中在同一蚀刻工艺中去除这两个层。可使用100埃HF湿式蚀刻来去除第二介电层512，从而过蚀刻约80埃的第二介电层512的氧化物。然而，由于第二介电层512中的氮，在去除第二介电层512之后可能存留一些氮残余物。
图8展示在衬底309的四个区302、304、306、308上的牺牲氧化物层720的形成。牺牲氧化物层720的形成使存在于低压区308中的氮氧化。含有此氮的牺牲氧化物层720在低压区308中约30埃厚。在其它区302、304、306中，牺牲氧化物层720约5埃厚，且通过氮化硅层616的氧化而形成。
图9展示低压区308的植入。这是指阈值电压(Vt)植入，因为其影响区中形成的晶体管的阈值电压。可选择植入的杂质以形成N沟道(“Nch”)或P沟道(“Pch”)晶体管。在牺牲氧化物层720处于适当位置的情况下来执行植入步骤。因此，牺牲氧化物层720充当用于阈值电压植入步骤的缓冲层。
图10展示清洁步骤和氧化步骤之后的图9的结构。氢氟酸(HF)用于清洁衬底。这从衬底309上去除氧化物层720。在此步骤之后，衬底309暴露在低压区308中。接着，执行氧化步骤以在低压区308中生成约40埃的栅极氧化物层101。栅极氧化物层101充当低压区308的栅极电介质。由于氮化物层616的氧化，所以此步骤也在其它三个区302、304、306中产生约5埃的栅极氧化物层101。
图11展示在衬底309的四个区302、304、306、308上第二多晶硅层112(“多晶硅1-2”)的形成。第二多晶硅层112约为500埃厚，且牺牲地覆盖在低压区308的栅极氧化物层101上。
图12展示第二多晶硅层112和栅极氧化物层101的覆盖在阵列区302、高压区304和中压区306上的部分的去除，同时留下低压区308中的大部分第二多晶硅层112。这可通过化学机械抛光(CMP)来实现。因为覆盖在阵列区302、高压区304和中压区306上的第二多晶硅层112覆盖在第一多晶硅层614和氮化物层616上，所以其从衬底309的表面311延伸得较高，且在此平面化步骤期间被去除。低压区308中的第二多晶硅层112较低，且因此仅部分被去除(厚度从约500埃减少到约400埃)。氮化物层616的在阵列区302、高压区304和中压区306中的部分也可在此步骤期间被去除。然而，此时至少某些氮化物层616保留，以覆盖这些区中的第一多晶硅层614。
图13展示去除氮化物层616之后的图12的结构。可使用氢氟酸(HF)和磷酸(H2PO4)来去除氮化物层616。此去除留下完整的多晶硅层614、112。
图14展示所有四个区302、304、306、308上的第二氮化物层143的形成。第二氮化物层143厚度约为700埃。
图15展示在衬底309的所有四个区302、304、306、308中浅沟槽隔离(STI)沟槽154的形成。可能在所有区中均不需要STI沟槽154。然而，可能在任何区中提供STI沟槽154。形成STI沟槽154可通过形成暴露待蚀刻区域的蚀刻掩模来实现。所述蚀刻可为干式蚀刻。举例来说，三步骤蚀刻可在第一步骤中去除氮化硅和多晶硅，在第二步骤中去除二氧化硅并在第三步骤中去除衬底的一部分。STI沟槽154延伸穿过氮化物层143(约700埃)、多晶硅层614或112(约500埃)、氧化物层512、310或101(从40到400埃)，且延伸进入衬底309内约2000埃。
图16展示STI结构165的形成。这可通过在STI沟槽154中和在经蚀刻的衬底上沉积氧化物，接着使用CMP向下去除过量氧化物直到氮化物层143的顶部表面水平来实现。随后，可去除氮化物层143以使得STI结构165延伸高于第一多晶硅层614和第二多晶硅层112的顶部表面水平。
在区之间的边界处，由于相邻区的形体之间的高度差，可能形成某些不规则形体。图17-20展示在形成不规则形体的制造中间阶段期间中压区306与低压区308之间的界面。
图17展示在沉积如图11所示的第二多晶硅层112之后的所述界面。在低压区308与中压区306之间的中压区306中的第一多晶硅层614的侧面上存在约40埃的界面氧化物176。界面氧化物176在形成图10所示的低压区308的栅极介电层101期间形成。当形成第二多晶硅层112时，界面氧化物176在界面处使两个多晶硅层614、112分离。
图18展示在图12的从中压区306去除第二多晶硅层112的CMP步骤之后的图17的界面。界面氧化物176的一部分在低压区308中第二多晶硅层112表面上突出约40埃。
图19展示在去除氮化物层616(如图13所示)之后的界面，留下界面氧化物176在低压区308的第二多晶硅层112上突出40埃。
图20展示在图14的第二氮化物层143的形成之后的所述界面。界面氧化物176的一部分保留在相邻区306、308之间，且高度差保留在两个区306、308之间。由于界面的不均匀特性和存在微粒从界面移出并损坏装置的风险，所以界面氧化物176可导致邻近于此界面的装置的问题。
图21展示在沟槽217形成之后的图20的界面。形成图21的沟槽217包含去除包括界面氧化物176和在中压区306与低压区308之间的边界处发生的任何其它缺陷的材料。沟槽217类似于图15的沟槽154，且可在相同步骤中形成。
图22展示以与上文讨论的图16的STI结构165相同的方式形成的STI区228。图22的STI结构228约400埃宽。类似的STI结构也可用于使中压区306与低压区308隔离，并消除在这些区之间的界面处形成的不规则性。此类STI结构也可用于使其它相邻的区彼此隔离。举例来说，高压区304可与中压区306或与低压区308隔离。阵列区302也可通过此类STI结构与其它区隔离。
除了通过在界面处形成STI结构来隔离不同区之外，在一个实例中，设计规则可能禁止将高压区设置在邻近于低压区处。这可能减小相邻区之间的高度差。因此，高压区可能邻近于中压区，且中压区可能邻近于低压区，但高压和低压可能不会直接邻近于彼此。
在此处所示的步骤之后，执行额外的步骤以产生最终的存储器阵列。额外的步骤可包括图案化控制栅极层以形成单独的控制栅极、一个或一个以上植入步骤和添加钝化层。
尽管上文是特定实施例的完全描述，但可使用各种修改、替代构造和等效物。因此，以上描述和说明不应视为对本发明的范围进行限制，本发明的范围由权利要求书界定。

Claims (19)

1.一种在衬底表面上形成非易失性存储器阵列和阵列电路的方法，所述阵列电路包括高压区和低压区，所述非易失性存储器阵列具有浅沟槽隔离结构，所述方法包含：形成覆盖所述表面的第一多个部分的具有第一厚度的第一二氧化硅层；随后在所述衬底的所述表面上形成包括所述表面的第二多个部分的具有第二厚度的第二二氧化硅层，所述第二厚度小于所述第一厚度；
在所述第二二氧化硅层上方形成第一多晶硅层；
去除所述第一多晶硅层和所述第二二氧化硅层的多个部分，以暴露所述表面的第三多个部分；
在所述表面的所述第三多个部分上方形成第三二氧化硅层；和
随后在所述表面中形成所述浅沟槽隔离结构。
2.根据权利要求1所述的方法，其中所述表面的所述第一多个部分处于所述高压区内。
3.根据权利要求1所述的方法，其中所述第二多个部分处于所述存储器阵列内。
4.根据权利要求1所述的方法，其中所述第二多个部分处于中压区中。
5.根据权利要求1所述的方法，其中所述第三多个部分处于所述低压区内。
6.根据权利要求1所述的方法，其进一步包含形成覆盖所述第一多晶硅层的第一氮化硅层并以与去除所述第一多晶硅层和所述第二二氧化硅层的所述多个部分以暴露所述表面的第三多个部分相同的图案去除所述第一氮化硅层的多个部分。
7.根据权利要求6所述的方法，其进一步包含形成覆盖所述第一氮化硅层的第二多晶硅层。
8.根据权利要求7所述的方法，其进一步包含平面化所述第二多晶硅层，以使得所述第二多晶硅层的覆盖所述表面的所述第一和第二多个部分的部分被去除，且所述第二多晶硅层的覆盖所述表面的所述第三多个部分的部分不被去除。
9.根据权利要求8所述的方法，其进一步包含去除所述第一氮化硅层并形成覆盖所述第二多晶硅层的第二二氧化硅层。
10.根据权利要求1所述的方法，其进一步包含在形成所述第三多晶硅层之前将杂质植入所述表面的所述第三多个部分中。
11.根据权利要求1所述的方法，其中所述第一多晶硅层具有约350埃的厚度，所述第二多晶硅层具有约80埃的厚度，且所述第三多晶硅层具有约40埃的厚度。
12.根据权利要求1所述的方法，其中形成个别浅沟槽隔离结构以代替具有不同二氧化硅层厚度的相邻部分之间的界面区。
13.一种在衬底的表面上形成存储器系统的方法，所述衬底包括存储器阵列部分和具有高压部分、中压部分和低压部分的外围部分，所述方法包含：
形成覆盖所述存储器阵列部分和所述中压部分的具有第一厚度的存储器阵列介电层；
形成覆盖所述存储器阵列介电层的浮动栅极层；
形成覆盖所述高压部分的具有第二厚度的高压介电层；
形成覆盖所述低压部分的具有第三厚度的低压介电层；和
随后形成将所述浮动栅极层划分为单独部分的多个浅沟槽隔离结构。
14.根据权利要求13所述的方法，其中所述存储器阵列是具有使相邻浮动栅极分离的浅沟槽隔离结构的NAND阵列。
15.一种将数据存储在存储器阵列中的存储器系统，所述存储器阵列具有包括高压电路和低压电路的外围电路，所述存储器系统包含：
存储器阵列，其具有与浅沟槽隔离结构自对准的多个浮动栅极且具有下伏于所述多个浮动栅极的具有第一厚度的栅极电介质；
高压电路，其带有具有第二厚度的栅极电介质；
中压电路，其带有具有所述第一厚度的栅极电介质；和
低压电路，其带有具有第三厚度的栅极电介质。
16.根据权利要求15所述的存储器系统，其中所述第一厚度为约80埃。
17.根据权利要求15所述的存储器系统，其中所述第二厚度为约400埃。
18.根据权利要求15所述的存储器系统，其中所述第三厚度为约40埃。
19.根据权利要求15所述的存储器系统，其中具有所述第一厚度的所述栅极电介质、具有所述第二厚度的所述栅极电介质和具有所述第三厚度的所述电介质包含二氧化硅。
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