JP2006222336A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１のトランジスタのチャネル領域を他の領域から分離する素子分離膜２ａと、ゲート酸化膜３ａ及びゲート電極４と、素子分離膜２ａ上に形成されたポリシリコンパターン４ｃと、ポリシリコンパターン４ｃ上、及び素子分離膜２ａ上に形成されたマスク膜９と、第２のトランジスタのソース及びドレインとして機能する不純物領域７ｂと、ゲート電極４ａ上及び不純物領域７ｂ上それぞれに形成された金属シリサイド膜８ａ，８ｂと、素子分離膜２ａ、及び不純物領域７ｂ上に位置する金属シリサイド膜８ｂ上それぞれに形成されたエッチングストッパー膜１０と、エッチングストッパー膜１０に設けられ、素子分離膜２ａ上のマスク膜９上に設けられた開口部１０ａとを具備する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、電流のリークが生じにくい半導体装置の製造方法及び半導体装置に関する。また、本発明は、不揮発メモリのリテンション特性の低下を抑制することができる半導体装置の製造方法及び半導体装置に関する。

図７（Ａ）は、従来の半導体装置の第１の例を説明する為の平面図である。図７（Ｂ）は図７（Ａ）のＡ−Ａ断面図であり、図７（Ｃ）は図７（Ａ）のＢ−Ｂ断面図である。この半導体装置は、第１素子領域１００ａに高電圧駆動トランジスタを有し、第２素子領域１００ｂに低電圧駆動トランジスタを有している。なお、図７（Ａ）では、図７（Ｂ）及び図７（Ｃ）に示した素子分離膜、タングステンプラグ、及びＡｌ合金配線を省略している。

第１素子領域１００ａに形成された高電圧駆動トランジスタの素子分離膜１０２ａは、ＬＯＣＯＳ酸化法により形成されている。素子分離膜１０２ａは、高電圧駆動トランジスタを他の領域から分離するとともに、高電圧駆動トランジスタのチャネル領域を、ソース及びドレインとして機能する２つの不純物領域１０７ａから分離している。チャネル領域と不純物領域１０７ａの間では、素子分離膜１０２ａの下に位置するシリコン基板１０１に低濃度不純物領域１０６ａが形成されている。チャネル領域に位置するシリコン基板１０１上には、ゲート酸化膜１０３ａ、及びポリシリコンからなるゲート電極１０４ａが形成されている。

第２素子領域１００ｂに形成された低電圧駆動トランジスタの素子分離膜１０２ｂは、シリコン基板１０１に形成された溝に埋め込まれている。チャネル領域上には、ゲート酸化膜１０３ｂ、及びポリシリコンからなるゲート電極１０４ｂがこの順に積層されている。チャネル領域に隣接するシリコン基板１０１には、２つの低濃度不純物領域１０６ｂ、ならびにソース及びドレインとして機能する２つの不純物領域１０７ｂが形成されている。

なお、ゲート電極１０４ａ，１０４ｂそれぞれの側壁には、サイドウォール１０５ａ，１０５ｂが形成されている。また、ゲート電極１０４ａ及び不純物領域１０７ａそれぞれの上には、コバルトシリサイド膜１０８ａが形成されており、ゲート電極１０４ｂ及び不純物領域１０７ｂそれぞれ上には、コバルトシリサイド膜１０８ｂが形成されている。

第１素子領域１００ａ、及び第２素子領域１００ｂそれぞれ上には、エッチングストッパーである窒化シリコン膜１０９、及び、窒化シリコン膜１０９上に位置し、酸化シリコンを主成分とする層間絶縁膜１１０が形成されている。層間絶縁膜１１０には、高電圧駆動トランジスタの不純物領域１０７ａの上方に位置する接続孔１１０ａ、及び低電圧駆動トランジスタの不純物領域１０７ｂの上方に位置する接続孔１１０ｂそれぞれが、エッチングにより形成されている。接続孔１１０ａ，１１０ｂそれぞれには、タングステンプラグ１１１ａ，１１１ｂが埋め込まれている、また、層間絶縁膜１１０上には、タングステンプラグ１１１ａ，１１１ｂそれぞれに接続するＡｌ合金配線１１２ａ，１１２ｂが形成されている。

図８は、従来の半導体装置の第２の例を説明する為の断面図である。本半導体装置は、第１素子領域１２０ａに不揮発メモリを有している。素子分離膜１２２はシリコン基板１０１に埋め込まれている。不揮発メモリは、シリコン基板１２１に形成されたトンネル酸化膜１２３ａ、及びトンネル酸化膜１２３ａ上に形成されたフローティングゲート１２４を有している。フローティングゲートに隣接するシリコン基板１２１には、低濃度不純物領域１２６ａ、並びにソース及びドレインとして機能する不純物領域１２７ａが形成されている。

また、第２素子領域１２０ｂには、トランジスタが形成されている。このトランジスタのチャネル領域上には、ゲート酸化膜１２３ｂ、及びポリシリコンからなるゲート電極１２４ｂがこの順に積層されている。チャネル領域に隣接するシリコン基板１２１には、２つの低濃度不純物領域１２６ａ、ならびにソース及びドレインとして機能する２つの不純物領域１２７ｂが形成されている。

なお、フローティングゲート１２４ａ及びゲート電極１２４ｂそれぞれの側壁には、サイドウォール１２５ａ，１２５ｂが形成されている。また、フローティングゲート１２４ａ及び不純物領域１２７ａそれぞれの上には、コバルトシリサイド膜１２８ａが形成されており、ゲート電極１２４ｂ及び不純物領域１２７ｂそれぞれ上には、コバルトシリサイド膜１２８ｂが形成されている。

不揮発メモリ及びトランジスタそれぞれ上には、エッチングストッパーである窒化シリコン膜１２９、及び、窒化シリコン膜１２９上に位置し、酸化シリコンを主成分とする層間絶縁膜１３０が形成されている。層間絶縁膜１３０には、不純物領域１２７ａ，１２７ｂそれぞれの上方に位置する接続孔１３０ａ，１３０ｂが、エッチングにより形成されている。接続孔１３０ａ，１３０ｂそれぞれには、タングステンプラグ１３１ａ，１３１ｂが埋め込まれている、また、層間絶縁膜１３０上には、タングステンプラグ１３１ａ，１３１ｂそれぞれに接続するＡｌ合金配線１３２ａ，１３２ｂが形成されている。

上記した第１の例及び第２の例それぞれにおいて、不純物領域１０７ｂ，１２７ｂは狭いため、接続孔１１０ｂ，１３０ｂの一部が素子分離膜１０２ｂ，１２２の上方に位置することがある。素子分離膜１０２ｂ，１２２は、層間絶縁膜１１０，１３０と同じ酸化シリコン膜により形成されているが、素子分離膜１０２ｂと層間絶縁膜１１０の間、及び素子分離膜１２２と層間絶縁膜１３０の間それぞれには、窒化シリコン膜１０９，１２９が形成されている。このため、接続孔１１０ｂ，１３０ｂの一部が素子分離膜１０２ｂ，１２２の上方に位置しても、素子分離膜１０２ｂ，１２２がエッチングされることが抑制される。

第１の例に示す構造を有する半導体装置において、光を照射しながら電気的特性を試験することがある。光が照射されることにより、エッチングストッパーには正孔及び電子が生成するが、エッチングストッパーはゲート電極に接続しているため、正孔及び電子の一方（例えばＮチャンネルトランジスタの場合は電子）は、ゲート電極に移動し、正孔及び電子の他方がエッチングストッパー内に残留する。

エッチングストッパーは素子分離膜上にも形成されているため、エッチングストッパー内に正孔又は電子が残留すると、エッチングストッパーが帯電するため、このエッチングストッパーの下方に位置するシリコン基板には反転層（例えば図７（Ｃ）において符号１０１ａで示す部分）が形成される。反転層が形成されると、高電圧駆動トランジスタのソース−ドレイン間にリーク電流が流れることがある。

また、第２の例に示す構造において、不揮発メモリのリテンション（Retention）特性すなわち電荷保持特性が、所望の特性より低くなることがある。これは、エッチングストッパー膜が不揮発メモリ上にも形成されていることに起因すると考えられる。

本発明は上記のような事情を考慮してなされたものであり、その目的は、電流のリークが生じにくい半導体装置の製造方法及び半導体装置を提供することにある。また、本発明の他の目的は、不揮発メモリのリテンション特性の低下を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記チャネル領域に位置する前記半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にポリシリコンからなるゲート電極を形成するとともに、前記第１の素子分離膜上にポリシリコンパターンを形成する工程と、
前記半導体基板に、第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記ポリシリコンパターン上、及び前記周辺絶縁膜上に、マスク膜を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記不純物領域上、前記ゲート電極上、及び前記マスク膜上に、金属膜を形成する工程と、
前記不純物領域、前記ゲート電極、及び前記金属膜を熱処理することにより、前記不純物領域上及び前記ゲート電極上に、金属シリサイド膜を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、及び前記マスク膜上から、シリサイド化していない前記金属膜を除去する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記金属シリサイド膜上、及び前記マスク膜上に、エッチングストッパー膜を形成する工程と、
前記マスク膜をストッパーとしたエッチングを行うことにより、前記周辺絶縁膜の上方から、前記エッチングストッパー膜を除去する工程と、
前記マスク膜上及び前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを行うことにより、前記層間絶縁膜に、前記不純物領域の上方に位置する接続孔を形成する工程と、
を具備する。

この半導体装置の製造方法によれば、エッチングストッパー膜は、周辺絶縁膜上に開口部を有しているため、周辺絶縁膜上における面積が従来と比べて小さくなる。従って、エッチングストッパー膜が帯電することにより、周辺絶縁膜を介してエッチングストッパー膜の下方に位置する半導体基板に、反転層が形成されても、この反転層の面積は従来と比べて小さくなる。従って、第１のトランジスタからの電流のリークが抑制される。

また、エッチングストッパー膜をエッチングで除去する際に、マスク膜をエッチングストッパーとして用いている。このため、エッチング時に周辺絶縁膜にはダメージが加わらない。また、マスク膜は、ポリシリコンパターン上にも形成されており、ポリシリコンパターン上に金属シリサイド膜が形成されることを防止している。このため、ポリシリサイド膜上にシリサイド化防止膜を別工程で形成する必要がない。
なお、接続孔を形成する工程の後に、前記半導体装置に光を照射する工程を具備してもよい。

本発明に係る他の半導体装置の製造方法は、半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の層間絶縁膜それぞれを形成する工程と、
前記第１の素子領域に位置する前記半導体基板上にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にポリシリコンからなるフローティングゲートを形成するとともに、前記第１の素子分離膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターン上及び前記フローティングゲート上に、マスク膜を形成する工程と、
前記第２の素子領域に位置する半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記不純物領域上及び前記マスク膜上に、金属膜を形成する工程と、
前記不純物領域及び前記金属膜を熱処理することにより、前記不純物領域上に金属シリサイド膜を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、及び前記マスク膜上から、シリサイド化していない前記金属膜を除去する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記金属シリサイド膜上、及び前記マスク膜上に、エッチングストッパー膜を形成する工程と、
前記マスク膜をストッパーとしたエッチングを用いることにより、前記フローティングゲートの上方に位置する前記エッチングストッパー膜を除去する工程と、
前記マスク膜上、及び前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域の上方に位置する接続孔を形成する工程とを具備する。

この半導体装置によれば、エッチングストッパー膜には、不揮発メモリのフローティングゲート上に位置する開口部が形成されている。このため、不揮発メモリのリテンション特性の低下を抑制することができる。また、エッチングストッパー膜をエッチングで除去する際に、マスク膜をエッチングストッパーとして用いている。このため、フローティングゲートにはエッチングによるダメージが発生しない。また、マスク膜は、ポリシリコンパターン上にも形成されており、ポリシリコンパターン上に金属シリサイド膜が形成されることを防止している。このため、ポリシリサイド膜上にシリサイド化防止膜を別工程で形成する必要がない。

本発明に係る半導体装置は、半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、ポリシリコンからなるゲート電極と、
前記第１の素子分離膜上に形成されたポリシリコンパターンと、
前記ポリシリコンパターン上、及び前記周辺絶縁膜上に形成されたマスク膜と、
前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
前記ゲート電極上及び前記不純物領域上それぞれに形成された金属シリサイド膜と、
前記周辺絶縁膜上に位置する前記マスク膜上、前記第２の素子分離膜、及び前記金属シリサイド膜上それぞれに形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に設けられ、前記周辺絶縁膜上の前記マスク膜上に位置する開口部と、
前記金属シリサイド膜上、前記第１及び第２の素子分離膜それぞれ上、前記周辺絶縁膜上、前記マスク膜上、及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上の前記金属シリサイド上に位置する接続孔とを具備する。

開口部は、マスク膜をエッチングストッパーとしたエッチングにより、エッチングストッパー膜を周辺絶縁膜上に位置するマスク膜上から除去することで形成されていてもよい。第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より高くてもよい。

本発明に係る他の半導体装置は、半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記第１の素子分離膜上に形成されたポリシリコンパターンと、
前記フローティングゲート上及び前記ポリシリコンパターン上に形成されたマスク膜と、
前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
前記不純物領域上に形成された金属シリサイド膜と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記マスク膜上、及び前記金属シリサイド膜上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に設けられ、前記フローティングゲート上の前記マスク膜上に位置する開口部と、
前記マスク膜上、及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上の前記金属シリサイド上に位置する接続孔とを具備する。

この半導体装置において、開口部は、例えば、マスク膜をエッチングストッパーとしたエッチングにより、エッチングストッパー膜をフローティングゲート上に位置するマスク膜上から除去することで形成されている。

上記した半導体装置それぞれにおいて、マスク膜は例えば酸化シリコン膜であり、エッチングストッパー膜は例えば窒化シリコン膜である。また、ポリシリコンパターンは例えば抵抗素子である。

発明を実施するための形態

以下、図面を参照して本発明の第１の実施形態について説明する。図１（Ａ）は、第１の実施形態に係る半導体装置の構成を説明する為の平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ断面図であり、図１（Ｃ）は、図１（Ａ）のＢ−Ｂ断面図である。この半導体装置は、第１素子領域１ａに高電圧駆動トランジスタ及びポリシリコン抵抗４ｃを有しており、第２素子領域１ｂに低電圧駆動トランジスタを有している。高電圧駆動トランジスタの動作電圧は、例えば２０Ｖ以上５０Ｖ以下であり、低電圧駆動トランジスタの動作電圧は、例えば１．８Ｖ以上６．５Ｖ以下である。

なお、図１（Ａ）では、図１（Ｂ）及び（Ｃ）に示した素子分離膜、タングステンプラグ、及びＡｌ合金配線を省略している。また、第２素子領域１ｂの低電圧駆動トランジスタは、説明のため大きめに描いている。

図１（Ａ）及び図１（Ｂ）に示すように、第１素子領域１ａにおいて、高電圧駆動トランジスタは素子分離膜２ａによって他の領域から分離されている。素子分離膜２ａは、ＬＯＣＯＳ酸化法により形成されており、高電圧駆動トランジスタのチャネル領域を形成するための開口部２ｃ、ならびに高電圧駆動トランジスタのソース及びドレインを形成するための２つの開口部２ｄを有している。開口部２ｃ，２ｄ相互間に位置する素子分離膜２ａは、チャネル領域をソース及びドレインからオフセットするために設けられている。
また、素子分離膜２ａ上には、ポリシリコン抵抗４ｃが配置されている。

開口部２ｃ内に位置するシリコン基板１上には、ゲート酸化膜３ａが形成されている。ゲート酸化膜３ａ上には、ポリシリコンからなるゲート電極４ａが形成されている。２つの開口部２ｄそれぞれ内に位置するシリコン基板１には、ソース及びドレインとなる不純物領域７ａが形成されている。なお、開口部２ｃと開口部２ｄの間では、素子分離膜２ａの下方に位置するシリコン基板１に、低濃度不純物領域６ａが形成されている。

第２素子領域１ｂにおいて、低電圧駆動トランジスタは素子分離膜２ｂによって他の領域から分離されている。素子分離膜２ｂは、トレンチアイソレーション法により形成されており、シリコン基板１に設けられた溝の中に埋め込まれている。素子分離膜２ｂの開口部２ｅ内に位置するシリコン基板には、低濃度不純物領域６ｂ及び不純物領域７ｂが、チャネル領域の両脇それぞれに形成されている。チャネル領域となるシリコン基板１には、ゲート酸化膜３ｂが形成されており、ゲート酸化膜３ｂ上にはポリシリコンからなるゲート電極４ｂが形成されている。

ゲート電極４ａ，４ｂ及びポリシリコン抵抗４ｃそれぞれの側壁には、サイドウォール５ａ，５ｂ，５ｃが形成されている。サイドウォール５ａ，５ｂ，５ｃそれぞれは、下地膜である酸化シリコン膜（図示せず）上に窒化シリコン膜を形成したものである。

ゲート電極４ａ上及び不純物領域７ａ上、ならびにゲート電極４ｂ上及び不純物領域７ａ，７ｂ上それぞれには、低抵抗化を目的としてコバルトシリサイド（ＣｏＳｉ_２）膜８ａ，８ｂが形成されている。ポリシリコン抵抗４ｃは、酸化シリコンからなるマスク膜９によって被覆されており、コバルトシリサイド膜が形成されていない。

なお、図１（Ａ）及び図１（Ｃ）に示すように、マスク膜９は、略長方形であるゲート電極４ａのうち、不純物領域７ａと対向しない２辺の周辺部上、ならびにこの辺に隣接するサイドウォール５ａ及び素子分離膜２ａ上それぞれにも形成されている。本実施形態では、不純物領域７ａと対向しない辺のうち、一方の辺（図１（Ａ）では上側の辺）の中央部の周辺部分には、マスク膜９が形成されていないが、この中央部にもマスク膜９が形成されてもよい。

高電圧駆動トランジスタ、ポリシリコン抵抗４ｃ及び低電圧駆動トランジスタそれぞれ上には、窒化シリコン膜１０が形成されている。窒化シリコン膜１０上には、酸化シリコン膜を主成分とする層間絶縁膜１１が形成されている。層間絶縁膜１１及び窒化シリコン膜１０には、不純物領域７ａ，７ｂそれぞれ上に位置する接続孔１１ａ，１１ｂが、エッチングにより形成されている。窒化シリコン膜１０は、接続孔１１ａ，１１ｂを形成するときにエッチングストッパー膜として機能する。

半導体装置の電気的特性を調べる場合など、半導体装置に光を照射した場合、窒化シリコン膜１０内で電子及び正孔が生成し、これらの電子及び正孔のいずれかがゲート電極４ａに移動することにより、ゲート電極４ａの周囲に位置する窒化シリコン膜１０が帯電することがある。窒化シリコン膜１０が帯電すると、この窒化シリコン膜１０の下方に位置するシリコン基板１に反転層が形成され、高電圧駆動トランジスタにおいて電流のリークを生じさせる。

これに対し、本実施形態では、窒化シリコン膜１０は、チャネル領域に隣接する素子分離膜２ａ、ゲート電極４ａ、及びサイドウォール５ａそれぞれの上方のうち、マスク膜９が形成されている領域の上方からは除去されている。これにより、窒化シリコン膜１０のうち、ゲート電極４ａ及びサイドウォール５ａの周囲に位置し、かつ素子分離膜２ａ上に位置している領域が小さくなる。従って、シリコン基板１に形成される反転層は、従来と比べて小さくなり、高電圧駆動トランジスタにおいて電流のリークを抑制することができる。

なお、接続孔１１ａ，１１ｂそれぞれには、タングステンプラグ１２ａ，１２ｂが埋め込まれている。層間絶縁膜１１上には、タングステンプラグ１２ａ，１２ｂに接続するＡｌ合金配線１３ａ，１３ｂが形成されている。

次に、図２、図３、図４及び図１をこの順に参照して、図１に示した半導体装置の製造方法について説明する。図２、図３及び図４それぞれにおいて、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図を示している。

まず、図２（Ａ）、図２（Ｂ）及び図２（Ｃ）それぞれに示すように、シリコン基板１の表面に、酸化シリコン膜及び窒化シリコン膜（ともに図示せず）を、この順にＣＶＤ法により積層する。次いで、窒化シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜をエッチングする。これにより、窒化シリコン膜には、第１素子領域１ａに位置する開口パターンが形成される。

次いで、レジストパターンをマスクとしてシリコン基板１に不純物イオンを注入する。このとき、イオンの注入エネルギーを、窒化シリコン膜を突き抜けないように調整する。これにより、第１素子領域１ａには、低濃度不純物領域６ａが形成される。その後、レジストパターンを除去する。

次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａには、素子分離膜２ａが形成される。その後、窒化シリコン膜及び酸化シリコン膜を除去する。

次いで、第２素子領域１ｂに位置するシリコン基板１に、素子分離膜２ｂを埋め込むための溝を、エッチングにより形成する。次いで、この溝の中及びシリコン基板１上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、シリコン基板１上に位置する酸化シリコン膜を、ＣＭＰ法により研磨除去する。これにより、第２素子領域１ｂに位置するシリコン基板１には、素子分離膜２ｂが埋め込まれる。

次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、第１素子領域１ａに位置するゲート酸化膜３ａ、及び第２素子領域１ｂのシリコン基板１上に位置する熱酸化膜（図示せず）が形成される。次いで、第１素子領域１ａをフォトレジスト膜で覆った後、第２素子領域１ｂ上に位置する熱酸化膜を、エッチングにより除去する。次いで、フォトレジスト膜を除去した後、シリコン基板１を再度熱酸化する。これにより、第２素子領域１ｂにはゲート酸化膜３ｂが形成され、かつ、第１素子領域１ａに位置するゲート酸化膜３ａが厚くなる。

次いで、第１素子領域１ａ及び第２素子領域１ｂ上に、ポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３ａ，３ｂ上それぞれにはゲート電極４ａ，４ｂが形成され、素子分離膜２ａ上にはポリシリコン抵抗４ｃが形成される。

次いで、ゲート電極４ａ，４ｂ及び素子分離膜２ａ，２ｂをマスクとして、シリコン基板１に不純物を注入する。これにより、第２素子領域１ｂには低濃度不純物領域６ｂが形成される。なお、第１素子領域１ａの不純物領域７ａが形成される領域にも不純物が注入される。

次いで、ゲート電極４ａ，４ｂ及びポリシリコン抵抗４ｃ上を含む全面上に、下地膜となる酸化シリコン膜をＣＶＤ法により形成し、更にその上に窒化シリコン膜をＣＶＤ法により形成する。そして、窒化シリコン膜及び酸化シリコン膜をエッチバックする。これによりゲート電極４ａ，４ｂ及びポリシリコン抵抗４ｃの側壁それぞれには、サイドウォール５ａ，５ｂ，５ｃが形成される。

次いで、ゲート電極４ａ，４ｂ、素子分離膜２ａ，２ｂ、及びサイドウォール５ｂをマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１ａ、第２素子領域１ｂそれぞれには、不純物領域７ａ，７ｂが形成される。

次いで、図３（Ａ）、（Ｂ）及び（Ｃ）それぞれに示すように、第１素子領域１ａ，第２素子領域１ｂそれぞれの全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして酸化シリコン膜をエッチングし、パターニングする。これにより、酸化シリコン膜からなるマスク膜９が形成される。マスク膜９は、ポリシリコン抵抗４ｃ上に配置されている。また、マスク膜９は、ゲート電極４ａのうち、不純物領域７ａと対向しない２辺の周辺部上、ならびにこの周辺部に隣接するサイドウォール５ａ及び素子分離膜２ａ上それぞれにも配置されている。その後、レジストパターンを除去する。

次いで、第１素子領域１ａ及び第２素子領域１ｂそれぞれの全面上に、コバルト膜（図示せず）をスパッタリング法により形成する。次いで、シリコン基板１、ゲート電極４ａ，４ｂ、及びコバルト膜それぞれを加熱する。これにより、ゲート電極４ａ及び不純物領域７ａそれぞれの表面、ならびにゲート電極４ｂ及び不純物領域７ｂそれぞれの表面には、コバルトシリサイド膜８ａ，８ｂが形成される。

なお、ポリシリコン抵抗４ｃ上、及びゲート電極４ａのうちマスク膜９に覆われている領域には、コバルトシリサイド膜は形成されない。その後、マスク膜９上及び素子分離膜２ａ，２ｂそれぞれ上を含む全面上から、シリサイド化していないコバルトを除去する。

次いで、図４（Ａ）、（Ｂ）及び（Ｃ）それぞれに示すように、第１素子領域１ａ及び第２素子領域１ｂそれぞれの全面上に、エッチングストッパー膜である窒化シリコン膜１０を形成する。次いで、窒化シリコン膜１０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１０上にはレジストパターンが形成される。

次いで、このレジストパターンをマスクとし、かつゲート電極４ａ上及びその周辺部に位置するマスク膜９をエッチングストッパーとして、窒化シリコン膜１０をエッチングする。これにより、マスク膜９上に位置する開口部１０ａが形成される。このようにして、窒化シリコン膜１０のうち、ゲート電極４ａの周囲に位置し、かつ素子分離膜２ａ上に位置している領域の面積が小さくなる。なお、このエッチングには等方性又は異方性のドライエッチングが用いられる。ドライエッチングのエッチングガスとしては、酸化シリコンに対する窒化シリコンのエッチングレートが高いものを用いる。
その後、レジストパターンを除去する。

次いで、図１（Ｂ）及び（Ｃ）に示すように、第１素子領域１ａ及び第２素子領域１ｂそれぞれの全面上に、酸化シリコンを主成分とする層間絶縁膜１１を形成する。次いで、層間絶縁膜１１の表面を、ＣＭＰ法により研磨して平坦化する。次いで、層間絶縁膜１１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１１上にはレジストパターンが形成される。

次いで、このレジストパターンをマスクとして層間絶縁膜１１をエッチングする。これにより、層間絶縁膜１１及び窒化シリコン膜１０には、不純物領域７ａ，７ｂそれぞれ上に位置する接続孔１１ａ，１１ｂが形成される。不純物領域７ｂは狭いため、マスクずれによって接続孔１１ｂの一部が、酸化シリコン膜からなる素子分離膜２ｂの上方に位置することがある。しかし、層間絶縁膜１１と素子分離膜２ｂの間には、エッチングストッパーである窒化シリコン膜１０が設けられているため、レジストパターンの位置ずれに起因して接続孔１１ｂの位置がずれても、素子分離膜２ｂがエッチングされることが抑制される。
その後、レジストパターンを除去する。

次いで、接続孔１１ａ，１１ｂ内、及び層間絶縁膜１１上それぞれに、タングステン膜をＣＶＤ法により形成し、層間絶縁膜１１上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔１１ａ，１１ｂそれぞれ内にはタングステンプラグ１２ａ，１２ｂが埋め込まれる。

次いで、層間絶縁膜１１上にＡｌ合金膜を、スパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をパターニングする。これにより、層間絶縁膜１１上にはＡｌ合金配線１３ａ，１３ｂそれぞれが形成される。

その後、半導体装置に光を照射しながら、半導体装置の電気的特性を検査する。上記したように、この検査によってゲート電極４ａの周囲に位置する素子分離膜２の下に形成される反転層は、従来と比べて小さくなる。従って、高電圧駆動トランジスタで生じる電流のリークを抑制することができる。

以上、本発明の第１の実施形態によれば、窒化シリコン膜１０のうち、ゲート電極４ａ及びサイドウォール５ａの周囲に位置し、かつ素子分離膜２ａ上に位置している領域の面積を、エッチングにより、従来と比べて小さくしている。このため、半導体装置に光を照射しながら、半導体装置の電気的特性を検査しても、ゲート電極４ａの周囲に位置する素子分離膜２の下に形成される反転層を、従来と比べて小さくすることができる。従って、高電圧駆動トランジスタにおいて電流のリークを抑制することができる。

また、窒化シリコン膜１０をエッチングするとき、マスク膜９をエッチングストッパーとして用いている。このため、下地となる膜にはダメージが生じない。さらに、このマスク膜９は、ポリシリコン抵抗４ｃ上にコバルトシリサイド膜が形成されることを防止するマスク膜９と同一工程で形成されている。従って、半導体装置の製造工程数の増加を抑制することができる。

図５及び図６は、第２の実施形態に係る半導体装置の製造方法について説明する断面図である。本実施形態に係る半導体装置は、不揮発メモリ、低電圧駆動トランジスタ及びポリシリコン抵抗を有している。低電圧駆動トランジスタの動作電圧は、例えば１．８Ｖ以上６．５Ｖ以下である。

まず、図５（Ａ）に示すように、シリコン基板２１に溝を形成する。次いで、この溝の中及びシリコン基板２１上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、シリコン基板２１上に位置する酸化シリコン膜を、ＣＭＰ法により研磨除去する。これにより、シリコン基板２１には素子分離膜２２が埋め込まれる。素子分離膜２２は、第１素子領域２１ａに、不揮発メモリを形成するための開口部２２ａを有しており、第２素子領域２１ｂに、トランジスタを形成するための開口部２２ｂを有している。

次いで、シリコン基板２１を熱酸化する。これにより、開口部２２ａ内に位置するシリコン基板２１には、トンネル酸化膜２３ａが形成され、開口部２２ｂ内に位置するシリコン基板２１には、ゲート酸化膜２３ｂが形成される。なお、トンネル酸化膜２３ａとゲート酸化膜２３ｂは、それぞれ別の熱酸化工程によって形成されてもよい。

次いで、トンネル酸化膜２３ａ及びゲート酸化膜２３ｂ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、ポリシリコン膜をエッチングする。これにより、トンネル酸化膜２３ａ上に位置するフローティングゲート２４ａ、ゲート酸化膜２３ｂ上に位置するゲート電極２４ｂ、及び素子分離膜２２上に位置するポリシリコン抵抗２４ｃが形成される。その後、レジストパターンを除去する。

次いで、素子分離膜２２、フローティングゲート２４ａ、及びゲート電極２４ｂをマスクとして、シリコン基板２１に不純物を注入する。これにより、開口部２２ａ内に位置するシリコン基板２１、及び開口部２２ｂ内に位置するシリコン基板２１それぞれには、低濃度不純物領域２６ａ，２６ｂが形成される。

次いで、ゲート電極２４ｂ上を含む全面上に、下地膜となる酸化シリコン膜（図示せず）をＣＶＤ法により形成し、更にその上に、窒化シリコン膜をＣＶＤ法により形成する。次いで、窒化シリコン膜及び酸化シリコン膜をエッチバックする。これにより、ゲート電極２４ｂの側壁にはサイドウォール２５ｂが形成される。なお、この工程によって、フローティングゲート２４ａの側壁及びポリシリコン抵抗２４ｃの側壁それぞれにも、サイドウォール２５ａ，２５ｃが形成される。

次いで、素子分離膜２２、フローティングゲート２４ａ、ゲート電極２４ｂ、及びサイドウォール２５ａ，２５ｂをマスクとして、シリコン基板２１に不純物を注入する。これにより、開口部２２ａ内に位置するシリコン基板２１には、不揮発メモリのソース及びドレインとなる不純物領域２７ａが形成され、開口部２２ｂ内に位置するシリコン基板２１には、低電圧駆動トランジスタのソース及びドレインとなる不純物領域２７ｂが形成される。

次いで、図５（Ｂ）に示すように、第１素子領域２１ａ及び第２素子領域２１ｂを含む全面上に、酸化シリコン膜を形成する。次いで、酸化シリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、酸化シリコン膜をエッチングする。これにより、マスク膜９が形成される。マスク膜９は、ポリシリコン抵抗２４ｃ及びサイドウォール２５ｃそれぞれの上、ならびにフローティングゲート２４ａ及びサイドウォール２５ａそれぞれの上に配置されている。なお、ポリシリコン抵抗２４ｃ上に位置するマスク膜２９の端部は、素子分離膜２２上まで延伸しており、フローティングゲート２４ａ上に位置するマスク膜２９の端部は、不純物領域２７ａの一部上まで延伸している。
その後、レジストパターンを除去する。

次いで、ゲート電極２４ｂ、及び不純物領域２７ａ，２７ｂを含む全面上に、コバルト膜をスパッタリング法により形成する。次いで、シリコン基板１、ゲート電極２４ｂ、及びコバルト膜それぞれを加熱する。これにより、不純物領域２７ａ上にはコバルトシリサイド膜２８ａが形成され、ゲート電極２４ｂ及び不純物領域２７ｂ上それぞれには、コバルトシリサイド膜２８ｂが形成される。なお、フローティングゲート２４ａ上及びポリシリコン抵抗４ｃ上それぞれには、マスク膜２９が配置されているため、コバルトシリサイド膜は形成されない。その後、シリサイド化していないコバルト膜を除去する。

次いで、図５（Ｃ）に示すように、第１素子領域２１ａ及び第２素子領域２１ｂの全面に、窒化シリコン膜３０をＣＶＤ法により形成する。

次いで、図６（Ａ）に示すように、窒化シリコン膜３０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜３０上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとし、かつフローティングゲート２４ａ上に位置するマスク膜２９をマスクとして、窒化シリコン膜３０をエッチングする。これにより、フローティングゲート２４ａの上方からは窒化シリコン膜３０が除去され、マスク膜２９上に位置する開口部３０ａが形成される。

次いで、図６（Ｂ）に示すように、窒化シリコン膜３０上及び開口部３０ａ内に、酸化シリコンからなる層間絶縁膜３１をＣＶＤ法により形成する。次いで、層間絶縁膜３１の表面を、ＣＭＰ法により研磨して平坦化する。次いで、層間絶縁膜３１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜３１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとし、かつ窒化シリコン膜３０をエッチングストッパーとして、層間絶縁膜３１をエッチングする。これにより、層間絶縁膜３１には、不純物領域２７ａ，２７ｂそれぞれ上に位置する接続孔３１ａ，３１ｂが形成される。

不純物領域２７ｂは狭いため、マスクずれによって接続孔３１ｂの一部が、酸化シリコン膜からなる素子分離膜２２の上方に位置することがある。しかし、層間絶縁膜３１と素子分離膜２２の間には窒化シリコン膜３０が設けられているため、接続孔３１ｂの位置がずれても、素子分離膜２２はエッチングされない。
その後、レジストパターンを除去する。

次いで、接続孔３１ａ，３１ｂ内、及び層間絶縁膜３１上それぞれに、タングステン膜をＣＶＤ法により形成し、層間絶縁膜３１上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔３１ａ，３１ｂそれぞれ内にはタングステンプラグ３２ａ，３２ｂが埋め込まれる。

次いで、層間絶縁膜３１上にＡｌ合金膜を、スパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をパターニングする。これにより、層間絶縁膜３１上にはＡｌ合金配線３３ａ，３３ｂそれぞれが形成される。Ａｌ合金配線３３ａは、タングステンプラグ３２ａに接続し、Ａｌ合金配線３３ｂはタングステンプラグ３２ｂに接続する。その後、レジストパターンを除去する。

本実施形態に係る半導体装置において、フローティングゲート２４ａに電荷を蓄積するときには、ドレインとなる不純物領域２７ａに、第１の電圧（例えば１０Ｖ）を印加する。これにより、電子はトンネル酸化膜２３ａを透過し、フローティングゲート２４ａに電荷が蓄積される。

フローティングゲート２４ａに電荷が蓄積されると、フローティングゲート２４ａの下方に位置するシリコン基板１には反転層が形成されるため、例えばドレインとなる不純物領域２７ａに、第１の電圧より十分小さい第２の電圧（例えば０．１Ｖ）を印加すると、ソース−ドレイン間に電流が流れる。これにより、フローティングゲートに電荷が蓄積されたことが確認できる。なお、フローティングゲートに電荷が蓄積されていない状態では、ドレインとなる不純物領域２７ａに第２の電圧を印加しても、ソース−ドレイン間には電流は流れない。

この第２の実施の形態によれば、不揮発メモリのフローティングゲート２４ａ上からは、窒化シリコン膜３０が除去されている。このため、不揮発メモリのリテンション特性の低下が抑制される。また、窒化シリコン膜３０をエッチングするときのエッチングストッパーとして、マスク膜２９を用いている。このマスク膜２９は、ポリシリコン抵抗２４ｃ上にコバルトシリサイド膜が形成されることを防止するマスク膜２９と同一工程で形成している。従って、半導体装置の製造工程数を少なくすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、ゲート電極４ａの周辺部、サイドウォール５ａ、及びその周囲に位置する素子分離膜２ａのうち、エッチングストッパー膜１０の開口部１０ａ、及びマスク膜９それぞれが形成されている領域は、上記した例に限定されず、任意に変形可能である。また、ゲート電極４ａの周辺部にはエッチングストッパー膜１０の開口部及びマスク膜９を形成せずに、サイドウォール５ａ、及びその周囲に位置する素子分離膜２ａのみにエッチングストッパー膜１０の開口部及びマスク膜９を形成してもよい。

また、第１及び第２の実施形態において、窒化シリコン膜９，２９を、接続孔の下方に位置する領域にのみ残存させ、その他の領域からはエッチングにより除去してもよい。この場合、マスク膜９は、接続孔の下方に位置する領域以外の領域に配置されるのが好ましい。

（Ａ）は第１の実施形態に係る半導体装置の構成を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図１の半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は図３の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図５（Ｃ）の次の説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は従来の半導体装置の第１の例を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。 従来の半導体装置の第２の例を説明する為の断面図。

符号の説明

１，２１，１０１，１２１…シリコン基板、１ａ，２１ａ，１００ａ，１２０ａ…第１素子領域、１ｂ，２１ｂ，１００ｂ，１２０ｂ…第２素子領域、２ａ，２ｂ，２２，１０２ａ，１０２ｂ，１２２…素子分離膜、２ｃ，２ｄ，２ｅ，２２ａ，２２ｂ…開口部、３ａ，３ｂ，２３ｂ，１０３ａ，１０３ｂ，１２３ｂ…ゲート酸化膜、４ａ，４ｂ，２４ｂ，１０４ａ，１０４ｂ，１２４ｂ…ゲート電極、４ｃ，２４ｃ…ポリシリコン抵抗、５ａ，５ｂ，５ｃ，２５ａ，２５ｂ，２５ｃ，１０５ａ，１０５ｂ，１２５ａ，１２５ｂ…サイドウォール、６ａ，６ｂ，２６ａ，２６ｂ，１０６ａ，１０６ｂ，１２６ａ，１２６ｂ…低濃度不純物領域、７ａ，７ｂ，２７ａ，２７ｂ，１０７ａ，１０７ｂ，１２７ａ，１２７ｂ…不純物領域、８ａ，８ｂ，２８ａ，２８ｂ，１０８ａ，１０８ｂ，１２８ａ，１２８ｂ…コバルトシリサイド膜、９，２９…マスク膜、１０，３０，１０９，１２９…窒化シリコン膜、１０ａ，３０ａ…開口部、１１，３１，１１０，１３０…層間絶縁膜、１１ａ，１１ｂ，３１ａ，３１ｂ，１１０ａ，１１０ｂ，１３０ａ，１３０ｂ…接続孔、１２ａ，１２ｂ，３２ａ，３２ｂ，１１１ａ，１１１ｂ，１３１ａ，１３１ｂ…タングステンプラグ、１３ａ，１３ｂ，３３ａ，３３ｂ，１１２ａ，１１２ｂ，１３２ａ，１３２ｂ…Ａｌ合金配線、２３ａ，１２３ａ…トンネル酸化膜、２４ａ，１２４ａ…フローティングゲート、５０…レジストパターン

Claims (10)

1. 半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
   前記チャネル領域に位置する前記半導体基板上にゲート酸化膜を形成する工程と、
   前記ゲート酸化膜上にポリシリコンからなるゲート電極を形成するとともに、前記第１の素子分離膜上にポリシリコンパターンを形成する工程と、
   前記半導体基板に、前記第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
   前記ポリシリコンパターン上、及び前記周辺絶縁膜上に、マスク膜を形成する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、前記不純物領域上、前記ゲート電極上、及び前記マスク膜上に、金属膜を形成する工程と、
   前記不純物領域、前記ゲート電極、及び前記金属膜を熱処理することにより、前記不純物領域上及び前記ゲート電極上に、金属シリサイド膜を形成する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、及び前記マスク膜上から、シリサイド化していない前記金属膜を除去する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記金属シリサイド膜上、及び前記マスク膜上に、エッチングストッパー膜を形成する工程と、
   前記マスク膜をストッパーとしたエッチングを行うことにより、前記周辺絶縁膜の上方から、前記エッチングストッパー膜を除去する工程と、
   前記マスク膜上及び前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
   前記エッチングトッパー膜をストッパーとしたエッチングを行うことにより、前記層間絶縁膜に、前記不純物領域の上方に位置する接続孔を形成する工程と、
   を具備する半導体装置の製造方法。
2. 前記接続孔を形成する工程の後に、前記半導体装置に光を照射する工程を具備する請求項１に記載の半導体装置の製造方法。
3. 半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
   前記第１の素子領域に位置する前記半導体基板上にトンネル酸化膜を形成する工程と、
   前記トンネル酸化膜上にポリシリコンからなるフローティングゲートを形成するとともに、前記第１の素子分離膜上にポリシリコンパターンを形成する工程と、
   前記ポリシリコンパターン上及び前記フローティングゲート上に、マスク膜を形成する工程と、
   前記第２の素子領域に位置する半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、前記不純物領域上及び前記マスク膜上に、金属膜を形成する工程と、
   前記不純物領域及び前記金属膜を熱処理することにより、前記不純物領域上に金属シリサイド膜を形成する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、及び前記マスク膜上から、シリサイド化していない前記金属膜を除去する工程と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、前記金属シリサイド膜上、及び前記マスク膜上に、エッチングストッパー膜を形成する工程と、
   前記マスク膜をストッパーとしたエッチングを用いることにより、前記フローティングゲートの上方に位置する前記エッチングストッパー膜を除去する工程と、
   前記マスク膜上、及び前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
   前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域の上方に位置する接続孔を形成する工程と、
   を具備する半導体装置の製造方法。
4. 半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
   前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
   前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
   前記ゲート酸化膜上に形成され、ポリシリコンからなるゲート電極と、
   前記第１の素子分離膜上に形成されたポリシリコンパターンと、
   前記ポリシリコンパターン上、及び前記周辺絶縁膜上に形成されたマスク膜と、
   前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
   前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
   前記ゲート電極上及び前記不純物領域上それぞれに形成された金属シリサイド膜と、
   前記周辺絶縁膜上に位置する前記マスク膜上、前記第２の素子分離膜、及び前記金属シリサイド膜上それぞれに形成されたエッチングストッパー膜と、
   前記エッチングストッパー膜に設けられ、前記周辺絶縁膜上の前記マスク膜上に位置する開口部と、
   前記金属シリサイド膜上、前記第１及び第２の素子分離膜それぞれ上、前記周辺絶縁膜上、前記マスク膜上、及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
   前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上の前記金属シリサイド上に位置する接続孔と、
   を具備する半導体装置。
5. 前記開口部は、前記マスク膜をエッチングストッパーとしたエッチングにより、前記エッチングストッパー膜を、前記周辺絶縁膜上に位置する前記マスク膜上から除去することで形成されている請求項４に記載の半導体装置。
6. 前記第１のトランジスタの動作電圧は、前記第２のトランジスタの動作電圧より高い請求項４又は５に記載の半導体装置。
7. 半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
   前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
   前記トンネル酸化膜上に形成されたフローティングゲートと、
   前記第１の素子分離膜上に形成されたポリシリコンパターンと、
   前記フローティングゲート上及び前記ポリシリコンパターン上に形成されたマスク膜と、
   前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
   前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
   前記不純物領域上に形成された金属シリサイド膜と、
   前記第１の素子分離膜上、前記第２の素子分離膜上、前記マスク膜上、及び前記金属シリサイド膜上に形成されたエッチングストッパー膜と、
   前記エッチングストッパー膜に設けられ、前記フローティングゲート上の前記マスク膜上に位置する開口部と、
   前記マスク膜上、及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
   前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上の前記金属シリサイド上に位置する接続孔と、
   を具備する半導体装置。
8. 前記開口部は、前記マスク膜をエッチングストッパーとしたエッチングにより、前記エッチングストッパー膜を前記フローティングゲート上に位置する前記マスク膜上から除去することで形成されている請求項７に記載の半導体装置。
9. 前記マスク膜は酸化シリコン膜であり、前記エッチングストッパー膜は窒化シリコン膜である請求項４〜８のいずれか一項に記載の半導体装置。
10. 前記ポリシリコンパターンは抵抗素子である請求項４〜９のいずれか一項に記載の半導体装置。

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