TW535297B - Semiconductor device, IC card and manufacturing method of the semiconductor device - Google Patents

Semiconductor device, IC card and manufacturing method of the semiconductor device Download PDF

Info

Publication number
TW535297B
TW535297B TW090129065A TW90129065A TW535297B TW 535297 B TW535297 B TW 535297B TW 090129065 A TW090129065 A TW 090129065A TW 90129065 A TW90129065 A TW 90129065A TW 535297 B TW535297 B TW 535297B
Authority
TW
Taiwan
Prior art keywords
gate
region
semiconductor
insulating film
volatile memory
Prior art date
Application number
TW090129065A
Other languages
English (en)
Inventor
Kozo Katayama
Yoshiaki Kamigaki
Shinichi Minami
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW535297B publication Critical patent/TW535297B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Description

535297 A7 B7 五、發明説明（i ) 發明之技術領域 本發明係有關所謂以金屬氮氧半導體（MNOS)或金屬氧氮 氧半導體（MONOS)構造為基礎，於氮化物與氧化物之界面 附近的氮化物實體性不同位置，具有可藉由捕捉電子以儲 存多值資訊之多儲存形態之非揮發性記憶體單元的半導體 裝置，使用該半導體裝置的積體電路卡（IC Card)及該半導 體裝置_的製造方法，如有關應用在晶載多儲存形態之非揮 發性記憶體之1C卡用微電腦的有效技術。 先前技術 有關MONOS構造之非揮發性記憶體單元，揭示於美國專 利No.5768192内。其中，如圖45(A)，（B)所示，在半導體 區域上疊層有閘極氧化膜1與閘極氮化膜2，其上設有構成 字線的記憶體閘極3，在記憶體閘極下的半導體區域内形成 有構成源極或汲極的信號電極4, 5。該非揮發性記憶體單元 在與閘極氧化膜1之界面附近之閘極氮化膜2的實體性不同 位置上，可藉由捕捉電子以儲存多值資訊。在氮化物内注 入電子係藉由通道熱電子注入來執行。如圖45(A)所示，在 閘極氮化膜2之右端注入熱電子時，將左端信號電極5變成 源極（源極（W))，右端信號電極4變成汲極（汲極（W))，以箭 頭W方向為電子移動方向流入汲極電流，通道中的電子被 汲極附近之高電場加速，形成熱電子，並注入閘極氮化膜2 的汲極端。如圖45(B)所示，在閘極氮化膜2之左端注入熱 電子時，將右端信號電極4變成源極（源極（W))，左端信號 電極5變成汲極（汲極（W))，使電子向箭頭W方向移動。 -4-
• I
本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535297 A7 B7 2 五、發明説明（ 如圖45(A)所示，讀出閘極氮化膜2右端的儲存資訊時， 將右端信號電極4變成源極（源極（R))，左端信號電極5變成 ;及極（;及極（R))’使記憶體閘極3成為選擇電平即可。由於 MOS電晶體之耗盡層散佈於沒極端，因此，記憶體單元之 開關狀態與源極端之臨限值電壓狀態關係密切。因此，如 圖45(B)所示，讀出閘極氮化膜2左端之儲存資訊時，只須 將源極一、汲極與圖（A)顛倒，將左端信號電極5變成源極（源 極（R))，右端信號電極4變成汲極（汲極（R))，使記憶體閘 極3成為選擇電平即可。於臨限值電壓低於閘極選擇電平的 刪除狀態下，電子流向箭頭R方向。 圖45(C)顯示一個記憶體單元的平面圖。其中F表示最小 加工尺寸。圖46(A)顯示字線單位刪除（如電子的釋放）工作 上所需的電壓施加狀態，圖（B)顯示記憶體單元陣列全部刪 除工作上所需的電壓施加狀態，圖（c)顯示寫入（如電子注 入）時所需的電壓施加狀態，圖（〇)顯示讀出時所需的電壓 施加狀態。圖46(A)〜（D)中，記憶體單元上註記之橢圓形圓 點部分表示寫入、刪除、讀出對象區域^ 歌解決之譯顴 仁疋，上述之先前技術無法以數個位元單位執行寫入。 亦即’如圖46(C)所示，寫人工作時，係在位元線6上賦予 3V ’在字線7上賦予6V，來執行熱電子注入，如欲執行位 兀組寫人時，對寫人阻止位元，必須在位元線上施加寫入 阻j電壓6V。如此，在與α〇ν寫入非選擇的字線間產生大 電場’因而在非所望的位元執行寫入。此外，由於採通道 -5- 535297 A7 __B7五、發明説明（3 ) …、電子/主入方式，因而寫入電流大。再者，如圖46(〇)所 示，讀出工作時，在與讀出工作選擇記憶體單元之間，需 ^事先使共用位元線6之相鄰之記憶體單元的源極線？處於 漂洋（F)狀態’此種虛擬接地方式的讀出工作容易受到處於 漂浮狀態之源極線7之寄生電容不均衡的影響，可能造成讀 出工作不穩定。 本專禾！申請人之專利（特開2001_156275，美國專利編號 〇9/660,923)中揭示有上述各項問題的解決之道。其中顯示 之非揮發性記憶體單元，如圖47(A)所示，係在半導體區域 上壹層有閘極氧化膜11與閘極氮化膜丨2，在其上形成有構 成子線的記憶體閘極13，在其兩側的半導體區域上，經由 閘極氧化膜14，15形成有開關閘極16, 17，各個開關閘極 16，17下之附近的上述半導體區域内形成有構成源極或汲 極的信號電極18，19。由於該記憶體單元增設有開關閘極 16，17，因此如圖47(B)所示，僅該部分的單元尺寸變大。 對該#己憶體單元的刪除工作，係如圖4 § (a)所示，在字線 (圮憶體閘極）與基板間形成電場，將電子吸引至基板上。寫 入時，係以源極端熱電子注入方式進行。亦即，如圖48(B) 所示，將寫入選擇記憶體單元的字線2〇變成高電位，於記 憶體閘極13與基板及源極18之間形成電場，在該記憶體單 元内，經由開啟狀態的開關閘極16流有通道電流。藉此， 構成源極之彳§號電極1 8的電子通過被開關閘極i 6聚集的通 道時被加速’電能提高，再被記憶體閘極、基板間的高電 場加速，被構成源極之信號電極18端的閘極氮化膜12捕 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) " !
535297 A7
足。藉由電子注人祕端錢行寫人，讀㈣之源極、沒 極與寫入時相同，如圖48(c)所示，只須將信號電極19變成 沒極、，將信號線21變成位树即可。圖表示寫入時的 電子注入方向’ R表示讀出工作時的電子移動方向，E表示 刪除時的電子移動方向。另外，圖上未顯示之於信號電極 19端之閘極氮化膜12内注人電子時’及讀出藉此儲存的資 訊時，只須改變電壓條件以對調源極、汲極即可。 、 圖47之記憶體單元構造由於設有開關閘極^，17，因此 可與共用源極線、位元線之相鄰之記憶體單元分離，於寫 入及讀出時，亦可使相鄰之記憶體單元的源極線不處於漂 浮狀態。此外，由於係以上述源極端熱電子注入來執行寫 入’因此亦可減少寫入電流。 但是，本發明人進一步檢討其記憶體單元構造時，發現 以下問題。且經本發明人證實··第一，無法實現以數個位 兀單位重寫的位元組重寫。亦即，如圖48(B)所示，寫入工 作時，係在位元線6上賦予3V，在字線7上賦予6V，來執行 源極端電子注入，如欲執行位元組寫入時，對寫入阻止位 元义/頁在位疋線上施加寫入阻止電壓6 V，必須控制接受 該電壓之開關閘極在高於6V的電壓。如此，在與以〇v寫入 非選擇的字線間產生大電場，因而對寫入非選擇之記憶體 單元執行電子非所望的注入及釋放。第二，採用源極端電 子’主入方式’在開關閘極與閘極氮化膜之間之氧化梦的絕 緣膜上，自源極端注入有電子，導致刪除、寫入特性惡 化。第三，縱使採用源極端電子注入方式，與通道寫入比 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 535297 A7 B7 五、發明説明（5 較，其耗電大，於應用在以非接觸形式接受電力供給之ic 卡等上，顯然需要進一步低耗電化。第四，因採用開關閘 極構成，因此與上述通道熱電子注入方式的記憶體單元比 較，其面積較大，就記憶體單元之布局及井構造等而言， 有必要採取全面減少晶片佔用面積的新手段。 本發明之目的，在對使用多儲存形態之記憶體單元的記 憶體，$現以數個位元單位重寫的位元組重寫。 本發明之其他目的，在防止自源極端注入電子至開關閘 極與閘極氮化膜之間的絕緣膜上，使耐重寫性提高。 本發明之其他目的，在使自多儲存形態之記憶體單元之 源極端的寫入電流減少。 本發明之其他目的，在提供一種就晶載之多儲存形態之 忑隐體單元的耗電而言，最適於安裝在非接觸1(^卡上之微 電腦或資料處理器等的半導體裝置。 再者本發明之目的，在提供一種比較容易製造可執行 上述位7G組重寫，耐重寫性優異之多儲存形態之記憶體單 元的方法。 本發明之上述及其他目的與新特徵，從本說明書之内容 及附圖中即可瞭解。 課題之解決丰恐 本專利所揭示之主要發明的概要簡單說明如下： 〔1〕《5己憶體單元構造與數個位元寫入》半導體裝置上 所《又置之夕儲存形態之非揮發性記憶體單元具有，在第一 半導體區域（30)上，經由第—及第二閘極絕緣膜（31， 32)形
535297
成有記憶體閘極（33) ’在其兩側的第_半導體區域上，經 由第三閘極絕緣膜（34, 35)形成有第—及第二開關閘極^ 37)，在上述各個開關閘極下之附近的上述第一半導體區域 内形成有構成源極或汲極之第一及第二信號電極（38, 39)， 上述記憶體閘極與開關閘極分別向第一方向延伸的構造。 該非揮發性§己憶體單元因應第二閘極絕緣膜所捕^之載 體，如一電子量，自記憶體閘極觀察出臨限值電壓的差異以 儲存資訊，電子注入可採用上述的源極端注入方式。如刪 除時，係在記憶體閘極與第一半導體區域之間形成電場， 自第二閘極絕緣膜，將電子吸引至第一半導體區域内。如 寫入時’係以源極端注入方式執行，將記憶體閘極變成高 電位，在記憶體閘極與第一半導體區域及構成源極之信號 電極之間形成電場，在該記憶體單元内，經由開啟狀態的 開關閘極流有通道電流。籍此，構成源極之信號電極的電 子於通過被開關閘極聚集的通道被加速，電能提高，再被 記憶體閘極與第一半導體區域之間的高電場加速，被構成 源極之信號電極端的第二閘極絕緣膜捕捉。 由於上述記憶體單元構造係以上述源極端注入來執行寫 入，因此亦可減少寫入電流。 尤其因採用記憶體閘極與開關閘極並聯於同一方向的記 憶體單元構造，因此，縱使在記憶體閘極與開關閘極被共 通化的數個記憶體單元内，在共通之記憶體閘極上施加寫 入電壓，可在各個記憶體單元内，經由其固有之第一及第 二信號電極，賦予寫入及寫入阻止的電壓狀態。此時，對 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
♦ I 1 i Ijr
參
7 五、發明説明（ 具有與寫入對象記憶體單元不同之記憶體閘極與開關閘極 之寫入非選擇的記憶體單元，使其開關閘極處於切斷狀態 時可阻止在寫入非選擇記憶體單元之第二閘極絕緣膜上 作用有非所望之高電場的情形。因此，可以數個記憶體單 元單位之位元組單位執行寫入。 以下祝明上述非揮發性記憶體單元的資訊儲存類型。上 述-個—非揮發性記憶體單元因應上述第二閘極絕緣膜之第 一2關閘極端上捕捉有載體，如電子的第一狀態（第一寫入 狀=)、上述第-狀態之捕捉電子減少的第二狀態（第一刪除 狀W、一上述第二閘極絕緣膜之第二開關閑極端上捕捉有電 子的第三狀態（第二寫人狀態）、或上述第三狀態之捕捉電子 減少的第四狀態（第二刪除狀態），儲存2位元的資訊。 由於MOS型電晶體之臨限值電壓主要受到注人於源極端 之電荷的影響，因此，藉由對上述多儲存形態之記憶體單 謂，源極、汲極以執行讀出工作，可自一個非揮發性記 憶體單元獲得前後顛倒的2位元儲存資訊。具體而言，可執 行如下。藉由使被上述第二開關閘極所選擇之第二信號電 極的電位高於被上述第一開關電極所選擇之第一信號電極 的電位，可讀出上述第一狀態或第二狀態之i位元：：存資 訊。此外，藉由使被上述第一開關閘極所選擇之第一信號 電極的電位高於被上述第二開關電極所選擇之第二俨號電^ =電位，可讀出上述第三狀態或第四狀態之】位元^存 〔2〕《記憶體單7(1陣列》針對將數個上述非揮發性記憶 535297 A7 -----一 一___ 五、發明説明（8 ) 體單元（MC)配置成矩陣的記憶體罩元陣列。記 列具有結合有上述第一及第二信號電極，並延伸在盥上述 第—方向概略垂直之第二方向的第一及第二信號配線，上 述第一及第二信號配線被並聯於第二方向之數個非揮發性 把憶體單元共用’上述記憶體閘極及開關閉極被並聯於第 一方向之數個非揮發性記憶體單元共通化。 對於一鄰接於第一方向，記憶體閘極共通之一對上述非揮 發性記憶體單元，可採用將上述第一或第二信號電極的立 中:個予以共通化，將另一個予以個別化，並連接於對應3 之第一及第二信號配線的構造。藉此可減少信號配線數 量，有助於縮小記憶體單元陣列在晶片上的佔用面積。 〔3〕《刪除》將上述第一半導體區域變成井區域時，將 共用上述記憶體閘極與第一及第二開關閘極之數個上述非 揮發性記憶體單元分割配置在電性分離的數個井區域（3〇瓜， 3 On)内，因應上述井區域與上述記憶體閘極之間的電位 差，自上述第二閘極絕緣膜釋放電子至井區域。藉此，可 以井區域單位刪除記憶體單元的釋放電子。可以井單位執 行刪除時，雖可藉由各位元組之井分離執行各位元組的刪 除工作，不過井區域之分割數增多時，井分離區域即相對 擴大，致使記憶體單元陣列在晶片上的佔用面積變大。 5 縱使減少井區域的分割數，欲以少數的位元單位執行刪 除時，只須因應被上述第一或第二開關閘極所選擇之上述 第一或第二信號電極與上述第一半導體區域之間的電位 差，自上述第二閘極絕緣膜釋义電子至第一半導體區域内 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 535297 A7 B7 五、發明説明（10 偏壓。 〔5〕《減少感測放大器數量》如上所述，由於MOS型 電晶體之臨限值電壓主要受到注入源極端之電荷的影響， 因此，藉由對調源極、汲極以執行讀出工作，可自一個非 揮發性冗憶體單元獲得前後顛倒的2位元儲存資訊。在對調 源極、汲極以執行讀出工作的性質上，亦可使用於檢測讀 出資訊—的感測放大器分別對應於記憶體單元之第一及第二 仏號電極來分別設置。若從減少晶片佔用面積的觀點，則 亦可採用記憶體單元之第一及第二信號電極兩者共用感測 放大器的構造。例如，於讀出工作時，在構成源極之信號 電極上選擇性切換連接感測放大器。或是，在上述非揮發 性記憶體單元的第一信號電極上連接第一信號配線，在上 述非揮發性記憶體單元的第二信號電極上連接第二信號配 線，δ又置可預充電上述第一信號配線及上述第二信號配線 之預充電電路（5 3)、檢測上述第一信號配線之電平變化的 感測放大器（50)、及控制電路（54，1〇4)，在上述控制電路 上’因應讀出位址’在上述預充電電路執行預充電工作， 使第一或第二信號電極之其中一個處於高電位，另一個處 於低電位，預充電完成後，使感測放大器檢測第一信號配 線之電平有無改變即可。 〔6〕《IC卡》配置上述多儲存形態之非揮發性記憶體 單元的半導體裝置，可實現微電腦及資料處理器等的資料 處理LSI、針對特定用途實現系統晶載的系統LSI、或構成 非揮發性記憶體LSI。若為微電腦或資料處理器等資料處理 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 535297 A7 ______Β7 五、發明説明（H ) LSI時，其半導體裝置可採在一個半導體晶片内具有··具有 將上述非揮發性記憶體單元作為記憶元件之記憶體電路 (MEM)，可存取上述記憶體電路之cpu(11〇);及連接於 上述CPU之外部介面電路（113)的構造。 將此種半導體裝置作為1(：卡用微電腦時，IC卡為可採在 卡基板上设置上述半導體裝置與連接於上述半導體裝置之 上述外一部介面電路之卡介面端子的構造。為非接觸1(：卡 時，在卡基板上具有天線，如可非接觸的藉由交流磁場執 行電力傳送或藉由電磁感應通信。或是亦可以電磁感應同 時執订電力傳送與資訊通信。此外，亦可非接觸的執行電 力傳送。 〔7〕《半導體裝置的製造方法》依據上述多儲存形態之 非揮發性圮憶體單元内，製造在第二閘極絕緣膜正下方之 第一半導體區域内具有高濃度雜質區域之記憶體裝置構造 之方法觀點所進行的發明，大致上區分成：將記憶體問極 作為掩膜，將高濃度雜質摻入第一半導體區域内的第一製 造方法；與將開關閘極作為掩膜，將高濃度雜質摻入第一 半導體區域内的第二製造方法。 第一製造方法包含：（a)在半導體基板的主面上形成第一 導電型（P型）之第一半導體區域（30)的步驟；（b)在上述第一 半導體區域上之上述半導體基板的主面上，依序形成第一 絕緣膜、第二絕緣膜的步驟；⑷在上述第二絕緣膜上形成 於上述+導體基板之主面的第-方向具有第一寬度，於對 上述第一方向概略垂直之第二方向具有第二寬度之第二導 -14 - 本紙^:尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） ---—-- 535297
五、發明説明（ 體片（記憶體閘極）的步驟；⑷在上述第一方向， 述第-導體片下部之上述第一半導體區域内，選擇性形成 第二半導體區域（高濃度雜質區域6Q)，而推入上 電狀第:雜質（P型：B)的步驟；⑷在上述第一方向，於 ^述第-導體片之側壁形成第三絕緣膜的步驟；⑺於上述 第-方向之上述第一導體片的兩端，經由上述第三絕緣 膜，形多在上述第一方向上具有第三寬度，在上述第二方 向上具有第四寬度之第二及第三導體片（開關問極）的步驟； 及（g)在上述第-方向，為求於上述第二及第三導體片之上 述第-導體片相反端的上述第一半導體區域内形成第三半 導體區域（源極/汲極），而摻入與上述第一導電型相反 二導電型（η型）之第二雜質的步驟。 導 型 -體 上述第二半導體區域的形成步驟，還包含在上述第一 體★片之兩端的上述第一半導體區域内摻入上述第二導電 之第三雜質（η型：As)的步驟，上述第三雜質對上述半導 基板之主面形成第一角度，注入有離子，上述第一雜質對 上述半導體基板之主面形成第二角度，注入有離子，上述 第一角度可大於上述第二角度。藉此，縱使構成第一雜質 之咼濃度雜質區域的第二半導體區域自第一導體片之第一 方向兩端向外側露出，由於可於爾後修正該部分的雜質濃 度，因此可高度精密的製作第二半導體區域。 可使上述第一導體片之第二寬度大於上述第一寬度，使 上述第二導體片之第四寬度大於上述第三寬度，使第一及 第二導體片向第二方向延伸。藉此所製造之記憶體單元可 -15 本紙張尺度適用中國國家標準(CNS) A4規格(210 χ 297公釐） 13 五、發明説明（ 如上所述的以數個位元單位之位元組單位執行重寫。 上述第一絕緣膜可由氧化矽構成，上述第二絕緣膜可由 氮化矽構成。 /述第二製造方法包含：⑷在半導體基板的主面上形成 第導電型（p型）之第一半導體區域(3〇)的步驟；⑻在上述 第:半導體區域上，以指定間隔，形成在上述半導體基板 主囬，—第一方向具有第一寬度，在對上述第一方向概略垂 直之第一方向具有第二寬度之兩個第一導體片（開關閘極）的 /驟’ (C)上述第一導體片間之區域，在上述第一導體片側 土幵:成第I緣膜的步驟；⑷上述第一導體片間的區域， 被形成於上述第一導體片側壁之第一絕緣膜夹住之區域的 上述第-半導體區域内，摻人用於形成第二半導體區域（高 漢度雜質區域80)之上述第一導電型第一雜f(p型·β)的步 驟’（e)上述第_導體片間的區域’在上述半導體基板表面 形成第二絕緣駭第三絕賴的㈣；（f)在上述第三絕緣 膜上形成於上述第一方向具有第三寬度，於上述第二方向 具有第四寬度之第二導體片（記憶體閘極）的步驟；及化）^ 上述第一方向，為求於上述第一導體片之上述第二導^片 相反端的上述第-半導體區域内形成第三半導體區域（源極/ 汲極），而摻入與上述第一導電型相反之第二導電型之第二 雜質（η型）的步驟。 一 第二製造方法之上述第-絕緣膜形成步驟，可包含在半 導體基板上堆積絕緣膜的步驟，·及在上述絕緣膜上實施各 向異性蝕刻，在上述第一導體片側壁選擇性保留上述絕緣 -16- 五 14 、發明説明（ 膜的步驟。 :述第二導體片可經由上述第三 -導體片的側壁上。上述第二絕 =1 述第三絕緣膜^氮切構成。 减対冓成’上 :使上述第一導體片之第二寬度大於上述第一寬度，使 =二侧之第四寬度大於上述第三寬度，使第一及 -導jt片向罘一方向延伸。藉此所製造之記憶體單元可 如上所述的執行結合數個位元之位元組單位的寫入等。 登Jg之實施形錐
Jj^NOS記憶艚單元槿土告》 圖1顯示本發明之非揮發性記憶體單元的縱向剖面圖。圖 2顯示該非揮發性記憶體單元的平面布局圖。圖1為圖2之A-A’剖面圖，圖（A)，（B)顯示以源極端注入方式之電子注入 位置不同的兩種狀態。圖式之非揮發性記憶體單元可因應 源極端之電子注入位置，在丨個内儲存2位元的資訊。 圖1所示之非揮發性記憶體單元在半導體區域，如p型井 區域30上疊層有閘極氧化膜3丨與閘極氮化膜32，在其上形 成有構成字線的記憶體閘極（記憶體閘）33，在其兩侧的半 導體區域上，經由閘極氧化膜34, 35，形成有構成開關控 制線的開關閘極(側閘）3 6，37，各個開關閘極36，37下之附 近的上述半導體區域内形成有構成源極或汲極的信號電極 38, 39。上述閘極氮化膜32及記憶體閘極33與開關閘極36， 37之間形成有層間絕緣膜40。 對該非揮發性記憶體單元執行刪除時，如在記憶體閘極 17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
33與井區域3G之間形成電場，將電子吸？丨至井區域30上。 寫入時，則以源極端熱電子注入方式執行。如圖i㈧中， 將記憶體閘極33變成高電位，其記憶體單元内，在記憶體 閘，33與井區域30及源極38之間形成電場，使其經由開啟 狀態之開關閘極36流有通道電流。藉此，構成源極之信號 =3一8的電子通過被開關閘極36聚集的通道時被加速，電 犯提同一’再被記憶體閘極33與井區域3〇間的高電場加速， ㈣成源極之信號電極38端的閘極氮化膜32捕捉。由於係 猎由電子注入源極端以執行寫入，因此，讀出時之源極、 沒極與寫人時相同，只須將錢電極39變成汲極，將信號 電極38變成源極即可。圖i⑷假設注入電子至發氮化膜的 左側’（B)假設注入電子至矽氮化膜的右側。圖中之w表示 寫入時的電子注人方向，絲示讀出工作時的電子移動方 向。 製造圖1之記憶體閘極與開關閘極時，首先，在矽基板上 7成琢氧化膜4 1彳交之記憶體單元區域内形成閘極氧化膜 31，在其上構成包含氮化矽之閘極氮化膜32。在其上將第 一層多晶質矽予以加工，形成記憶體閘極（字線）33，於除 去露出部分之閘極氧化膜31與閘極氮化膜32後，形成用於 構成開關閘極的閘極氧化膜34，35及層間絕緣膜4〇。之 後，堆積第二層多晶質矽，與記憶體閘極（字線）33平行形 成開關閘極36, 37。將記憶體閘極33與開關閘極36, 37作 為掩膜/主入離子，形成有構成源極或没極的信號電極38， 39。之後，在整個表面堆積層間絕緣膜，開設接觸孔u， -18- 本紙張疋度適用中國國豕標準(CNS) A4規格（210 X 297公爱) 535297 發明説明（._ 堆積銘等金屬，形成用於信號配線的資料線43, 44, 45。 圖2的平面布局顯示以左右兩個記憶體閘極與開關閘極 MC作為最小單位，一個信號電極％在兩個記憶體單元 上被共通化，並連接於資料線44。另一個信號電極39在左 右兩個記憶體單元Mc上被個別化，分別連接於資料線43, 45。從圖2可知，記憶體閘極33與開關閘極36, 37向與資料 線概略重直的方向延伸。 圖3顯不圖2之最小單位之記憶體單元布局的數倍構造。 圖2之最小單位的記憶體單元布局相當於以4位元構成^固 予，因此，圖3配置有兩組8位元4字部分的電路區塊。連接 在橫方向鄰接之各記憶體閘極33，以構成字線，連接在橫 方向鄰接之各開關閘極36, 37，以構成開關控制線。 如圖2及圖3所示，對於記憶體閘極33共通鄰接之一對上 述圮憶體閘極與開關閘極MC，藉由採用將一個信號電極38 予以共通化，將另一個信號電極3 9予以個別化，連接於對 應其之資料線43, 44, 45的構造，可減少資料線數量，使記 憶體單元陣列在晶片上的佔用面積縮小。 圖4顯示圖3之A-A’的剖面，圖5顯示圖3之B-B，的剖面。 圖4及圖5的構造係在p型井區域（pweu)3〇内形成有各相當 於1個字的8位元，其間被!!型井區域（]^以611)48分離。 _《刪除、窵入、讀屮> 圖6顯示因應圖3之布局圖案的電路構造，尤其顯示用於 刪除工作的電壓施加狀態。為求方便，在被延伸之上述記 憶體閘極33上附記h，i，j，k的下標，表示字線33h〜33k , -19 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐）
535297 A7 ____B7 五、發明説明（18 ) 圖7、圖8顯示圖6之電路槿i土 φ皆λ ^ 电岭偁k中寫入工作上所需的電壓施 加狀態，圖7顯示在開關閘極36端之源極端執行寫入時，圖 8顯示在開關閘極3 7端之源極端執行寫入時。 圖7係使井區域30m，30n及非選擇列之字線33h，33j·， 33k保持在-Vpw(-3V) ’使非選擇列之開關控制線賊 37h，36j，3乃，36k，37k保持在〇V，使非選擇行之資料線 4〕h，4jh，45h，43j，44j，45j，43k，44k, 45k上施加
Vpp(6V)。繼續使選擇列之字線33i保持在Vpp，選擇行之 資料線44i，45i保持在0V，選擇行之資料線43保持在6V， 連接於選擇記憶體單元之源極端的開關控制線3 6i保持在 Vps(1.8V) ’連接於記憶體單元之汲極端的開關控制線37i 二涔在Vpp’（7.5V)。 -餐， 上述電壓條件之寫入對象為記憶體單元MCx之閘極氮化 膜附記有橢圓形符號的源極端，該源極端上，電子自資料 線4 4 i流入被開關控制線3 6 i聚集的通道内，並藉由記憶體 閘極33i的高電位被加速注入。由於Vps設定成僅高於包含 開關閘極3 6之側閘電晶體的臨限值電壓，因此可實現低電 流寫。 圖7中，寫入對象記憶體單元MCx與共用字線33i及資料 線44i之相鄰的記憶體單元MCw，藉由資料線45i保持0V， 切斷通道電流的供給以阻止寫入。對記憶體單元MCw亦與 上述記憶體單元MCx同樣的在源極端執行寫入時，只須將 資料線45i控制在6V即可。另外，縱使共用上述寫入對象記 憶體單元MCx與資料線43i，44i，由於字線及開關控制線不 -21 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 535297 A7 ___ _ B7 1、發明説明（19~) — 同之記憶鮮元MCy，MCz，···齡職由_控制線被控 制在0V，使通道與資料線處於非導通狀態，因此無論資料 線43i，44i内施加有何種電壓，均維持在非導通狀態。因 此，對於共用字線及開關控制線之數個記憶體單元，可對 同一個源極端同時寫入及阻止寫入。簡言之，可執行數個 位元單位之位元組的寫入。 自δ己择體單元M C X下端之源極端注入電子的圖$，係將開 關控制線3 6i，3 7i的電位與圖7相反，同時將資料線431 44i的電位與圖7相反，來對調源極、汲極。圖8係對共用資 料線44i之相鄰的記憶體單元MCw阻止寫入，因此，資料線 45i保持與資料線44i相同電位的6V。 圖9、圖1 〇顯示圖6之電路構造中讀出工作上所需的電壓 施加狀態，圖9顯示讀出開關閘極36端之源極端之儲存資訊 時’圖10顯示讀出開關閘極3 7端之源極端之儲存資訊時。 圖9及圖10中，係使井區域3〇m，30η與全部字線 33h〜33k、非選擇列之開關控制線36h，37h，36j，37j，3认， 37k及非選擇行之資料線43j，44j，45j，43k，44k，45k分別 保持在0 V。為讀出開關閘極36端之源極端之儲存資訊的圖 9時’在資料線43h，45h，43i，45i上施加VR(1.8V)，在資 料線44h，44i上施加〇V，介由使開關控制線36i在 VRS(3V)，37i在VRD(4.5V)，4個記憶體單元的橢圓形符 號位置形成源極之電壓狀態，相反端形成汲極的電壓狀 態。此時，若在圖9之橢圓形符號的源極端注入（寫入）有電 子時，電流未自没極流入源極，電子被釋放（刪除）時，則電 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
535297 A7 ______ B7 五、發明説明（2〇 ) 机自汲極流入源極。該差異係由爾後說明的感測放大器來 檢測’據以判定讀出資料的邏輯值。為讀出開關閘極37端 之源極端的儲存資訊的圖10時，只須切換資料線43h，4处 45h，43i，44i, 45i及開關控制線36i，37i的電壓，來對調 源極、〉及極即可。 4出工作中’提高沒極端開關閘極控制線電壓時， 由於汲赉端之通道電位係由VRD與汲極電壓來決定，不受 閘極氮化膜32中之儲存電荷的影響，因此，可擴大藉由源 極端之電荷注入/釋放狀態執行讀出的餘裕。 寫入、讀出系統電路》 圖11及圖12顯示位元組單位之寫入、讀出的最小單位電 路。圖11顯示假設對圖7及圖9之源極端寫入及讀出工作（週 ’月1)時之感測放大态及寫入放大器的連接狀態，圖12顯示 假δ又對圖8及圖1〇之源極端寫入及讀出工作（週期2)時之感 測放大器及寫入放大器的連接狀態。 資料線43h，45h，43i，45i之行開關Τ1及資料線44h，44i 之行開關T4由位元組單位的行選擇信號YSi進行開關控 制圖上未顯示之對其他資料線也設有位元組單位的行開 關，上述行開關以位元組單位連接於共用資料線 CD1〜CD6。行選擇信號YSi由行解碼器52產生。33i所表 示之干線及36i，37i所表示之開關閘極控制線的驅動信號由 列解碼器55產生。 感測放大器5 0及寫入放大器5 1對應於部分的共用資料線 CDl，CD3，CD4，CD0來配置共用資料線c£>2，CD5上 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 535297 A7 B7 I、發明説明（21""") " 可被選擇性的電壓VpO預充電。以下，以共用資料線cdi 的構造為例作說明。共用資料線CD1可經由選擇器S1，被 選擇性的電壓Vpl預充電，或是經由選擇器S1連接於感測 放大器50的輸入端子。感測放大器50以啟動信號se指示其 工作時’以差動放大輸出因應對參考電平Vref之輸入信號 之差電壓的信號。該差動放大之反轉輸出Do —或非反轉輸出 Do被聲擇器S2選擇，經由輸出閘Τ3，輸出信號D1。非反 轉信號D1或反轉信號Dl_被輸入選擇器S3選擇，並供給至 寫入放大器51。寫入放大器51被控制信號WE啟動，並依據 輸入資料驅動共用資料線CD 1。0 1為選擇器s 1的選擇信 號’ 0 2為選擇器S2，S3的選擇信號。53為因應工作以形成 電壓VpO, ▽1)1的預充電電路，54為產生控制信號0丨，02, SE，WE，WE—等的計時產生器。 圖13顯示圖11及圖12之電路構造之刪除、寫入及讀出工 作的時間圖。寫入及讀出對象為須容納於共用井區域3〇m 之字線3 3i之4個記憶體單元内的位元組資料。 刪除工作時，電壓Vp〇，Vpi及井電位WL保持在 Vpp(6V) ° 於寫入的週期1中，由於係將資料線44h，44i端作為源極 端’注入熱電子’因此VpO成為〇v，因應寫入資料 D1〜D4 ’使CD1，CD3，CD4，CD6成為6V(執行寫入）或 0V(阻止寫入）。於寫入的週期2中，由於係將資料線43h， 45h，43ι，45ι端作為源極端，注入熱電子，因此Vp〇成為 6V，因應寫入資料ο!一〜D4一，使⑶匕CD3, CD4，CD6 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公H---- 535297 A7 B7 五、發明説明（22 成為6V(阻止寫入）或0V(執行寫入）。 於讀出的週期！中，由於係讀出資料線44h，44i端之源極 端的儲存資訊，因此將電壓VpO形成0V，將電壓Vpl形成 VR(1.8V)，執行資料線 431l，44h，45h，43i，44i，45i 的預 充電。此時選擇器Sl，S2，S3的開關狀態如圖11所示。之 後’將開關S1的選擇狀態切換成感測放大器50端，將開關 控制線乏6i(SWl)，37i(SW2)切換成選擇電平VRS，VRD， 以感測放大器50檢測電流是否自記憶體單元的汲極流入源 極（是否充電自資料線43h，45h，43i，45i脫離）。於讀出的 週期2中，由於係讀出資料線43:i，45h，43i，45i端之源極 端的儲存資訊，因此，相反的使電壓VpO成為VR(1.8V)， 使電壓Vpl成為〇V，執行資料線43h，44h，45h，43i，44i， 45i的預充電。此時之選擇器si，S2, S3的開關狀態如圖12 所示。之後，將開關S 1的選擇狀態切換成感測放大器50 端，將開關控制線36i(SWl)，37i(SW2)切換成選擇電平 VRS，VRD，以感測放大器5〇檢測電流是否自記憶體單元 的汲極流入源極（是否充電自資料線44h，44i脫離）。 圖11、圖12的構造，如43h與44h等在分別連接於記憶體 單元兩側的資料線對上共用一個感測放大器，因此可藉由 減少感測放大器的數量而縮小聽片佔用面積。 《其他之MONOS記憶體單元構造》 圖14顯示源極端注入方式之多儲存形態之其他非揮發性 記憶體單元的剖面構造。圖15為以具有圖14之剖面構造之 兩個非揮發性記憶體單元為最小單位所構成的平面布局。 -25- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
傘 ir
k i. 535297 A7 ___B7 五、發明説明（23 ) 該圖所示之記憶體單元的基本構造與圖i相同，不過其差異 處在於，係在形成p型井區域3〇後，首先在第一層多晶質矽 上形成開關閘極36, 37後，再形成具有問極氮化膜則 MONOS構造。圖15的構造，縱使將開關問極％，37之間隔 作為最小加工尺寸，雖然在其上形成閘極氮化膜32及記憶 體閘極33，而產生若干掩膜偏差，亦不構成影響。與其比 較，圖上之構造，若將記憶體閘極33上之開關閘極36與37 之間隔作為最小加工尺寸時，須使記憶體閘極33的寬度大 於最小加工尺寸F，且掩膜對準之偏差將影響層間絕緣膜扣 的厚度，因此需要掩膜對準餘裕。而圖15之裝置的構造， 由於不需要多晶質矽第一層與第二層的掩膜對準餘裕，因 此可縮小記憶體單元尺寸至小於圖i的構造。且不致隨掩膜 對準偏差而在記憶體單元兩侧的構造形成不對稱性，可減 少一個記憶體單元之兩個位元的工作特性差異。 《高濃度雜質區域附加型第一 Μ ΟΝ Ο S記憧體覃开攝;生\ 圖16顯示源極端注入方式之多儲存形態之其他非揮發性 記憶體單元的剖面構造。該圖所示之非揮發性記情體單元 與圖1之記憶體單元構造的差異處在於，在位於閘極氮化膜 32兩端正下方之井區域30内設置p型高濃度雜質區域6〇。 預先形成此種南7辰度雜質區域60時’於寫入時，係在井巴 域30内施加負電壓（一 Vpw)，亦即在井區域30内賦予反向 基板偏壓時，在高濃度雜質區域60内，於垂直於閑極、絕緣 膜及閘極氣化膜之界面的方向上形成有強電場。亦g卩，參^ 照圖17之能帶圖，與無高濃度雜質區域60之b — b，方向及c -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)~"" 〜 --
535297 A7 _______ Β7 五、發明説明（25 ) 繼續，如圖20所示，將上述多晶質矽66予以加工，以形 成把憶體閘極（第一導體片）3 3。之後，將記憶體閘極3 3作 為掩膜，斜向記憶體閘極33的内側注入硼（B)離子，繼續垂 直注入神（As)離子。藉此，在形成上述m〇n〇S構造之記憶 體閘極33兩端部正下方的井區域内形成p型高濃度雜質區域 (第二半導體區域）6〇。如上所述，由於係斜向注入硼離 子，繼讀垂直注入砷（As)離子，因此，縱使p型之高濃度雜 質區域因注入硼離子而露出於記憶體閘極33的外側，可藉 由注入砷後修正該露出部分的p型雜質濃度，藉此，可高度 精密的製作高濃度雜質區域60。 之後’如圖21所示，除去氮化膜64、氧化膜65，形成熱 氧化膜（第三絕緣膜）67(40)後，在外圍電晶體區域形成薄 的閘極熱氧化膜68，在其上全面堆積多晶質梦69。 繼續’如圖22所示，藉由將上述多晶質矽69予以加工， 以形成開關閘極（第二及第三導體片）36，37及外圍電 晶體的閘極70。 如圖23所示’在上述開關閘極36, 37及閘極70上形成側 壁間隔片後’形成有構成源極及汲極之η型雜質區域，如^ 型擴散區域’並形成有非揮發性記憶體之上述信號電極38, 及外圍MOS電晶體的信號電極7丨，72。 之後’如圖24所示，全面堆積層間絕緣膜73，將其表面 予以平坦化後’在層間絕緣膜上開設接觸孔，以形成金屬 配線74。 1南濃度雜質_麗_^抱加型第二MONOS記憶體簞元構造》 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 535297 A7
圖25顯示源極較人方式之多料形態之其他非揮發性 記憶體單元的剖面構造。所示之非揮發性記憶體單元 與圖Μ之記憶體單域造的差異處在於，在位於閘極氮化 膜32兩端正下方之井區域3〇内設置ρ型高濃度雜質區域 8〇。預先形成此種高濃度雜質區域8〇時，與圖16同樣的， 於寫入時，在井區域30内賦予反向基板偏壓時，在高濃度 雜質區苎80内，於垂直於閘極絕緣膜及閘極氮化膜之界面 的方向上形成有強電場。縱使記憶體閘極33與源極端之信 號電極3 8之間的電場變小，短時間仍可產生熱電子，並注 入閘極氮化膜32内。因此，由於可減少須供給至記憶體單 元的寫入電流，因此可促進低耗電，亦可縮短寫入時間。 此外，由於記憶體閘極33與源極端信號電極38間的電場變 小，因此開關閘極3 6(37)與記憶體閘極33之間之區域上， 自源極端注入有電子的概率也降低，亦可提高記憶體單元 的耐重寫性。尤其是，由於高濃度雜質區域80僅被局部性 設置在閘極氮化膜32下的井區域30内，因此可避免使源極 及汲極之耐接合壓惡化的施加反向基板偏壓。 第二MONOS記憧艚單元構造的製法》 以下，參照圖26至圖32，說明具有圖25所示之記憶體單 元之半導體裝置的製造方法。 首先，如圖26所示，在單晶質矽基板上形成場氧化膜61 與氧化膜62，構成ρ型井區域（第一半導體區域）30。 除去氧化膜62，如圖27所示，形成開關閘極絕緣膜84及 外圍MOS電晶體閘極氧化膜81後，堆積多晶質矽，並實施 -29- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐)
k
535297 A7 _Β7 五、發明説明（27 ) 加工’以形成開關閘極（第一導體片）36，37及外圍MOS電 晶體的閘極8 2。 繼續，如圖28所示，在閘極36, 37, 82上形成側壁間隔片 83，83 A後，於被夾在側壁間隔片83 a(第一絕緣膜）之間的 區域内垂直注入硼（B)離子，在開關閘極36, 37之間形成p 型高濃度雜質區域80。上述侧壁間隔片83，83 a的形成，可 在整個多面堆積絕緣膜，在上述絕緣膜上實施各向異性蝕 刻，在上述閘極36，37，82的側壁上選擇性保留上述間隔 片。 如圖29所示，除去侧壁間隔片83, 83 A後，形成隧道氧化 膜86、矽氮化膜87及氧化膜88，在其上全面堆積多晶質矽 膜89。 繼續，如圖30所示，將多晶質矽膜89予以加工，將保留 之多晶質矽膜89作為掩膜，部分除去氧化膜88及矽氮化膜 87，在保留之部分構成有矽氮化膜32及記憶體閘極（第二導 體片）33。上述矽氮化膜32及記憶體閘極33只要不重疊於開 關閘極3 6，3 7上，向外伸出，即不構成任何影響。簡言 之，以第一層多晶質矽膜構成之開關閘極36, 37的間隔尺 寸雖需要高加工精度，但是，第二層多晶質矽膜與第一層 多晶質矽膜的掩膜對準時並不需要高精度。 之後’如圖31所示，形成側壁間隔片後，形成有構成源 極及汲極之η型雜質區域，如n型擴散區域，並形成有非揮 發性記憶體之上述信號電極3 8，39及外圍MOS電晶體的信 號電極91, 92。 -30- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐) " '
535297 A7 B7 五、發明説明（28 ) 繼續，如圖3 2所示，全面堆積層間絕緣膜93，將其表面 予以平坦化後，在層間絕緣膜上開設接觸孔，以形成金屬 配線9 4。 《其他刪除例》 圖33顯示其他刪除例。該圖所示的例子為井區域之電位 保持在0V，刪除端位元之側閘上施加Vpp’，資料線上施加 Vpp，枣執行刪除。縱使不細分離井區域，仍可刪除最小2 位元單位，有助於晶片佔用面積的縮小。 圖3 4顯示另一種刪除例，其係藉由使隨道氧化膜在3 nm 以上，以抑制自矽基板注入隧道，將電子吸引至多晶質閘 極來執行刪除。亦即，將井區域保持在0V，在刪除記憶體 單元的字線上施加Vpp，在侧閘上施加Vpp’。於刪除選擇 列中之非刪除單元，在資料線上施加Vpp，以抑制刪除。縱 使不分離井區域，仍可執行4位元單位的刪除，有助於縮小 晶片佔用面積。圖34之刪除方式的刪除干擾低於圖33。 執行圖33及圖34之刪除時，如圖35及圖36所示，由於不 需要以8位元單位分離井區域，因此不需要如圖4及圖5的上 述η型井區域48。 《其他平面布局例》 圖37顯示對圖2之最小單位的其他平面布局。該圖所示之 布局係將圖2之單位圖案在圖之縱方向與橫方向上，同時使 各相鄰上下反轉並聯。亦即，橫方向之信號電極36，37之 各相鄰電極交互連接延伸。藉由此種布局構造，接觸孔42 比圖3分布均勻。因此，可使接觸孔42之加工餘裕增加。 -31 - 本紙張尺度適用中國國家標準(CNS) Α4規格（210 X 297公釐）
535297 A7 _____B7 ___ 五、發明説明（29 ) 圖38顯示對應於圖37之平面布局之讀出的最小單位電 路。由於圖37的構造對圖3具有橫方向之信號電極36, 37各 相鄰電極交互連接、延伸的關係，因此，圖3 8的電路構造 與圖11之電路構造的差異在於左右之資料線之源極與汲極 的分配。亦即，資料線44h連接於記憶體單元的源極，資料 線43h，45h連接於記憶體單元的汲極時，相鄰之資料線44i 則連接梦記憶體單元的汲極，資料線43i，45i連接於記憶體 單元的源極。因而預充電電路53產生電壓VpO，Vpl，Vp2, Vp3，可在資料線44h上施加電壓Vp〇，在資料線43h，45h 上施加電壓Vpl，在資料線44i上施加電壓Vp2，在資料線 43i，45i上施加電壓Vp3。 圖39顯示圖38之電路構造執行刪除、寫入及讀出工作的 時間。圖3 8之電路構造如上所述，由於切換有對記憶體單 元之源極、汲極的資料線連接分配，因此於寫入工作時， 電壓VpO與電壓Vp2係在週期1與週期2反相變化。同樣的， 於讀出工作時，VpO, Vpl與Vp2, Vp3反相變化。 《應用於1C卡》 圖40顯示應用上述非揮發性記憶體單元mc的非揮發性記 憶體MEM。該圖所示之非揮發性記憶體mem係對應於圖 11的電路構造，不過並無特別限制。圖4〇中之1〇〇表示上 述記憶體單元MC配置成矩陣的記憶體單元陣列。記憶體單 元的字線被字線解碼器55A選擇驅動，開關閘極控制線被開 關解碼器55B選擇驅動。各個解碼器55A，55B對應於圖11 的電路55 ’將自外部供給至位址緩衝器1〇5之位址信號予以 -32 - 適用中國國家標準(CNS) A4規格(210 X 297公釐) ： 535297 A7 B7 五、發明説明（30 ) 解碼，並依據解碼結果選擇字線及開關閘極控制線。以1〇1 表示之電路區塊為包含上述開關Tl，T4之陣列的行選擇電 路。以102表示之電路區塊為上述開關S1，S2，S3，感測放 大器50、及寫入放大器51的陣列。以1〇3表示之電路區塊 為資料輸入輸出缓衝器，可連接於上述感測放大器5〇及寫 入放大器51。非揮發性記憶體MEM的全部時間控制及電源 控制，挣上述時間控制電路54功能之外，由模式控制電路 104執行。上述時間控制電路54及模式控制電路104構成非 揮發性記憶體MEM的控制電路。 圖41顯示主要内藏圖40之非揮發性記憶體MEM的微電 腦。該圖所示之微電腦MCU具有CPU 110、外部介面電路 (IOP)113、RAM111、及上述非揮發性記憶體MEM。cpu 提取命令加以解讀，並依據解讀結果進行演算處理。若為 1C卡用之微電腦時，還具有用於安全控制的積和演算邏輯 等。RAM111用於CPU110之工作區域或資料一次儲存區 域。非揮發性記憶體MEM容納上述CPU的工作程式，同時 用於資料資訊的儲存區域。對非揮發性記憶體Mem的存取 控制由CPU 110執行。外部介面電路113用於自外部輸入命 令及輸入輸出資料。 藉由可將内藏非揮發性記憶體如上述非揮發性記憶體 MEM的全部電性重寫，與將一部分非揮發性記憶體作為掩 膜ROM時比較，可重寫儲存資訊，因此有助於大幅縮小轉 迴時間（TAT; Turn Around Time)或設計時間。 此外，如圖42所示，亦可將内藏非揮發性記憶體的一部 -33- 本紙張尺度適财國國家鮮(CNS) A4規格(21G X 297公登)
535297 A7 B7 五、發明説明（31 分作為上述記憶體MEM，其餘則作為具備圖47及圖48中說 明之晶片佔用面積小之記憶體單元的非揮發性記憶體114。 圖47及圖48中說明的記憶體單元構造與圖14、圖15及圖25 在製造步驟上具有互換性。藉由圖42的構造，可促使内藏 非揮發性記憶體大記憶容量化。 圖43顯示應用圖41或圖42所示之微電腦的1C卡130。該 圖所示—之1C卡130為接觸型的1C卡，係在塑膠製等之卡基 板120上埋入有上述微電腦MCU，在微電腦MCU之介面電 路113上設有露出於表面之以省略圖式之卡基板内配線連接 之卡介面端子121。卡介面端子121與具有讀卡機及寫卡機 等之省略圖式之卡終端裝置内部的讀出端子接觸，用於傳 送資訊。 圖44顯示應用圖41或圖42所示之微電腦的另一種ic卡 131。該圖所示之ic卡131為非接觸型的1C卡，其係在塑膠 製等的卡基板120上，除上述微電腦MCU之外，還設有連 接於上述微電腦MCU之上述外部介面電路113的高頻介面 電路122、及連接於上述高頻介面電路122的天線123。圖 44顯示取下卡基板120之表面保護蓋的狀態。為非接觸型 1C卡時，可以非接觸方式進行交流磁場的電力傳送及電磁 感應的資訊通信。在以非接觸進行電力供給的性質上，由 於係如上述使用配置可縮小寫入電流之上述記憶體單元Mc 的非揮發性記憶體MEM，因此最適於非接觸型ic卡。 以上，係依據實施形態具體說明本發明人的發明，不 過’本發明並不限定於此，只要在不脫離其要旨範圍内， -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535297 A7 _____ B7 _ 五、發明説明（32 ) §然可以作各種改變。 如非揮發性記憶體單元並不限定於η通道型，亦可為p通 道型。此外，用於對非揮發性記憶體單元執行刪除、寫入 及讀出之電壓施加狀態並不限定於以上所述，亦可適切改 變裝置處理、尺寸或耐性等的關係。此外，記憶體單元並 不限定於MONOS構造，亦可為MNOS構造。但是，此時需 要較MQNOS構造形成較厚之閘極氮化膜。此外，記憶體單 元陣列的構造並不限定於如圖丨2等之鄰接記憶體單元之信 號電極38上共用同一資料線，以減少感測放大器數量的構 造。亦可分別在信號電極38，39上分配感測放大器，執行 二貝料讀出。此外，假設應用在非接觸IC卡時，亦可以電磁 感應執行電力傳送及資訊通信。此外，亦可僅以非接觸方 式執行電力傳送。 本發明並不限定於應用在1C卡用的微電腦上，亦可廣泛 應用在需要低耗電 '縮小晶片佔用面積等之各種微電腦、 其他資料處理LSI、及記憶體LSI等上。 發明之敔旲 本專利所揭示之主要發明所獲得的效果簡單說明如下： 亦即，由於係使字線與構成源極 '汲極之信號電極在相 同方向上延伸，以構成非揮發性記憶體單元，因此對使用 多儲存形態之記憶體單元的記憶體，可實現以數個位元單 位重寫的位元組重寫。 由於以源極端注入方式執行寫入，因此可減少自多儲存 形態之記憶體單元之源極端的寫入電流。 -35- 本紙張尺度適财國@家標準(CNS) A4規格(21G X 297公釐) "'
535297
、發明説明（ 由於在通道部分事先形成高濃度雜質區域，因此可藉由 $入時將通道部分反方向基板偏壓，以進一步減少寫二電 匕外可防止自源極端注入電子至開關閘極與閘極氮 化膜之間的絕緣膜，使耐重寫性提高。 田有關晶載之多儲存形態的記憶體單元耗電方面，可實現 取適於配置在非接觸型ic卡的微電腦或資料處理器等半 體裝置 比較谷易製造上述可執行位元組重寫，且耐重寫性優異 之多儲存形態的記憶體單元。 圖ία、b為顯示本發明之非揮發性記憶體單元的縱 面圖。 σ 圖2為圖1之非揮發性記憶體單元的平面布局圖。 圖3為將圖2之最小單位之記憶體單元布局數倍展開之記 憶體單元陣列的平面布局圖。 圖4為圖3之Α·Α，剖面圖。 圖5為圖3之Β-Β，剖面圖。 圖6為同時顯示因應圖3之布局圖案的電路構造與用於刪 除工作之電壓施加狀態的電路圖。 圖7顯示圖6之電路構造中，形成寫入操作上所需之電壓 施加狀態，於開關閘極36端之源極端執行寫入時的電路 圖。 圖8顯示圖6之電路構造中，形成寫入操作上所需之電壓 施加狀態，於開關閘極3 7端之源極端執行寫入時的電路 36- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
535297 A7
圖9顯示圖6之電路構造中，形或寫入操作上所需之電壓 施加狀態’讀出開關閘極36端之源極端之館存資 路圖。 圖10顯示圖6之電路構造中，形成寫入操作上所需之電壓 施加狀態，讀出開關閘極37端之源極端之儲存資訊時 路圖。 圖11同時顯示位元組單位之寫入、讀出的最小單位電 路，及假設對圖7及圖9之源極端執行寫入及讀出工作（週期 1)時之感測放大器及寫人放大器之連接狀態的電路圖。/ 圖12同時顯示位元組單位之寫入、讀出的最小單位電 路，及假設對圖8及圖10之源極端執行寫入及讀出工作（週 期2)時之感測放大ϋ及寫人放大器之連接狀態的電路圖。 圖13為以圖U及圖12之電路楫造執行刪除、寫入及讀出 工作的時間圖。 圖14為顯示源極端注入方式之多儲存形態之其他非揮發 性記憶體單元之構造的剖面圖。 圖15為將具有圖14之剖面構造之兩個非揮發性記憶體單 元作為最小單位所構成之平面布局的構造圖。 圖16為顯示源極端注入方式之多儲存形態之其他非揮發 性記憶體單元，在通道部分具有高濃度雜質區域之記憶體 單元構造的剖面圖。 圖17為圖16之a —a，，b — b，，c — c，剖面部分的能帶圖。 圖18為顯示具有圖16所示之記憶體單元之半導體製造方 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535297 A7 B7 五、發明説明（35 法之一個步驟的縱向剖面圖。 ，圖19為顯示具有圖16所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖20為顯示具有圖16所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖21為顯示具有圖16所示之記憶體單元之半導體製造方 法之下二個步驟的縱向剖面圖。 圖22為顯示具有圖16所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖23為顯示具有圖16所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖24為顯示具有圖16所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖25為顯示源極端注入方式之多儲存形態之其他非揮發 性記憶體單元，在通道部分具有高濃度雜質區域之記憶體 單元構造的剖面圖。 圖26為顯示具有圖25所示之記憶體單元之 法之-個步驟的縱向剖面圖。 一方 圖27為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖28為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖29為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 -38- t紙張尺度適财目g家爾^) Α4規格(㈣χ 297/α€ ---
裝 η
535297 A7 B7 五 發明説明（36 圖3〇為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖31為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖32為顯示具有圖25所示之記憶體單元之半導體製造方 法之下一個步驟的縱向剖面圖。 圖33—為顯示其他刪除例的電路圖。 圖34為顯示其他刪除例的電路圖。 圖35縱向切斷執行圖33及圖34t刪除時之記憶體單元陣 列之一個信號電極之構造的剖面圖。 圖36縱向切斷執行圖33及圖34之刪除時之記憶體單元陣 列之另一個信號電極之構造的剖面圖。 圖37為顯示對圖2之最小單位其他平面布局的平面圖。 圖38為顯示對應於圖37之平面布局之讀出最小單位電路 的電路圖。 圖39為顯示以圖38之電路構造執行刪除、寫入及讀出工 、作的時間圖。 圖40為應用多儲存形態之非揮發性記憶體單元之非揮發 性記憶體的概略方塊圖。 圖41為顯示一種内藏主要為圖4〇之非揮發性記憶體之微 電腦的概略方塊圖。 圖42為顯示另一種内藏主要為圖4〇之非揮發性記憶體之 微電腦的概略方塊圖。 圖43為顯示應用圖41或圖42顯示之微電腦之接觸型ic卡 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 535297 A7 B7 五、發明説明（37 的概略平面圖。 圖44為顯示應用圖41或圖42顯示之微電腦之非接觸型IC 卡的概略平面圖。 圖45A，B，C為先前MONOS構造之多儲存形態之非揮發 性記憶體單元的構造說明圖。 圖46A，B，C，D為顯示對圖45之記憶體單元執行刪除、 寫入、If出工作時之電壓施加狀態的電路圖。 圖47A，B為概略顯示本專利申請人於先前專利之本發明 人檢討之源極端注入形態之多儲存型非揮發性記憶體單元 之記憶體單元的構造說明圖。 圖48A，B，C為顯示對圖47之記憶體單元執行刪除、寫 入、讀出工作時之電壓施加狀態的電路圖。 元件符號之說明 30，30m，30η 井區域 31閘極氧化膜 3 2閘極氮化膜 33記憶體閘極 36, 37開關閘極 38, 39信號電極 40層間絕緣膜 MC，MCx，MCy，MCz，MCw非揮發性記憶體單元 33h，33i，33j，33k 字線 36h，36i，36j，36k開關控制線 37h，37i，37j，37k開關控制線 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 535297 A7 B7 五、發明説明（38 ) 43h，44h，45h 資料線 43i，44i，45i 資料線 43j，44j，45j 資料線 43k，44k，45k 資料線 50感測放大器 51寫入放大器
VpO，Vpl，Vp2，Vp3預充電電壓 53預充電電路 54計時控制電路 60, 80高濃度雜質區域 MEM非揮發性記憶體 MCU微電腦
1 1 0 CPU 113外部輸入輸出埠 120卡基板 121卡介面端子 122高頻介面電路 123天線 130接觸型1C卡 131非接觸型1C卡 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 535297 第090129065號專利申請案 ^ 中文申請專利範圍替換本(92年3月）$
    六、申請專利範圍 1. 一種半導體裝置，其特徵為具有數個非揮發性記憶體單 元，其係在第一半導體區域上，經由第一及第二閘極絕緣 膜形成有記憶體閘極，在其兩側的第一半導體區域上，經 由第三閘極絕緣膜形成有第一及第二開關閘極，在上述各 個開關閘極下之附近的上述第一半導體區域内形成有構成 源極或汲極之第一及第二信號電極，上述記憶體閘極與開 關閘極分別向第一方向延伸。 2. 如申請專利範圍第1項之半導體裝置，其中具有結合上述 第一及第二信號電極，並延伸在與上述第一方向概略垂直 之第二方向的第一及第二信號配線，上述第一及第二信號 配線被並聯於第二方向之數個非揮發性記憶體單元共用， 上述記憶體閘極及開關閘極被並聯於第一方向之數個非揮 發性記憶體單元共通化。 3. 如申請專利範圍第2項之半導體裝置，其中對於鄰接於第 一方向，記憶體閘極共通之一對上述非揮發性記憶體單元 為，將上述第一或第二信號電極的其中一個予以共通化， 將另一個予以個別化，並連接於對應之第一及第二信號配 線者。 4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中上 述一個非揮發性記憶體單元可因應上述第二閘極絕緣膜之 第一開關閘極端上捕捉有載體的第一狀態、上述第一狀態 之捕捉電子減少的第二狀態、上述第二閘極絕緣膜之第二 開關閘極端上捕捉有電子的第三狀態、或上述第三狀態之 捕捉電子減少的第四狀態，儲存2位元的資訊。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    裝 訂
    535297 A8 B8 C8 D8 六、申請專利範圍 5. 如申請專利範圍第1至3項中任一項之半導體裝置，其中上 述第一半導體區域為井區域，共用上述記憶體閘極與第一 及第二開關閘極之數個上述非揮發性記憶體單元分割配置 在電性分離的數個井區域内，上述非揮發性記憶體單元因 應上述井區域與上述記憶體閘極之間的電位差，自上述第 二閘極絕緣膜釋放載體至井區域。
    裝 6. 如申請專利範圍第1至3項中任一項之半導體裝置，其中上 述非揮發性記憶體單元因應被上述第一或第二開關閘極所 選擇之上述第一或第二信號電極與上述第一半導體區域。 7. 如申請專利範圍第1至3項中任一項之半導體裝置，其中上 述非揮發性記憶體單元因應被上述第一或第二開關閘極所 選擇之信號電極與記憶體閘極之電位差，自上述第二絕緣 膜釋放載體至記憶體閘極。 8. 如申請專利範圍第1至3項中任一項之半導體裝置，其中在 上述第一及第二閘極絕緣膜下之第一半導體區域内形成具 有比該絕緣膜之寬度尺寸窄的高濃度雜質區域。
    9. 如申請專利範圍第8項之半導體裝置，其中在上述第二閘 極絕緣膜之第一開關閘極端或第二開關閘極端捕獲載體 時，上述第一半導體區域為賦予反向基板偏壓電位者。 10. 如申請專利範圍第4項之半導體裝置，其中上述非揮發性 記憶體單元藉由被上述第二開關閘極選擇之第二信號電極 之電位高於被上述第一開關閘極選擇之第一信號電極的電 位，讀出上述第一狀態或第二狀態之1位元的儲存資訊， 藉由被上述第一開關閘極選擇之第一信號電極之電位高於 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 8 8 8 8 A B c D 535297 六、申請專利範圍 被上述第二開關閘極選擇之第二信號電極的電位，讀出上 述第三狀態或第四狀態之1位元的儲存資訊。 11。 如申請專利範圍第1項之半導體裝置，其中上述非揮發性 記憶體單元之第一信號電極上連接有第一信號配線，上述 非揮發性記憶體單元之第二信號電極上連接有第二信號配 線， 具有可預充電上述第一信號配線及上述第二信號配線之 預充電電路、檢測上述第一信號配線之電平改變的感測放 大器、及控制電路， 上述控制電路因應讀出位址，在上述預充電電路執行預 充電工作，使第一或第二信號電極之其中一個處於高電 位，另一個處於低電位，預充電完成後，使感測放大器檢 測第一信號配線之電平有無改變。 12. —種半導體裝置，其特徵為 於形成在半導體基板上之第一半導體區域上具有數個非 揮發性記憶體單元， 上述非揮發性記憶體單元具有：疊層於上述第一半導體 區域上之第一及第二閘極絕緣膜；形成在上述第一及第二 閘極絕緣膜上的記憶體閘極；在上述記憶體閘極之兩側的 第一半導體區域上，經由第三閘極絕緣膜所形成的第一及 第二開關閘極；及在上述各個開關閘極下之附近的上述第 一半導體區域内形成有構成源極或汲極的第一及第二信號 電極； 上述第二絕緣膜包含氮化矽； -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    535297 A8 B8 C8 D8 六、申請專利範圍 上述記憶體閘極包含第一層多晶質碎； 上述第一及第二開關閘極包含第二層多晶質石夕； 上述記憶體閘極與第一及第二開關閘極向第一方向延 伸； 結合有上述第一及第二信號電極之第一及第二信號配線 向與上述第一方向概略垂直之第二方向延伸。 裝 13. —種半導體裝置，其特徵為 於形成在半導體基板上之第一半導體區域上具有數個非 揮發性記憶體單元， 上述非揮發性記憶體單元具有：疊層於上述第一半導體 區域上之第一及第二閘極絕緣膜；形成在上述第一及第二 閘極絕緣膜上的記憶體閘極；在上述記憶體閘極之兩側的 第一半導體區域上，經由第三閘極絕緣膜所形成的第一及 第二開關閘極；及在上述各個開關閘極下之附近的上述第 一半導體區域内形成有構成源極或汲極的第一及第二信號 電極；
    上述第二絕緣膜包含氮化矽； 上述開關閘極包含第一層多晶質碎； 上述記憶體閘極包含第二層多晶質矽； 上述記憶體閘極與第一及第二開關閘極向第一方向延 伸； 結合有上述第一及第二信號電極之第一及第二信號配線 向與上述第一方向概略垂直二方向延伸。 14. 如申請專利範圍之半導體裝置，其中 -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 8 8 8 8 A BCD 535297 六、申請專利範圍 在一個半導體晶片内具有：具有將上述非揮發性記憶體單 元作為記憶元件之記憶體電路；可存取上述記憶體電路之 CPU ;及連接於上述CPU之外部介面電路。 15. —種1C卡，其特徵為在卡基板上設有申請專利範圍第14 項之半導體裝置；及連接於上述半導體裝置之上述外部介 面電路的卡介面端子。 16. —種1C卡，其特徵為在卡基板上設有申請專利範圍第14 項之半導體裝置；連接於上述半導體裝置之上述外部介面 電路的高頻介面電路；及連接於上述高頻介面電路的天 線。 17. —種半導體裝置的製造方法，其特徵為包含： 在半導體基板的主面上形成第一導電型之第一半導體區 域的步驟； 在上述第一半導體區域上之上述半導體基板的主面上， 依序形成第一絕緣膜、第二絕緣膜的步驟； 在上述第二絕緣膜上形成於上述半導體基板之主面的第 一方向具有第一寬度，於對上述第一方向概略垂直之第二 方向具有第二寬度之第一導體片的步驟； 在上述第一方向，為求於上述第一導體片下部之上述第 一半導體區域内，選擇性形成第二半導體區域，而摻入上 述第一導電型之第一雜質的步驟； 在上述第一方向，於上述第一導體片之側壁形成第三絕 緣膜的步驟； 於上述第一方向之上述第一導體片的兩端，經由上述第 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    8 8 8 8 A BCD 535297 六、申請專利範圍 三絕緣膜，形成在上述第一方向上具有第三寬度，在上述 第二方向上具有第四寬度之第二及第三導體片的步驟；及 在上述第一方向，為求於上述第二及第三導體片之上述 第一導體片相反端的上述第一半導體區域内形成第三半導 體區域，而掺入與上述第一導電型相反之第二導電型之第 二雜質的步驟。 18. 如申請專利範圍第17項之半導體裝置的製造方法，其中上 述第二半導體區域的形成步驟，還包含在上述第一導體片 之兩端的上述第一半導體區域内摻入上述第二導電型之第 三雜質的步驟，上述第三雜質對上述半導體基板之主面形 成第一角度，注入有離子，上述第一雜質對上述半導體基 板之主面形成第二角度，注入有離子，上述第一角度大於 上述第二角度。 19. 如申請專利範圍第17項之半導體裝置的製造方法，其中上 述第一導體片之第二寬度大於上述第一寬度，上述第二導 體片之第四寬度大於上述第三寬度，第一及第二導體片向 第二方向延伸。 20. 如申請專利範圍第17項之半導體裝置的製造方法，其中上 述第一絕緣膜包含氧化矽，上述第二絕緣膜包含氮化矽。 21. —種半導體裝置的製造方法，其特徵為包含： 在半導體基板的主面上形成第一導電型之第一半導體區 域的步驟； 在上述第一半導體區域上，以指定間隔，形成在上述半 導體基板主面之第一方向具有第一寬度，在對上述第一方 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    8 8 8 8 A B c D 535297 六、申請專利範圍 向概略垂直之第二方向具有第二寬度之兩個第一導體片的 步驟； 上述第一導體片間之區域，在上述第一導體片側壁形成 第一絕緣膜的步驟； 上述第一導體片間的區域，在被形成於上述第一導體片 側壁之第一絕緣膜夾住之區域的上述第一半導體區域内， 摻入用於形成第二半導體區域之上述第一導電型第一雜質 的步驟； 上述第一導體片間的區域，在上述半導體基板表面形成 第二絕緣膜及第三絕緣膜的步驟； 在上述第三絕緣膜上形成於上述第一方向具有第三寬 度，於上述第二方向具有第四寬度之第二導體片的步驟； 及 在上述第一方向，為求於上述第一導體片之上述第二導 體片相反端的上述第一半導體區域内形成第三半導體區 域，而摻入與上述第一導電型相反之第二導電型之第二雜 質的步驟。 22. 如申請專利範圍第21項之半導體裝置的製造方法，其中上 述第一絕緣膜形成步驟，包含：在半導體基板上堆積絕緣 膜的步驟；及在上述絕緣膜上實施各向異性蝕刻，在上述 第一導體片側壁選擇性保留上述絕緣膜的步驟。 23. 如申請專利範圍第21項之半導體裝置的製造方法，其中上 述第二導體片經由上述第三絕緣膜，形成在上述第一導體 片的側壁上。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
    535297 A8 B8 C8 D8 六、申請專利範圍 24. 如申請專利範圍第23項之半導體裝置的製造方法，其中上 述第二絕緣膜包含氧化碎，上述第三絕緣膜包含氮化石夕。 25. 如申請專利範圍第21項之半導體裝置的製造方法，其中上 述第一導體片之第二寬度大於上述第一寬度，上述第二導 體片之第四寬度大於上述第三寬度，第一及第二導體片向 第二方向延伸。 26. —種非揮發性記憶裝置，其特徵在於：
    裝 具有在半導體基板上之第一及第二擴散層區域； 上述第一及第二擴散層區域間，具有與上述擴散層區域 電位極性不同之通道區域， 在上述通道區域上，隔以絕緣膜具有第一閘極及第二閘 極； 在上述第一閘極下之通道區域内注入有第一雜質； 在上述第一閘極下之通道區域内注入有第二雜質； 上述第二雜質係以上述第一閘極為掩膜注入； 上述第一雜質與第二雜質，其電位極性不同。
    27. 如申請專利範圍第26項之非揮發性記憶裝置，其中該第二 雜質為η型雜質。 28. 如申請專利範圍第27項之非揮發性記憶裝置，其中該第一 閘極下之通道區域與上述第一擴散層區域間之通道區域 上，隔以上述擴散層具有第二閘極； 上述第一閘極下之通道區域與上述第二擴散層區域間之 通道區域上，隔以上述擴散層具有第三閘極； 上述第三閘極下之通道區域中注入有上述第二雜質； -8- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 535297 圍範 利 專請 中 A B c D 對於上述第三閘極下之通道區域的第二雜質注入，係在 對於上述第二閘極下之通道區域的第二雜質注入步騾中進 行者。 29·=申請專利範圍第28項之非揮發性記憶裝置，其中該電荷 蓄積區域為氮化膜。 30·如申請專利範圍第29項之非揮發性記憶裝置，其中該第一 雜質之注入，作在上述第一閘極形成後進行。 31·如申請專利範圍第26項之非揮發性記憶裝置，其中該第二 閘極與絕緣膜之間具有電荷蓄積區域；上述第二雜質為口 型雜質。 32.如申請專利範圍第31項之非揮發性記憶裝置，其中該第一 閘極與第二閘極之間具有第一絕緣區域；上述第一閘極形 成後，形成上述第一絕緣區域，而後上述第二雜質注入。 33·如申請專利範圍第32項之非揮發性記憶裝置，其中該第二 閘極下之通道區域與上述第一擴散層區域間之通道區域上 具有上述第一閘極； 上述第二閘極下之通道區域與上述第二擴散層區域間之 通道區域上隔以上述絕緣膜具有第三閘極； 上述第一閘極與第三閘極係由相同步驟所形成。 34·如申請專利範圍第33項之非揮發性記憶裝置，其中該第二 閘極與第二閘極之間具有第二絕緣區域；上述第一絕緣區 域與第二絕緣區域係由相同步驟所形成。 -9 ·
    535297 第090129065號專利申請案 中文專利圖式替換頁（92年3月） S 6
    -55 - 535297 厂 第090129065號專利申請案 中文專利圖式替換頁（92年3月） 涵7
    -56-
TW090129065A 2000-11-29 2001-11-23 Semiconductor device, IC card and manufacturing method of the semiconductor device TW535297B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000362667A JP4058232B2 (ja) 2000-11-29 2000-11-29 半導体装置及びｉｃカード

Publications (1)

Publication Number Publication Date
TW535297B true TW535297B (en) 2003-06-01

Family

ID=18833903

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090129065A TW535297B (en) 2000-11-29 2001-11-23 Semiconductor device, IC card and manufacturing method of the semiconductor device

Country Status (4)

Country Link
US (4) US6653685B2 (zh)
JP (1) JP4058232B2 (zh)
KR (2) KR20020042441A (zh)
TW (1) TW535297B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608597B (zh) * 2015-10-28 2017-12-11 芙洛提亞股份有限公司 非揮發性半導體記憶裝置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
TW565846B (en) * 2001-07-06 2003-12-11 Halo Lsi Inc Twin MONOS array metal bit organization and single cell operation
US7057938B2 (en) * 2002-03-29 2006-06-06 Macronix International Co., Ltd. Nonvolatile memory cell and operating method
US8050085B2 (en) 2002-08-29 2011-11-01 Renesas Electronics Corporation Semiconductor processing device and IC card
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP4795660B2 (ja) 2004-09-29 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
CN101120443B (zh) * 2004-12-28 2010-04-14 斯班逊有限公司 半导体装置
WO2006080081A1 (ja) * 2005-01-28 2006-08-03 Spansion Llc 不揮発性メモリ及びその制御方法
US7652320B2 (en) * 2005-03-03 2010-01-26 Macronix International Co., Ltd. Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof
JP4619190B2 (ja) * 2005-04-28 2011-01-26 ルネサスエレクトロニクス株式会社 プログラム可能な不揮発性メモリ
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7547941B2 (en) * 2006-05-04 2009-06-16 Elite Semiconductor Memory Technology, Inc. NAND non-volatile two-bit memory and fabrication method
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
JP4906122B2 (ja) * 2008-07-07 2012-03-28 ルネサスエレクトロニクス株式会社 半導体処理装置及びｉｃカード
KR20100080243A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP2010288233A (ja) * 2009-06-15 2010-12-24 Toshiba Corp 暗号処理装置
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5610930B2 (ja) * 2010-08-30 2014-10-22 三菱電機株式会社 半導体装置
US8082585B1 (en) * 2010-09-13 2011-12-20 Raymond R. Givonetti Protecting computers from malware using a hardware solution that is not alterable by any software
JP5596822B2 (ja) * 2013-06-18 2014-09-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US9466496B2 (en) * 2013-10-11 2016-10-11 Cypress Semiconductor Corporation Spacer formation with straight sidewall
WO2016060012A1 (ja) * 2014-10-15 2016-04-21 株式会社フローディア 半導体集積回路装置の製造方法、および半導体集積回路装置
CN106796940B (zh) * 2014-10-15 2018-10-23 株式会社佛罗迪亚 半导体集成电路装置的制造方法及半导体集成电路装置
JP5934324B2 (ja) 2014-10-15 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
JP5961681B2 (ja) * 2014-12-26 2016-08-02 株式会社フローディア メモリセル、不揮発性半導体記憶装置およびメモリセルの書き込み方法
JP5993479B1 (ja) * 2015-03-27 2016-09-14 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
JP5934416B1 (ja) * 2015-06-01 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
JP5905630B1 (ja) * 2015-08-13 2016-04-20 株式会社フローディア 半導体集積回路装置の製造方法、および半導体集積回路装置
JP5951096B1 (ja) * 2015-10-01 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置
JP6266688B2 (ja) * 2016-04-25 2018-01-24 株式会社フローディア 不揮発性半導体記憶装置
JP6175171B2 (ja) * 2016-08-05 2017-08-02 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
JP3399186B2 (ja) * 1995-10-13 2003-04-21 ソニー株式会社 不揮発性半導体記憶装置の製造方法
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
US6025627A (en) * 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
KR100297720B1 (ko) * 1998-10-19 2001-08-07 윤종용 플래쉬메모리셀및그제조방법
US6242050B1 (en) * 1998-11-24 2001-06-05 General Electric Company Method for producing a roughened bond coat using a slurry
US6174758B1 (en) * 1999-03-03 2001-01-16 Tower Semiconductor Ltd. Semiconductor chip having fieldless array with salicide gates and methods for making same
US6272050B1 (en) * 1999-05-28 2001-08-07 Vlsi Technology, Inc. Method and apparatus for providing an embedded flash-EEPROM technology
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
US6504207B1 (en) * 2000-06-30 2003-01-07 International Business Machines Corporation Method to create EEPROM memory structures integrated with high performance logic and NVRAM, and operating conditions for the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608597B (zh) * 2015-10-28 2017-12-11 芙洛提亞股份有限公司 非揮發性半導體記憶裝置

Also Published As

Publication number Publication date
US20040241944A1 (en) 2004-12-02
KR20060131704A (ko) 2006-12-20
KR20020042441A (ko) 2002-06-05
US20040065918A1 (en) 2004-04-08
JP4058232B2 (ja) 2008-03-05
US7166508B2 (en) 2007-01-23
US20030017672A1 (en) 2003-01-23
US6936888B2 (en) 2005-08-30
US20020074594A1 (en) 2002-06-20
JP2002164449A (ja) 2002-06-07
US6653685B2 (en) 2003-11-25

Similar Documents

Publication Publication Date Title
TW535297B (en) Semiconductor device, IC card and manufacturing method of the semiconductor device
JP4058219B2 (ja) 半導体集積回路
TW477068B (en) Semiconductor memory device and semiconductor memory apparatus
US5914514A (en) Two transistor flash EPROM cell
KR950011025B1 (ko) 반도체 기억 장치
US7697328B2 (en) Split gate flash memory cell with ballistic injection
US6914825B2 (en) Semiconductor memory device having improved data retention
TW584943B (en) Nonvolatile storage device and semiconductor integrated circuit
US20080237696A1 (en) Alignment protection in non-volatile memory and array
US6265266B1 (en) Method of forming a two transistor flash EPROM cell
CN103681682A (zh) 双晶体管非易失性存储器单元及相关的编程和读取方法
TW519645B (en) Selective erasure of a non-volatile memory cell of a flash memory device
CN100423272C (zh) 半导体存储装置及其动作方法、半导体装置及便携电子设备
CN101471383B (zh) 非易失性半导体存储装置,其制造方法以及非易失性存储器阵列
US20020130352A1 (en) Semiconductor device comprising an EEPROM memory and a FLASH-EPROM memory, and method of manufacturing such a semiconductor device
JP2544570B2 (ja) 半導体記憶装置の製造方法
US20040037115A1 (en) Flash memory device with distributed coupling between array ground and substrate
KR960014471B1 (ko) 비휘발성 반도체 메모리장치 및 그 제조방법
JP2008028410A (ja) 半導体装置の製造方法
KR950011027B1 (ko) 반도체기억 장치의 제조방법
JP2004349353A (ja) 半導体記憶装置及びその動作方法、並びに、携帯電子機器
TWI298497B (en) Non-volatile memory and operating method thereof
JPH01194197A (ja) 半導体記憶装置
EP1437771A1 (en) Electrically erasable programmable logic device
KR20070002626A (ko) 비휘발성 메모리 소자

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees