CN101471383B - 非易失性半导体存储装置,其制造方法以及非易失性存储器阵列 - Google Patents

Abstract

本发明提供一种非易失性半导体存储装置，其制造方法以及非易失性存储器阵列。能简化非易失性半导体存储装置的构造。在半导体基板的上面通过栅极绝缘膜设置由多晶硅构成的浮栅。在浮栅的两侧壁上，设置侧壁绝缘膜。第一杂质扩散层设置在半导体基板内，并与浮栅仅离规定的距离。第二杂质扩散层设置在半导体基板内，并与浮栅重叠。通过在与浮栅电容耦合的第二杂质扩散层上施加高电压对浮栅注入电子。

Description

非易失性半导体存储装置,其制造方法以及非易失性存储器阵列

技术领域

本发明涉及一种非易失性半导体存储装置及其制造方法。

背景技术

近年，随着手持电话、数码相机等应用领域的扩大，电可编程可擦除只读存储器装置(EEPROM：Electrically Erasable and ProgrammableRead Only Memory)迅速普及。其中，可一次性电擦除的EEPROM被称为闪存型EEPROM。

EEPROM，是根据在浮栅(floating gate)上是否积蓄了规定的电荷量，来存储2值或者2值以上的多值数字信息，并根据对应其电荷量的沟道区域导通的变化，读出数字信息的非易失性半导体存储装置。

在以往的EEPROM中，为了向浮栅出入电荷，必须在叠层于浮栅上的控制栅极施加电压。因此，必须在每个存储单元上配置控制栅极用的线路，从而导致存储单元构造的复杂化。而且，在以往的EEPROM中，为了向浮栅中出入电荷，必须在源极或漏极上施加高电压。

另外，在制造以往的EEPROM时，必须经过控制栅极的制造工序，因此存在无法获得与逻辑过程(logic process)的密切关系的问题。特别是，当EEPROM用于几个字节的小容量的数据保存、以及逻辑电路与EEPROM混合存在时，产生必须实施与逻辑过程不同的EEPROM制造过程，从而导致制造成本的增加。

发明内容

本发明鉴于这样的课题，其目的是提供一种简化非易失性半导体存储装置构造的技术。另外，而本发明的其它目的是提供一种提高非易失性半导体存储装置制造过程与逻辑过程的密切关系，降低非易失性半导体存储装置的制造成本的技术。

另外，本发明的其它目的是提供一种在非易失性半导体存储装置的写入时以及消去时，降低所施加的电压的技术。

本发明的一个形态是一种非易失性半导体存储装置。该非易失性半导体存储装置的特征是具备：第一导电型的半导体基板；设置在半导体基板上的栅极绝缘膜；设置在栅极绝缘膜上的浮栅；设置在半导体基板内离开浮栅，为与第一导电型相反导电型的第二导电型的第一杂质扩散层；设置在半导体基板内与浮栅重叠，为第二导电型的第二杂质扩散层。在这个形态中，当写入时，通过在第二杂质扩散层上施加高电压，第二杂质扩散层与浮栅进行耦合，从第一杂质扩散层释放的电子被注入到浮栅。

根据这个形态，由于不用控制栅极，通过在与浮栅电容耦合的第二杂质扩散层上施加高电压，就可以向浮栅注入电子，因此可以使非易失性半导体存储装置的构造更简单化。

上述形态中，当消去时，通过在第一杂质扩散层上施加高电压，释放在浮栅中积蓄的电子。

而且，在上述形态中，还具备：第二导电型的第四杂质扩散层；与第四杂质扩散层离开设置的第二导电型的第五杂质扩散层；在第四杂质扩散层与第五杂质扩散层之间设置的、与前述第一杂质扩散层和前述第二杂质扩散层之间的沟道区域不同的其它沟道区域，并且浮栅与其它沟道区域重叠。

本发明的其它形态，是一种非易失性半导体存储装置的制造方法。该非易失性半导体存储装置的制造方法，其特征是具备：在第一导电型的半导体基板上通过绝缘膜形成浮栅的工序；在浮栅的一方侧的半导体基板内注入与第一导电型相反的导电型的第二导电型的第一杂质的工序；在浮栅的两侧壁形成侧壁绝缘膜的工序；在侧壁绝缘膜的外侧区域，向半导体基板内注入比第一杂质热扩散的扩散速度低的第二导电型的第二杂质的工序；使第一杂质热扩散，使半导体基板的面方向上的第一杂质的扩散区域与浮栅重叠的工序。

在这个形态的非易失性半导体存储装置的制造方法中，由于无需控制栅极的制造工序，提高了与逻辑过程的密切关系。其结果，由于可以与逻辑过程并行地制造非易失性半导体存储装置，因此可以降低非易失性半导体存储装置的制造成本。

在本形态的制造方法中，采用P型Si基板作半导体基板，并采用P、As分别作第一杂质、第二杂质。

本发明又一形态，是一种非易失性半导体存储装置。该非易失性半导体存储装置，其特征是具备：第一导电型的半导体基板；设置在半导体基板上的栅极绝缘膜；设置在栅极绝缘膜上的浮栅；设置在半导体基板内，离开浮栅，为与第一导电型相反导电型的第二导电型的第一杂质扩散层；与浮栅接近而设置在半导体基板内的第二导电型的第二杂质扩散层；离开第一杂质扩散层与第二杂质扩散层之间的与沟道区域而设置的第二导电型的第三杂质扩散层，并且浮栅与沟道区域以及第三杂质扩散层重叠。在这个形态中，当写入时，通过在第三杂质扩散层上施加高电压，以及在第二杂质扩散层上施加比前述高电压低的电压，也可以使第三杂质扩散层与浮栅电容耦合，把从第一杂质扩散层释放的电子注入到浮栅。

根据这个形态，不采用叠层在浮栅上的控制栅极，而通过在与浮栅电容耦合的第三杂质扩散层上施加高电压可以将电子注入到浮栅，因此可以使非易失性半导体存储装置的构造更简单化。而且，通过在与浮栅电容耦合的第三杂质扩散层上施加高电压，可以使在第二杂质扩散层上施加的电压低压化。

在上述形态中，当消去时，通过在第一杂质扩散层上施加高电压，也可以释放浮栅中积蓄的电子。

而且，在上述形态中，当消去时，当在第一杂质扩散层上施加高电压时，根据对第三杂质扩散层施加的电压，也可以部分地释放浮栅中积蓄的电子。

根据这个形态，通过任意地改变保持在浮栅中的电荷量，可以由单一的非易失性半导体存储装置存储比2值更多值的值。

而且，在上述形态中，在浮栅的两侧壁还设置有侧壁绝缘膜，浮栅与第一杂质扩散层的间距也可以与侧壁绝缘膜的底部厚度相同。

而且，在上述形态中，还具备：第二导电型的第四杂质扩散层；与第四杂质扩散层离开设置的第二导电型的第五杂质扩散层；在第四杂质扩散层与第五杂质扩散层之间设置的其它沟道区域，并且浮栅也可以与其它沟道区域进一步重叠。

本发明又一形态，是一种非易失性半导体存储装置的制造方法。该非易失性半导体存储装置的制造方法，其特征是具备：在与第一导电型的半导体基板内的沟道区域接近的第二杂质扩散区域以及离开沟道区域的第三杂质扩散区域中，分别注入与第一导电型相反的导电型的第二导电型的杂质的第一工序；为了与沟道区域以及第三杂质扩散区域重叠，在半导体基板的上通过绝缘膜形成浮栅的第二工序；在浮栅的侧壁形成侧壁绝缘膜的第三工序；在与第二杂质扩散区域相反侧的浮栅的侧壁绝缘膜的外侧区域，注入第二导电型的杂质的第四工序。

根据这个形态，不采用叠层在浮栅上的控制栅极，而通过在与浮栅电容耦合的第三杂质扩散层上施加高电压，可以使能注入电子到浮栅的非易失性半导体存储装置的制造更简单化。

在上述形态的制造方法的第一工序中，在与非易失性半导体存储装置并行制造的耗尽型MOSFET的沟道区域中也可以注入第二导电型的杂质。

这样，由于可以在同一工序中，对耗尽型MOSFET的沟道区域进行离子注入和对第二杂质扩散区域以及第三杂质扩散区域进行离子注入，因此可以简化逻辑电路与非易失性半导体存储装置混装的半导体集成电路的制造过程，并降低制造成本。

本发明的又一形态，是一种非易失性半导体存储装置。该非易失性半导体存储装置，具备：第一导电型的半导体基板；设置在半导体基板上的栅极绝缘膜；设置在栅极绝缘膜上的浮栅；设置在半导体基板内，离开浮栅，为与第一导电型相反的导电型的第二导电型的第一杂质扩散层；与浮栅接近而设置在半导体基板内的第二导电型的第二杂质扩散层，其特征是，浮栅具有：与第一杂质扩散层和第二杂质扩散层之间的沟道区域的沟道宽度所对应的主区域、向主区域的沟道宽度方向的外侧延伸的扩展区域，而且，第二杂质扩散层在扩展区域中与浮栅重叠。在这个形态中，第二杂质扩散层，通过包含迂回到沟道区域的至少一方侧的扩展区域，因此也可以在该扩展区域中与浮栅重叠。

而且，在上述形态中，第二杂质扩散层的主区域，也可以在半导体基板内与浮栅重叠。

根据上述的各形态的非易失性半导体存储装置，不采用叠层在浮栅上的控制栅极，而通过在与浮栅电容耦合的第二杂质扩散层上施加高电压可以将电子注入到浮栅，因此可以使非易失性半导体存储装置的构造更简单化。

而且，通过浮栅的扩展区域与第二杂质扩散层部分地重叠，使浮栅与第二杂质扩散层重叠的区域增大，随之，耦合电容也可以增大。耦合电容增大的结果，可以使写入操作时第二杂质扩散层上的施加电压以及在消去操作时第一杂质扩散层上的施加电压低压化。

而且，也可以在浮栅的两侧壁再设置侧壁绝缘膜，浮栅与第一杂质扩散层的间距与侧壁绝缘膜的底部厚度相等。

而且，还具备：第二导电型的第四杂质扩散层；与第四杂质扩散层离开设置的第二导电型的第五杂质扩散层；在第四杂质扩散层与第五杂质扩散层之间设置的其它沟道区域，并且浮栅的扩展区域也可以与其它沟道区域进一步重叠(以下，称为形态A)。

本发明的又一形态，是一种非易失性存储器阵列。该非易失性存储器阵列，其特征是具备：配置成行列状的形态A的非易失性半导体存储装置；连接在非易失性半导体存储装置的第二杂质扩散层上的第一晶体管；连接在第四杂质扩散层上的第二晶体管；共同连接在非易失性半导体存储装置的第一杂质扩散层上的消去线；共同连接在第一晶体管的栅极电极以及第二晶体管的栅极电极上的字线；共同连接在第一晶体管的漏极上的写入用位线；共同连接在第二晶体管的漏极上的读出用位线。

另外，将上述的各要素进行适当地组合，也应该包含在由本发明申请所要求的专利保护范围之内。

附图说明

图1是实施方式1的非易失性半导体存储装置的构造的剖面示意图。

图2(A)是实施方式1的非易失性半导体存储装置的写入操作的示意图。图2(B)是实施方式1的非易失性半导体存储装置的消去操作的示意图。图2(C)是实施方式1的非易失性半导体存储装置的读出操作的示意图。

图3(A)～(D)是实施方式1的非易失性半导体存储装置的制造方法的工序剖面示意图。

图4(A)～(C)是实施方式1的非易失性半导体存储装置的制造方法的工序剖面示意图。

图5是实施方式1的非易失性半导体存储装置的制造方法的工序剖面示意图。

图6(A)～(C)是配置成矩阵状的非易失性半导体存储装置的电路图。

图7(A)是实施方式2的非易失性半导体存储装置的构造要部的平面示意图。图7(B)是图7(A)的A-A线的剖面图。图7(C)是图7(A)的B-B线的剖面图。

图8(A)以及图8(B)是实施方式2的非易失性半导体存储装置的写入操作的示意图。

图9(A)以及图9(B)是实施方式2的非易失性半导体存储装置的消去操作的示意图。

图10(A)以及图10(B)是实施方式2的非易失性半导体存储装置的读出操作的示意图。

图11(A)(i)乃至图11(D)(i)、图11(A)(ii)乃至图11(D)(ii)是实施方式2的非易失性半导体存储装置的制造方法的工序剖面示意图。

图12(A)(i)乃至图12(C)(i)、图12(A)(ii)乃至图12(C)(ii)是实施方式2的非易失性半导体存储装置的制造方法的工序剖面示意图。

图13(i)以及图13(ii)是实施方式2的非易失性半导体存储装置的制造方法的工序剖面示意图。

图14是实施方式4的非易失性半导体存储装置的浮栅、第一杂质扩散层以及第二杂质扩散层的面方向的位置关系的示意图。

图15是进行N型杂质离子注入的扩散层(第二杂质扩散层)的区域与浮栅的位置关系的示意图。

图16是实施方式5的非易失性半导体存储装置的构造的剖面示意图。

图17是实施方式5的非易失性半导体存储装置的浮栅、各扩散层(第一杂质扩散层以及第二杂质扩散层)的面方向的位置关系的示意图。

图18(A)(i)乃至图18(D)(i)、图18(A)(ii)乃至图18(D)(ii)是实施方式5的非易失性半导体存储装置的制造方法的工序剖面示意图。

图19(A)(i)乃至图19(C)(i)、图19(A)(ii)乃至图19(C)(ii)是实施方式5的非易失性半导体存储装置的制造方法的工序剖面示意图。

图20(i)以及图20(ii)是实施方式5的非易失性半导体存储装置的制造方法的工序剖面示意图。

图21是实施方式6的非易失性半导体存储装置的浮栅与扩散层的位置关系的平面示意图。

图22是对应图21的C-C线的剖面图。

图23是对应图21的D-D线的剖面图。

图24(A)乃至图24(C)是实施方式1的非易失性存储器阵列的电路图。

图25(A)乃至图25(C)是实施方式2的非易失性存储器阵列的电路图。

图26(A)乃至图26(C)是实施方式3的非易失性存储器阵列的电路图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在所有的附图中，对同样的构成要素附加同样的符号并适当省略说明。

(实施方式1)

图1是实施方式1的非易失性半导体存储装置10的构造的剖面示意图。非易失性半导体存储装置10是具备：半导体基板20、栅极绝缘膜30、浮栅40、侧壁绝缘膜50、第一杂质扩散区域的扩散层60以及第二杂质扩散区域的扩散层70的存储器单元。

在半导体基板20的上面设置栅极绝缘膜30。作为半导体基板20，例如可以采用P型Si基板。作为栅极绝缘膜30，例如可以采用硅氧化膜。

在半导体基板20的上面通过绝缘膜30设置浮栅40。作为浮栅40，例如可以采用多晶硅。在浮栅40的两侧壁，分别设置侧壁绝缘膜50。作为侧壁绝缘膜50，例如可以采用硅氧化膜。

扩散层60以及扩散层70是N+型扩散层。

扩散层60设置在半导体基板20内，仅离浮栅40规定的距离。扩散层60与浮栅40的间距与侧壁绝缘膜50的底部的厚度相同。

扩散层70设置在半导体基板20内，与浮栅40重叠(overlap)。而且，扩散层70的深度与扩散层60的深度相比要深。

另外，扩散层70与浮栅40重叠的长度，只要如后述的那样，是浮栅40与扩散层70能得到充分的耦合电容的长度即可。但是，当使扩散层70与浮栅40重叠时，一定不能在扩散层60与扩散层70之间产生击穿现象。

接着，参照附图2(A)～(C)对非易失性半导体存储装置10的操作进行说明。

(写入操作)

写入操作，由后述的消去操作，在从浮栅40释放电子(电荷)的状态下进行。具体地，如图2(A)所示，当将扩散层60置为低电压(例如0V)，并将扩散层70置为高电压(例如10V)时，则在沟道区域形成从扩散层70向扩散层60的耗尽层72，耗尽层72与扩散层60之间的电场加强了。其结果，在扩散层60的附近产生具有超过栅极绝缘膜30的能量屏障的能量的热电子(e)。这个热电子被与扩散层70进行电容耦合的浮栅40的电压(例如8V)所吸引，并被注入进浮栅40。由此，存储器单元成为写入状态，并且浮栅的电位下降。详细地，当扩散层70为低电压时，浮栅40的电位下降，并下降到无法使浮栅下的半导体基板20的界面反转的电位为止。

(消去操作)

在消去操作时，如图2(B)所示，在扩散层60上施加高电压(例如10V)，将扩散层70置成低电压(例如0V)。由此，在扩散层60的附近形成耗尽层62，根据福勒诺德海姆隧道(Fowler-Nordheim tunnel)效应，在浮栅40上积蓄的电子通过栅极绝缘膜30被释放到耗尽层62。由此，存储单元成为消去状态，浮栅的电位上升。详细地，当扩散层70处于低电压时，浮栅40的电位上升，并上升到浮栅下的半导体基板20的界面反转的电位为止。

(读出操作)

在读出操作时，如图2(C)所示，在扩散层60上施加中间电压(例如5V)，将扩散层70置成低电压(例如0V)。此时，当存储器单元为消去状态时，在扩散层60与扩散层70之间有电流流动。另一方面，当存储器单元为写入状态时，在扩散层60与扩散层70之间没有电流流动。基于这个电流，读出存储在浮栅40中的信息。另外，由于在扩散层60上施加的电压，有必要在半导体基板20内形成正好超过扩散层60与浮栅40的间距的耗尽层。

在以上说明的非易失性半导体存储装置10中，在写入操作时，由于不采用控制栅极，而只要向对浮栅40进行电容耦合的扩散层70施加高电压即可，因此可以更简化、细化存储器单元的构造。

(制造方法)

接着，参照图3以及图4对非易失性半导体存储装置10的制造方法进行说明。非易失性半导体存储装置10，可以如后述那样，与MOSFET的制造并行进行。

首先，如图3(A)所示，通过由以公知的STI(Shallow TrenchIsolation)技术等形成的硅氧化膜22来准备由元素间分离的P型Si基板构成的半导体基板20。

接着，如图3(B)所示，在半导体基板20的表层上采用热氧化法形成由硅氧化膜构成的栅极绝缘膜30。

接着，如图3(C)所示，在栅极绝缘膜30的上面形成多结晶硅膜32的膜。另外，在多结晶硅膜32的成膜时或成膜后，也可在多晶硅膜32中添加B(硼)、P等杂质来控制电阻值。

接着，如图3(D)所示，采用光刻法以及干蚀刻法，有选择地除去多晶硅膜32的规定区域，形成浮栅40以及栅极电极100。此时，形成浮栅40以使浮栅40的宽度比沟道宽度(扩散层60的宽度)大。

接着，如图4(A)所示，由蚀刻技术除去露出部分的栅极绝缘膜30后，在浮栅40的一方侧(本实施方式中是与栅极电极100的相反侧)采用具有开口的掩膜(图中未示)向扩散层70作为N型杂质离子注入P。而且，采用掩膜(图中未示)向栅极电极100两侧的源极区域104以及漏极区域106分别浅浅地注入As。

接着，在半导体基板20上全面地堆积硅氧化膜(图中未示)。接着，如图4(B)所示，由各向异性干蚀刻技术蚀刻硅氧化膜，并只在浮栅40以及栅极电极100的两侧壁留下硅氧化膜。由此，在浮栅40以及栅极电极100的两侧壁分别形成侧壁绝缘膜(side wall)50、102。

接着，如图4(C)所示，在半导体基板20的表面离子注入(ionimplantation)As(ARSENIC)。由此，与侧壁绝缘膜50自行对准地在扩散层60以及扩散层70上添加As。而且，与侧壁绝缘膜102自行对准地形成源极区域104以及漏极区域106。

接着，如图5所示，对扩散层70进行热扩散。由于P的扩散速度比As的扩散速度快，因此主要扩散P。由此，在维持着扩散层60与浮栅40的偏置(offset)的情况下，扩散层70在半导体基板20的面方向上与浮栅40重叠。而且，扩散层70的深度与扩散层60的深度相比变得更深。

通过以上的工序，制造出非易失性半导体存储装置10以及MOSFET190。由于非易失性半导体存储装置10的制造过程提高了与MOSFET190的制造过程的密切关系，因此可以使非易失性半导体存储装置10与MOSFET190并行制造，并可以降低、简化制造过程的工序数。特别是，当非易失性半导体存储装置10用于几个字节的小容量数据保存时，由于没有必要另外实施非易失性半导体存储装置10的制造过程，因此可以极大地降低制造成本。

图6(A)～(C)，是矩阵状配置的非易失性半导体存储装置的电路图。非易失性半导体存储装置10的扩散层60，与MOSFET190的源极区域104连接。沿着位线210邻接的非易失性半导体存储装置10的扩散层70，分别与共同的源极线200连接。而且，MOSFET190的漏极区域106与位线210连接，MOSFET190的栅极电极100与字线220连接。

另外，在以下的说明中，将对应进行数据写入等操作的虚线标注单元300的位线210称为位线210a，而将不对应虚线标注单元300的位线210称为位线210b。而且，将对应虚线标注单元300的字线220称为字线220a，而将不对应虚线标注单元300的字线220称为字线220b。

当对虚线标注单元300进行写入(WRITE)操作时，位线210a为0V，位线210b为5V或者断开(open)。而且，字线220a为5V，字线220b为0V。而且，源极线200为10V。对于虚线标注单元300，MOSFET190为导通(on)状态，非易失性半导体存储装置10的扩散层60为0V。另一方面，非易失性半导体存储装置10的扩散层70为10V。由此，对于非易失性半导体存储装置10，得到图2(A)所示的写入操作时的状态，向虚线标注单元300的非易失性半导体存储装置10的浮栅注入电子。

另外，对于虚线标注单元300以外的单元，由于MOSFET190为断开(off)状态，或者在扩散层60与扩散层70之间没有得到充分的电位差，因此不会发生向浮栅的电子的注入。

当对虚线标注单元300进行消去(ERASE)操作时，位线210a为10V，位线210b为断开(open)。而且，字线220a为12V，字线220b为0V。而且，源极线200为0V。对于虚线标注单元300，MOSFET190为全导通(on)状态，在非易失性半导体存储装置10的扩散层60上施加10V。另一方面，非易失性半导体存储装置10的扩散层70为0V。由此，对于非易失性半导体存储装置10，得到图2(B)所示的消去操作时的状态，从虚线标注单元300的非易失性半导体存储装置10的浮栅释放电子。

另外，对于虚线标注单元300以外的单元，由于MOSFET190为断开(off)状态，或者在扩散层60与扩散层70之间得不到充分的电位差，因此不会发生在浮栅积蓄的电子的释放。

当对虚线标注单元300进行读出(READ)操作时，位线210a为5V，位线210b为断开(open)。而且，字线220a为5V，字线220b为0V。而且，源极线200为0V。对于虚线标注单元300，MOSFET190为导通(on)状态，在非易失性半导体存储装置10的扩散层60上施加5V。另一方面，非易失性半导体存储装置10的扩散层70为0V。

由此，对于非易失性半导体存储装置10，得到图2(C)所示的读出操作时的状态。因此，当虚线标注单元300的非易失性半导体存储装置10的浮栅的电子积蓄不充分的情况下，向虚线标注单元300流入电流。另一方面，当虚线标注单元300的非易失性半导体存储装置10的浮栅的电子积蓄充分的情况下，不向虚线标注单元流入电流。通过检出这个电流，可以读出存储在虚线标注单元300中的信息。另外，位线210a上的其它的单元，由于MOSFET190为断开(off)状态，不管浮栅中有没有积蓄电子，都不会有电流流动。

根据以上说明的非易失性半导体存储装置的配置，可以只对虚线标注单元进行写入、消去以及读出。

(实施方式2)

参照附图7(A)乃至(C)对实施方式2的非易失性半导体存储装置进行说明。图7(A)是表示实施方式2的非易失性半导体存储装置的构造要部的平面图。图7(B)是图7(A)的A-A线的剖面图。图7(C)是图7(A)的B-B线的剖面图。本实施方式的非易失性半导体存储装置1010，是具备半导体基板1020、栅极绝缘膜1030、浮栅1040、侧壁绝缘膜1050、第一杂质扩散区域的扩散层1060、第二杂质扩散区域的扩散层1070以及第三杂质扩散区域的扩散层1080的存储器单元。

在半导体基板1020的上面设置栅极绝缘膜1030。例如，可以采用P型Si基板作为半导体基板1020。例如，可以采用硅氧化膜作为栅极绝缘膜1030。

在半导体基板1020的上面，通过栅极绝缘膜1030设置浮栅1040。例如，可以采用多晶硅作为浮栅1040。在浮栅1040的两侧壁，分别设置侧壁绝缘膜1050。例如可以采用硅氧化膜作为侧壁绝缘膜1050。如图7(A)所示，浮栅1040对应沟道区域1090的沟道宽度，具有与沟道区域1090重叠的主区域R、以及向主区域R的沟道宽度方向的一方侧面延伸的扩展区域R’。

扩散层1060、扩散层1070以及扩散层1080是N+型扩散层。

扩散层1060设在半导体基板1020内，只离浮栅1040规定的间距。在本实施方式中，扩散层1060与浮栅1040的间距与侧壁绝缘膜1050的底部的厚度相等。

扩散层1070，接近浮栅1040并设置在半导体基板1020内。如图7(A)所示，本实施方式中，在侧壁绝缘膜1050的下方的半导体基板1020内设置N+型扩散层的扩展(extension)层1074。在扩散层1060与扩展层1074之间形成沟道区域1090。

扩散层1080，与沟道区域1090隔开而设置。如图7(A)所示，浮栅1040的扩展区域R’与扩散层1080部分重叠。另外，扩散层1080与浮栅1040重叠的长度，只要是在扩散层1080与浮栅1040之间可以得到充分的耦合电容的长度即可。

接着，参照附图8乃至附图10对本实施方式的非易失性半导体存储装置1010的操作进行说明。

(写入操作)

写入操作，由后述的消去操作，在从浮栅1040释放电子(电荷)的状态下进行。具体地，如图8(A)以及图8(B)所示，在扩散层1060上施加低电压(例如0V)，在扩散层1080上施加高电压(例如10V)，在扩散层1070上施加比在扩散层1080上施加的高电压低的中间电压(例如5V)。由此，在沟道区域形成从扩展层1074朝向扩散层1060的耗尽层1072，并且耗尽层1072与扩散层1060之间的电场加强了。其结果，在扩散层1060的附近，产生具有超过栅极绝缘膜1030的能量屏障的能量的热电子。这个热电子被与扩散层1080进行电容耦合的浮栅1040的电压(例如8V)所吸引，并被注入进浮栅1040。由此，存储器单元成为写入状态，并且浮栅的电位下降。详细地，当扩散层1070以及扩散层1080为低电压时，浮栅1040的电位下降，并浮栅1040的电位下降到无法使浮栅1040下的半导体基板1020的界面反转的电位为止。

(消去操作)

如图9(A)以及图9(B)所示，在扩散层1060上施加高电压(例如10V)，在扩散层1070以及扩散层1080上施加低电压(例如0V)。由此，在扩散层1060的附近形成耗尽层1062，根据福勒诺德海姆隧道(Fowler-Nordheim tunnel)效应，在浮栅1040上积蓄的电子通过栅极绝缘膜1030被释放到耗尽层1062。其结果，存储单元成为消去状态，并且浮栅1040的电位上升了。详细地，当扩散层1070以及扩散层1080为低电压时，浮栅1040的电位上升，并上升到浮栅1040下的半导体基板1020的界面反转的电位为止。

(读出操作)

如图10(A)以及图10(B)所示，在扩散层1060上施加中间电压(例如5V)，将扩散层1070以及扩散层1080置为低电压(例如0V)。此时，当存储器单元为消去状态时，在扩散层1060与扩散层1070之间有电流流动。另一方面，当存储器单元为写入状态时，在扩散层1060与扩散层1070之间没有电流流动。基于这个电流，读出存储在浮栅1040中的信息。另外，由于在扩散层1060上施加的电压，有必要在半导体基板1020内形成正好超过扩散层1060与浮栅1040的间距的耗尽层。

在以上说明的非易失性半导体存储装置1010中，在写入操作时，由于不采用叠层在浮栅1040上的控制栅极，只要向对浮栅1040进行电容耦合的扩散层1080施加高电压，并对扩散层1070施加比在扩散层1080上施加的高电压低的中间电压即可，因此可以更简化、细化存储器单元的构造。

(制造方法)

接着，参照图11乃至图13对非易失性半导体存储装置1010的制造方法进行说明。非易失性半导体存储装置1010，可以如后述那样，与耗尽型MOSFET的制造并行进行。

首先，如图11(A)(i)以及(ii)所示，由以公知的STI技术等形成的硅氧化膜1022来准备由元素间分离的P型Si基板构成的半导体基板1020。另外，在图11乃至图13中，(i)的左半部对应耗尽型MOSFET的剖面图，(i)的右半部对应图7(A)的A-A线的剖面图。而且，在图11乃至图13中，(ii)是对应图7(A)的B-B线的剖面图。

接着，如图11(B)(i)以及(ii)所示，通过在基于硅氧化膜1022的元素间分离的存储器单元的形成区域M的一部分中，采用具有开口的掩膜(图中未示)，离子注入As，来形成扩散层1070以及扩散层1080。与此同时，通过向包含沟道区域的MOS形成区域N离子注入As，来形成耗尽层1110。

接着，如图11(C)(i)以及(ii)所示，在半导体基板1020的表层采用热氧化法形成由硅氧化膜构成的栅极绝缘膜1030。

接着，如图11(D)(i)以及(ii)所示，在栅极绝缘膜1030的上面形成多结晶硅膜1032的膜。

接着，如图12(A)(i)以及(ii)所示，采用光刻法以及干蚀刻法，有选择地除去多晶硅膜1032的规定区域，形成浮栅1040以及栅极电极1100。这里形成的浮栅1040，如图7(A)所示，由主区域R和扩展区域R’构成，浮栅1040的扩展区域R’，交叉在扩散层1080的上面。也就是，浮栅1040的扩展区域R’的一部分与扩散层1080的一部分重叠。而且，优选浮栅1040的主区域R仅离扩散层1070规定的距离而尽量接近，但是浮栅1040的主区域R与扩散层1070也可以不离开。

接着，如图12(B)(i)以及(ii)所示，由蚀刻技术除去露出部分的栅极绝缘膜1030后，采用具有开口的掩膜(图中未示)，对浮栅1040的一方的侧壁(本实施方式中是栅极电极1100相反侧)与扩散层1070之间的扩展层1074、以及栅极电极1100的两侧的源极区域1104及漏极区域1106浅浅地注入As。由此，扩散层1070通过扩展层1074自我矫正地接近浮栅1040的主区域R。

接着，在半导体基板1020上全面地堆积硅氧化膜(图中未示)。然后，如图12(C)(i)以及(ii)所示，由各向异性干蚀刻技术蚀刻硅氧化膜，并只在浮栅1040以及栅极电极1100的两侧壁留下硅氧化膜。由此，在浮栅1040以及栅极电极1100的两侧壁分别形成侧壁绝缘膜(side wall)1050、1102。另外，在其上面对应扩展层1074形成一方的侧壁绝缘膜1050。

接着，如图13(i)以及(ii)所示，在半导体基板1020的表面离子注入As。由此，与侧壁绝缘膜1050自行对准地在扩散层1060上添加As。而且，与侧壁绝缘膜1102自行对准地形成源极区域1114以及漏极区域1116。另外，源极区域1104以及漏极区域1106分别成为源极区域1114以及漏极区域1116的扩展层。

通过以上的工序，并行地制造出非易失性半导体存储装置1010以及耗尽型MOSFET1190。如上所述，由于以同一个工序进行向耗尽型MOSFET1190的沟道区域和扩散层1070以及扩散层1080的离子注入，因此可以使将逻辑电路与非易失性半导体存储装置混装的半导体集成电路的制造过程简单化，并降低制造成本。

(实施方式3)

实施方式3的非易失性半导体存储装置的构造与实施方式2相同。

在本实施方式，如图9(A)以及图(B)所示的消去操作中，在扩散层1080上施加比在扩散层1070上施加的电压高的任意电压。最初，在浮栅1040中积蓄的电子通过栅极绝缘膜1030释放到耗尽层1062，随着浮栅1040的电位逐渐上升，在扩散层1060与扩散层1070之间开始有电流流动。于是，由于扩散层1060的边缘附近的电场强度变弱，因此在浮栅1040中积蓄的电子通过栅极绝缘膜1030释放到耗尽层1062的过程中途停止。因此，通过改变扩散层1080的电位而进行的消去操作，可以任意设定存储器单元的阈值电压Vt。也就是，通过任意地改变保持在浮栅1040中的电荷量，可以由单一的存储器单元存储比2值更多的值。

在读出操作中，通过对应存储器单元的阈值电压Vt改变施加在扩散层1080上的电压，可以读出与存储在浮栅1040上的多值相对应的信息。

以上，根据本实施方式，可以实现在非易失性半导体存储装置中的多值操作。

(实施方式4)

图14是实施方式4的非易失性半导体存储装置10的浮栅40、扩散层60以及扩散层70的面方向的位置关系的示意图。图1相当于图14的A-A线的剖面图。

如图14所示，浮栅40具有：对应沟道区域2080的沟道宽度的主区域R、向主区域R的沟道宽度方向的两侧分别延伸的扩展区域R’。

而且，扩散层70具有：对应沟道区域2080的沟道宽度的主区域S、向主区域S的沟道宽度方向的两侧分别延伸的扩展区域S’。

浮栅40的主区域R与扩散层70的主区域S部分重叠。而且，浮栅40的扩展区域R’分别与扩散层70的扩展区域S’部分重叠。在浮栅40与扩散层70重叠的区域中得到电容耦合。

这样，在本实施方式中，由于浮栅40的扩展区域R’分别与扩散层的扩展区域S’部分地重叠，因此浮栅40与扩散层70的重叠区域增大了，与此相伴耦合电容也增大了。耦合电容增大的结果，可以使后述的写入操作时的扩散层70的施加电压以及消去操作时的扩散层60的施加电压低压化。

另外，当使扩散层70与浮栅40重叠时，必须确保扩散层70与扩散层60间的距离以使在扩散层60与扩散层70之间不会发生击穿。

本实施方式的非易失性半导体存储装置10的操作与实施方式1相同。

在以上说明的非易失性半导体存储装置10中，与实施方式1一样，在写入操作时，不采用控制栅极，只要在与浮栅40进行电容耦合的扩散层70上施加高电压即可，因此可以更简化、细化存储器单元的构造。进而，在本实施方式中，由于浮栅40与扩散层70在对应沟道区域2080的沟道宽度的区域以外进行重叠，因此可以使写入操作时的扩散层70的施加电压以及消去操作时的扩散层60的施加电压低压化。

(制造方法)

接着，参照附图3乃至附图5以及附图15对非易失性半导体存储装置10的制造方法进行说明。本实施方式的非易失性半导体存储装置10的基本制造方法与实施方式1说明的制造方法相同，非易失性半导体存储装置10可以与MOSFET的制造并行进行。

本实施方式的非易失性半导体存储装置10的制造方法，遵照图3(A)～图3(D)、图4(A)～图4(D)、图5所示的工序进行。

在本实施方式中，如图15所示，离子注入了N型杂质的扩散层70的区域，不仅连接浮栅40的一方侧的边S1，而且在掩膜上设置开口使之连接浮栅40的栅极宽度方向的边S2。

通过以上的工序，制造出实施方式4的非易失性半导体存储装置10以及MOSFET90。由于非易失性半导体存储装置10的制造过程与MOSFET90的制造过程的密切关系提高了，因此可并行进行非易失性半导体存储装置10和MOSFET90的制造，可以减少、简化制造过程的工序数量。

(实施方式5)

图16是实施方式5的非易失性半导体存储装置10的构造的剖面示意图。图17是实施方式5的非易失性半导体存储装置10的浮栅40、扩散层60以及扩散层70的面方向的位置关系的示意图。图16相当于图17的B-B线的剖面图。

如图16所示，本实施方式中，在侧壁绝缘膜50的下方的半导体基板20内设置N+型扩散层的扩展层2074。

而且，如图17所示，浮栅40具有：对应沟道区域2080的沟道宽度的主区域R、向主区域R的沟道宽度方向的一方侧延伸的扩展区域R’。

而且，如图17所示，扩散层70具有主区域S以及扩展区域S’。扩散层70连接主区域S中的扩展层2074。扩散层70的扩展区域S’，为了与浮栅40的扩展区域R’交叉而折了一个弯。在本实施方式中，由于扩散层70的扩展区域S’在途中拐了一个直角而与浮栅40的扩展区域R’交叉。

由此，得到浮栅40的扩展区域R’与扩散层70的扩展区域S’部分重叠的构造。其结果，在浮栅40与扩散层70重叠的区域得到电容耦合。由于浮栅40与扩散层70重叠区域的面积的扩大了，因此能增大耦合电容的容量。

实施方式5的非易失性半导体存储装置10的写入操作、消去操作以及读出操作与实施方式4相同。但是，在本实施方式中，与实施方式4不同的是浮栅40与扩散层70的耦合电容是在离开沟道区域的区域得到的。

(制造方法)

参照图18乃至图20对实施方式5的非易失性半导体存储装置10的制造方法进行说明。如后所述，非易失性半导体存储装置10可以与耗尽型MOSFET的制造并行进行。

首先，如图18(A)(i)以及(ii)所示，由以公知的STI技术等形成的硅氧化膜22来准备由元素间分离的P型Si基板构成的半导体基板20。另外，在图18乃至图20中，(i)的左半部对应耗尽型MOSFET的剖面图，(i)的右半部对应图17的B-B线的剖面图。而且，在图18乃至图20中，(ii)是对应图17的C-C线的剖面图。

接着，如图18(B)(i)以及(ii)所示，通过基于硅氧化膜22的元素间分离的存储器单元的形成区域M的一部分中，采用具有开口的掩膜(图中未示)，离子注入As，来形成扩散层70。与此同时，通过向包含沟道区域的MOS形成区域N离子注入As，来形成耗尽层2110。另外，如图17所示，由主区域S以及从主区域延伸的L字形的扩展区域S’形成扩散层70。

接着，如图18(C)(i)以及(ii)所示，在半导体基板20的表层采用热氧化法形成由硅氧化膜构成的栅极绝缘膜30。

接着，如图18(D)(i)以及(ii)所示，在栅极绝缘膜30的上面形成多结晶硅膜32的膜。

接着，如图19(A)(i)以及(ii)所示，采用光刻法以及干蚀刻法，有选择地除去多晶硅膜32的规定区域，形成浮栅40以及栅极电极100。这里形成的浮栅40，如图17所示，由主区域R和扩展区域R’构成，浮栅40的扩展区域R’，在扩散层70的扩展区域S’的上面交叉。也就是，浮栅40的扩展区域R’的一部分与扩散层70的扩展区域S’的一部分重叠。优选浮栅40的主区域R仅离扩散层70的主区域S规定的距离而尽量接近，但是浮栅40的主区域R与扩散层70的主区域也可以不离开。

接着，如图19(B)(i)以及(ii)所示，由蚀刻技术除去露出部分的栅极绝缘膜30后，采用具有开口的掩膜(图中未示)，对浮栅40的一方侧壁(本实施方式中是栅极电极2100相反侧)与扩散层70的主区域S之间的扩展层2074、以及栅极电极100的两侧的源极区域104以及漏极区域2106浅浅地注入As。由此，扩散层70的主区域S通过扩展层2074变得自我矫正地接近浮栅40的主区域R。

接着，在半导体基板2020上全面地堆积硅氧化膜(图中未示)。然后，如图19(C)(i)以及(ii)所示，由各向异性干蚀刻技术蚀刻硅氧化膜，并只在浮栅40以及栅极电极100的两侧壁留下硅氧化膜。由此，在浮栅40以及栅极电极100的两侧壁分别形成侧壁绝缘膜(sidewall)50、102。另外，在其上面对应扩展层2074形成一方的侧壁绝缘膜50。

接着，如图20(i)以及(ii)所示，在半导体基板20的表面离子注入As。由此，与侧壁绝缘膜50自行对准地在扩散层60上添加As。而且，与侧壁绝缘膜102自行对准地形成源极区域114以及漏极区域116。另外，源极区域104以及漏极区域106，分别成为源极区域114以及漏极区域116的扩展层。

通过以上的工序，并行地制造出非易失性半导体存储装置10以及耗尽型MOSFET190。如上所述，由于以同一个工序进行向耗尽型MOSFET190的沟道区域和扩散层70的扩展区域进行离子注入，因此可以使将逻辑电路与非易失性半导体存储装置混装的半导体集成电路的制造过程简单化，并降低制造成本。

本实施方式的制造方法，在从沟道区域离开的区域中，由于浮栅40的扩展区域R’的一部分与扩散层70的扩展区域S’的一部分重叠，因此可以不经过热扩散工序，而由离子注入工序就能形成非易失性半导体存储装置10的扩散层70。另外，也可以对实施方式4以及实施方式5进行组合，不但在沟道区域使浮栅40与扩散层70重叠，如上所述在离开沟道区域的区域，也可以使浮栅40与扩散层70重叠。

(实施方式6)

图21是实施方式6的非易失性半导体存储装置的浮栅与扩散层的位置关系的平面示意图。图22以及图23是分别对应图21的C-C线以及D-D线的剖面图。另外，对应图21的B-B线的剖面图与图16相同。

本实施方式的非易失性半导体存储装置10，具有写入以及消去用的晶体管、与读出用的晶体管合成的构造。更详细地，在一个存储器单元中，读出操作用的晶体管与写入以及消去操作的晶体管的浮栅具有同一节点(node)的栅极，写入以及消去操作与读出操作由不同的晶体管来实行。

如图21所示，与实施方式5相同的是：浮栅40具有对应沟道区域2080的沟道宽度的主区域R、向主区域R的沟道宽度方向的一方侧延伸的扩展区域R’。而与实施方式5不同的是：本实施方式的浮栅40具有从扩展区域R’延伸、与读出用的晶体管的沟道区域2082重叠的扩展区域R”。

夹着浮栅40的扩展区域R”，在一方侧，设置有作为第四杂质扩散区域(漏极区域)的扩散层410以及扩展层412，在另一方侧设置有作为第五杂质区域(源极区域)的扩散层420以及扩展层422。在设置于浮栅40的扩展区域R”的侧壁的侧壁绝缘膜50的下方分别形成扩展层412、422。

在本实施方式的非易失性半导体存储装置10中，写入以及消去操作与实施方式4相同。也就是，当写入操作时，通过将扩散层60设为低电压，将扩散层70设为高电压，向与扩散层70耦合电容的浮栅40注入热电子。

另一方面，在消去操作时，通过在扩散层60上施加高电压，将扩散层70设为低电压，释放在浮栅40中积蓄的电子。

本实施方式，与实施方式5一样，由于在浮栅40的扩展区域R’与扩散层70的扩展区域S’之间得到电容耦合，因此，在写入操作时的扩散层70的施加电压以及消去操作时的扩散层60的施加电压可以低压化。

而且，在读出操作中，与实施方式5不同，在扩散层410上施加电压(例如5V)，将扩散层420设置为低电压(例如0V)。此时，当存储器单元为消去状态时，在扩散层410与扩散层420之间有电流流动。另一方面，当存储器单元为写入状态时，在扩散层410与扩散层420之间没有电流流动。基于这个电流，读出存储在浮栅40中的信息。

这样，在一个存储器单元中，由于写入、消去和读出操作由不同的晶体管来实行，可以抑制由于读出操作时在漏极上施加的电压而使浮栅40中积蓄的电荷被释放的担心。特别是，在本实施方式中，由于在写入操作时的扩散层70的施加电压以及消去操作时的扩散层60的施加电压被低压化，因此对于通过抑制读出操作时的影响来提高存储器单元的可靠性具有极大的意义。

而且，在写入操作以及消去操作用的晶体管中，考虑到击穿问题等必须在一定程度上加长栅极的长度。这一点，在本实施方式中，通过将写入操作用以及消去操作用的晶体管与读出操作用的晶体管分开，可以把读出操作用的晶体管的栅极长度做得比写入操作用以及消去操作用的晶体管的长度短一些。其结果，可以提高读出操作用的晶体管的驱动能力，实现存储器单元的高速化。

(非易失性存储器阵列：实施例1)

图24(A)～(C)是配置成矩阵状的非易失性半导体存储装置即非易失性存储器阵列(实施例1)的电路图。非易失性半导体存储装置10的扩散层70，连接到MOSFET190的漏极。沿着写入用位线2210邻接的非易失性半导体存储装置10的扩散层60，分别连接共同的漏极线(消去线)2200。而且，MOSFET190的源极连接写入用位线2210，MOSFET190的栅极电极连接字线2220。另外，本实施例1的非易失性存储器阵列，作为配置成矩阵状的非易失性半导体存储装置，是采用实施方式6的非易失性半导体存储装置的例子。

非易失性半导体存储装置10的浮栅40兼作读出操作用的晶体管400的栅极。作为读出操作用的晶体管400的源极的扩散层420被接地。而且，作为读出操作用的晶体管400的漏极的扩散层410，与MOSFET500的源极连接。MOSFET500的漏极与读出用位线2230连接。而且，MOSFET500的栅极电极连接到字线2220上，由MOSFET190与MOSFET500共用字线220。

另外，在以下的说明中，将进行数据的写入等的虚线标注单元2300所对应的写入用位线2210称为写入用位线2210a，而将不对应虚线标注单元2300的写入用位线2210称为写入用位线2210b。而且，将对应虚线标注单元2300的字线2220称为字线2220a，而将不对应虚线标注单元2300的字线2220称为字线2220b。

如图24(A)所示，当对虚线标注单元300进行写入操作时，将写入用的位线2210a置为6V，将写入用的位线2210b置为断开(open)。而且将字线2220a置为6V，将字线2220b置为0V。而且，将漏极线2220置为0V。对于虚线标注单元2300，MOSFET190为导通(on)状态，非易失性半导体存储装置10的扩散层70为6V。另一方面，非易失性半导体存储装置10的扩散层60为0V。由此，非易失性半导体存储装置10得到由图2(A)所示的写入操作时的状态，电子注入到虚线标注单元300的非易失性半导体存储装置10的浮栅中。

另外，对于虚线标注单元300以外的单元，由于MOSFET190为断开(off)状态，或者在扩散层60和扩散层70之间没有得到充分的电位差，因此不会产生向浮栅的电子注入。

如图24(B)所示，当进行消去操作时，将写入用位线2210a以及写入用位线2210b置为0V。而且，将字线2220置为2～6V，将漏极线2220置为10V。由此，MOSFET190为导通(on)状态，在非易失性半导体存储装置10的扩散层60上施加10V电压。另一方面，非易失性半导体存储装置10的扩散层70为0V。由此，非易失性半导体存储装置10得到图2(B)所示消去操作时的状态，从非易失性半导体存储装置10的浮栅释放电子。在以上所述的本实施方式中，由于可以一起进行多个非易失性半导体存储装置10的消去，因此可以实现消去操作的高速化。

如图24(C)所示，当对虚线标注单元300进行读出操作时，将写入用位线2210置为断开(open)，将字线2220a、2220b分别置为5V、0V。而且，将漏极线2200置为断开(open)。对于虚线标注单元300，MOSFET500为导通(on)状态，晶体管400连接读出用位线2230。由此，当浮栅40积蓄的电子不充分时，电流流向晶体管400以及MOSFET500。另一方面，当虚线标注单元300的浮栅40的电子积蓄充分时，电流不流向晶体管400以及MOSFET500。可以通过连接于读出用位线230上的读出放大器(sense amplifier)检测出这个电流来读出存储在虚线标注单元300中的信息。另外，读出用位线2230上的其它单元，由于MOSFET500为断开(off)状态，不管在浮栅上有无积蓄的电子都没有电流流动。

根据以上说明的非易失性半导体存储装置的配置(非易失性存储器阵列)，可以只对虚线标注单元进行写入、及读出，并能同时对多个单元进行消去。

(非易失性存储器阵列：实施例2)

图25(A)～(C)是非易失性存储器阵列(实施例2)的电路图。本实施例的非易失性存储器阵列与实施例1的非易失性存储器阵列不同的点是，将字线分为写入用字线和读出用字线两条。

具体地，写入用字线2221连接MOSFET190的栅极电极。而读出用字线2222连接MOSFET500的栅极电极。

如图25(A)所示，在写入操作时，将写入用字线2221a、2221b的电压分别置为6V、0V，并且将读出用字线2222的电压置为0V。

如图25(B)所示，在消去操作时，将写入用字线2221的电压置为5V，并且将读出用字线2222的电压置为0V。

而且，如图25(C)所示，在读出操作时，将写入用字线2221的电压置为0V，并且将读出用字线2222a、2222b的电压分别置为5V、0V。

根据本实施例的非易失性存储器阵列，可以与实施例1一样，只对虚线标注单元进行写入以及读出，并且能同时对多个单元进行消去。进而，由于字线被分成写入用字线和读出用字线的两条线，从而减轻了字线的负担。

(非易失性存储器阵列：实施例3)

图26(A)～(C)是非易失性存储器阵列(实施例3)的电路图。本实施例的非易失性存储器阵列与实施例1的非易失性存储器阵列不同的点是，写入用的MOSFET190兼作图24所示的读出用的MOSFET500的功能。

具体地，省略了图24所示的读出用的MOSFET500，晶体管400的源极侧的扩散层420连接到MOSFET190的漏极。

写入以及消去操作时的各线的施加电压与实施例1相同(参照图26(A)以及图26(B))。而且，如图26(C)所示，在读出操作时，将写入用位线2210a的电压置为0V，将写入用位线2210b的电压置为断开(open)或者0V。

根据本实施例的非易失性存储器阵列，与实施例1一样，可以只对虚线标注单元进行写入、消去以及读出，并且可以简化电路的构成。

本发明，并不限定上述的各实施方式，基于本领域的技术人员的知识可以施加各种设计的变更等的变形，并且施加了这些变形的实施方式也包含在本发明的范围之内。

在以上的实施方式中，写入操作、消去操作是反复进行的，但是由紫外线照射等将初期状态作为消去状态，可以只进行写入操作从而简化了电路。由此，可以作为一次性可编程只读存储器One-TimePROM(OTPROM)而发挥作用。

而且，将实施方式6中说明的读出用的晶体管，应用于实施方式1～5的非易失性半导体存储装置，也可以将写入以及消去用的晶体管与读出的晶体管做成合成的构造。

更具体地，作为实施方式1的应用例，可以通过将图1所示的浮栅40与图21所示的读出用的晶体管的沟道区域2082重叠，由与图1的非易失性半导体存储装置不同的晶体管来实行读出操作。

而且，作为实施方式2以及3的应用例，可以通过将图7所示的浮栅1040的扩展区域R’与图21所示的读出用的晶体管的沟道区域2082进一步重叠，由与图7的非易失性半导体存储装置不同的晶体管来实行读出操作。

而且，作为实施方式4以及5的应用例，可以通过将分别由图14、图17所示的浮栅40的扩展区域R’与图21所示的读出用的晶体管的沟道区域2082进一步重叠，由与图14以及图17的非易失性半导体存储装置不同的晶体管来实行读出操作。

Claims (25)

1.一种非易失性半导体存储装置，其特征在于，具备：

P型的半导体基板；

栅极绝缘膜，设置在前述半导体基板上；

浮栅，设置在前述栅极绝缘膜上，并且不具备叠层在该浮栅上的控制栅极；

第一杂质扩散层，设置在前述半导体基板内，离开前述浮栅，为N型；和，

第二杂质扩散层，设置在前述半导体基板内，与前述浮栅重叠，为N型，

在前述浮栅的两侧壁还设置有侧壁绝缘膜，

前述浮栅与前述第一杂质扩散层的间距与前述侧壁绝缘膜的底部厚度相同。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，

当写入时，通过在前述第二杂质扩散层上施加高电压，前述第二杂质扩散层与前述浮栅进行耦合，从前述第一杂质扩散层释放的电子被注入到前述浮栅。

3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，

当消去时，通过在前述第一杂质扩散层上施加高电压，释放在前述浮栅中积蓄的电子。

4.根据权利要求1所述的非易失性半导体存储装置，其特征在于，

还具备：

设置在前述半导体基板内的N型的第四杂质扩散层；

设置在前述半导体基板内且与前述第四杂质扩散层离开设置的N型的第五杂质扩散层；以及

在前述第四杂质扩散层与前述第五杂质扩散层之间设置的、与前述第一杂质扩散层和前述第二杂质扩散层之间的沟道区域不同的其它沟道区域，

并且前述浮栅与前述其它沟道区域重叠。

5.一种非易失性半导体存储装置的制造方法，其特征在于，具备：

在P型的半导体基板上通过绝缘膜形成未叠层控制栅极的浮栅的工序；

在前述浮栅的一方侧的前述半导体基板内注入N型的第一杂质的工序；

在前述浮栅的两侧壁形成侧壁绝缘膜的工序；

在前述侧壁绝缘膜的外侧区域，向前述半导体基板内注入比前述第一杂质热扩散的扩散速度更低的N型的第二杂质来形成第二杂质扩散层的工序；

使前述第一杂质热扩散，使前述第一杂质的扩散区域与前述浮栅重叠的工序，

前述浮栅与前述第二杂质扩散层的间距与前述侧壁绝缘膜的底部厚度相同。

6.根据权利要求5所述的非易失性半导体存储装置的制造方法，其特征在于，

采用Si基板作前述半导体基板，并采用P、As分别作前述第一杂质、前述第二杂质。

7.一种非易失性半导体存储装置，其特征在于，

具备：

P型的半导体基板；

栅极绝缘膜，设置在前述半导体基板上；

浮栅，设置在前述栅极绝缘膜上，并且不具备叠层在该浮栅上的控制栅极；

第一杂质扩散层，设置在前述半导体基板内，离开前述浮栅，为N型；

第二杂质扩散层，与前述浮栅接近而设置在前述半导体基板内，为N型；

第三杂质扩散层，离开前述第一杂质扩散层与前述第二杂质扩散层之间的沟道区域而设置，为N型，

并且前述浮栅与前述沟道区域以及前述第三杂质扩散层重叠。

8.根据权利要求7所述的非易失性半导体存储装置，其特征在于，

当写入时，通过在前述第三杂质扩散层上施加高电压，以及在前述第二杂质扩散层上施加比前述高电压低的电压，使前述第三杂质扩散层与前述浮栅电容耦合，把从前述第一杂质扩散层释放的电子注入到前述浮栅。

9.根据权利要求7所述的非易失性半导体存储装置，其特征在于，

当消去时，通过在前述第一杂质扩散层上施加高电压，释放在前述浮栅中积蓄的电子。

10.根据权利要求7所述的非易失性半导体存储装置，其特征在于，

当消去时，当在前述第一杂质扩散层上施加高电压时，根据对前述第三杂质扩散层施加的电压，部分地释放前述浮栅中积蓄的电子。

11.根据权利要求7所述的非易失性半导体存储装置，其特征在于，

在前述浮栅的两侧壁还设置有侧壁绝缘膜，

前述浮栅与前述第一杂质扩散层的间距与前述侧壁绝缘膜的底部厚度相同。

12.根据权利要求7所述的非易失性半导体存储装置，其特征在于，

还具备：

设置在前述半导体基板内的N型的第四杂质扩散层；

设置在前述半导体基板内且与前述第四杂质扩散层离开设置的N型的第五杂质扩散层；以及

在前述第四杂质扩散层与前述第五杂质扩散层之间设置的其它沟道区域，

并且前述浮栅与前述其它沟道区域进一步重叠。

13.一种非易失性半导体存储装置的制造方法，其特征在于，具备：

第一工序，在与P型的半导体基板内的沟道区域接近的第二杂质扩散区域以及离开前述沟道区域的第三杂质扩散区域中，分别注入N型的杂质；

第二工序，为了与前述沟道区域以及前述第三杂质扩散区域重叠，在前述半导体基板的上通过绝缘膜形成未叠层控制栅极的浮栅；

第三工序，在前述浮栅的侧壁形成侧壁绝缘膜；

第四工序，在与前述第二杂质扩散区域相反侧的前述浮栅的侧壁绝缘膜的外侧区域，注入N型的杂质。

14.根据权利要求13所述的非易失性半导体存储装置的制造方法，其特征在于，

在前述第一工序中，在与前述非易失性半导体存储装置并行制造的耗尽型MOSFET的沟道区域中注入前述N型的杂质。

15.一种非易失性半导体存储装置，其特征在于，

具备：

P型的半导体基板；

栅极绝缘膜，设置在前述半导体基板上；

浮栅，设置在前述栅极绝缘膜上，并且不具备叠层在该浮栅上的控制栅极；

第一杂质扩散层，设置在前述半导体基板内，离开前述浮栅，为N型；以及

第二杂质扩散层，与前述浮栅接近而设置在前述半导体基板内，为N型，

并且前述浮栅具有：

与前述第一杂质扩散层和前述第二杂质扩散层之间的沟道区域的沟道宽度所对应的主区域；和，

向前述主区域的沟道宽度方向的外侧延伸的扩展区域，

而且，前述第二杂质扩散层在前述扩展区域中与前述浮栅重叠。

16.根据权利要求15所述的非易失性半导体存储装置，其特征在于，

前述第二杂质扩散层，通过包含迂回到沟道区域的至少一方侧的扩展区域，而在该扩展区域中与前述浮栅重叠。

17.根据权利要求15所述的非易失性半导体存储装置，其特征在于，

前述第二杂质扩散层的主区域，在前述半导体基板内与前述浮栅重叠。

18.根据权利要求15所述的非易失性半导体存储装置，其特征在于，

在前述浮栅的两侧壁再设置侧壁绝缘膜；

前述浮栅与前述第一杂质扩散层的间距与前述侧壁绝缘膜的底部厚度相等。

19.根据权利要求15所述的非易失性半导体存储装置，其特征在于，

还具备：

设置在前述半导体基板内的N型的第四杂质扩散层；

设置在前述半导体基板内且与前述第四杂质扩散层离开设置的N型的第五杂质扩散层；

在前述第四杂质扩散层与前述第五杂质扩散层之间设置的其它沟道区域，

并且前述浮栅的扩展区域与前述其它沟道区域进一步重叠。

20.一种非易失性存储器阵列，其特征在于，具备：

根据权利要求19所述的、且配置成行列状的非易失性半导体存储装置；

连接在非易失性半导体存储装置的第二杂质扩散层上的第一晶体管；

连接在前述第四杂质扩散层上的第二晶体管；

共同连接在非易失性半导体存储装置的第一杂质扩散层上的消去线；

共同连接在前述第一晶体管的栅极电极以及前述第二晶体管的栅极电极上的字线；

共同连接在前述第一晶体管的漏极上的写入用位线；

共同连接在前述第二晶体管的漏极上的读出用位线。

21.一种非易失性存储器阵列，其特征在于，具备：

根据权利要求19所述的、且配置成行列状的非易失性半导体存储装置；

连接在非易失性半导体存储装置的第二杂质扩散层上的第一晶体管；

连接在前述第四杂质扩散层上的第二晶体管；

共同连接在非易失性半导体存储装置的第一杂质扩散层上的消去线；

连接在前述第一晶体管的栅极电极上的写入用字线；

连接在前述第二晶体管的栅极电极上的读出用字线；

共同连接在前述第一晶体管的漏极上的写入用位线；

共同连接在前述第二晶体管的漏极上的读出用位线。

22.一种非易失性存储器阵列，其特征在于，具备：

根据权利要求19所述的、且配置成行列状的非易失性半导体存储装置；

连接在非易失性半导体存储装置的第二杂质扩散层上的第一晶体管；

共同连接在非易失性半导体存储装置的第一杂质扩散层上的消去线；

连接在前述第一晶体管的栅极电极上的写入用字线；

共同连接在前述第一晶体管的漏极上的写入用位线；

共同连接在前述第四杂质扩散层上的读出用位线。

23.一种非易失性半导体存储装置的制造方法，其特征在于，具备：

第一工序，在与P型的半导体基板内的沟道区域邻近的主区域以及与前述主区域邻接的扩展区域中注入N型的杂质；

第二工序，按照与前述沟道区域以及前述扩展区域重叠的方式，在前述半导体基板的上通过绝缘膜形成未叠层控制栅极的浮栅；

第三工序，在前述浮栅的侧壁形成侧壁绝缘膜；

第四工序，在与前述主区域相反侧的前述浮栅的侧壁绝缘膜的外侧区域，注入N型的杂质。

24.根据权利要求23所述的非易失性半导体存储装置的制造方法，其特征在于，

在前述第一工序中，注入比前述第四工序中注入的杂质扩散速度更高的杂质；

还包含第五工序，通过使在前述第一工序中注入的杂质热扩散，在前述沟道区域使前述浮栅与热扩散的杂质区域重叠。

25.根据权利要求23所述的非易失性半导体存储装置的制造方法，其特征在于，

在前述第一工序中，在与前述非易失性半导体存储装置并行制造的耗尽型MOSFET的沟道区域中注入前述N型的杂质。

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