JPWO2006070475A1 - 半導体装置 - Google Patents

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Abstract

本発明の半導体記憶装置においては、第１に、トンネル膜の膜厚とこの上部に設けられるトップ膜の膜厚を、何れもＦＮトンネリング領域の膜厚（４ｎｍ以上）に設定する。トンネル膜とトップ膜の膜厚が何れもＦＮトンネリング領域の膜厚とすることで、データ保持特性を向上させることができる。第２に、隣接して設けられるアシストゲート間の基板領域に基板と同じ伝導型の不純物領域を高濃度で設ける。このような高濃度不純物領域を設けると、アシストゲートへのバイアス印加時において形成される空乏層の厚さが顕著に薄くなるため、当該空乏層領域に発生したバンド間ホットホールが電荷蓄積領域に注入されて電子と対消滅することとなるため、データの消去が容易化される。

Description

本発明は半導体装置に関し、より詳細には、高いデータ保持特性とデータ消去の容易化を可能とするＳＯＮＯＳ型不揮発性メモリ技術に関する。
従来、電子機器への組み込み用不揮発性メモリとしては浮遊ゲート技術を用いたフラッシュメモリが広く用いられてきた。しかし、フラッシュメモリの高記憶密度化実現のためのメモリセルの微細化が進行して製造プロセスルールが９０ｎｍ以下程度になると、浮遊ゲート技術でフラッシュメモリを設計することには限界が出てくる。これは、サイズの小さな浮遊ゲート方式メモリでは、データの書き込みと消去のために設けられることとなる高電圧トランジスタの形成領域の面積が相対的に広くならざるを得ず製造コストが上昇してしまったり、或いはメモリエラーやデータ喪失の恐れがあるために信頼性を損なうことなくセル部分を小さくすることが困難となるなどの理由による。
これに対して、薄膜ストレージ方式の不揮発性メモリは、ポリシリコンで形成したゲートの下方に設けられた２つの絶縁膜（酸化膜）の間に電荷を蓄積することでメモリ・ビットを保存する。このような薄膜ストレージ方式の不揮発性メモリとしてはシリコン酸化窒化酸化シリコン（ＳＯＮＯＳ：Silicon Oxide Nitride Oxide Silicon）型不揮発性メモリやナノクリスタルメモリがあり、これはシリコン酸化膜に挟まれたシリコン窒化膜（ＯＮＯ：酸化膜／窒化膜／酸化膜）内に電荷を蓄積させる構成のメモリである。このような薄膜ストレージ方式の特長は、窒化膜中のトラップ（またはナノ結晶）が電荷を保持するように設計されているために蓄積電荷が他のストレージ領域に移動することが阻止され、浮遊ゲート方式において生じ得るような電荷損失が抑制されてメモリとしてのデータ保持特性が向上するという点にある。
ところで、不揮発性メモリの技術分野において単位セルを多ビット化するためのメモリセル構造としてはＮＲＯＭ（nitride read-only memory）の２ビット／セルがある（例えば、特許文献１およびそこで引用されている文献を参照）。
図１はＮＲＯＭの動作原理を説明するための図で、ＮＲＯＭの単位セルの断面の概略が図示されている。このＮＲＯＭは、ｐ型伝導型のシリコン基板１０の表面近傍領域にｎ型ドーパントを注入して形成された第１および第２のビットライン１２ａ、１２ｂが相互が電気的に分離するように設けられており、この上に形成されたＬＯＣＯＳ １３の薄膜領域下の半導体基板表面領域にＯＮＯ構造（酸化膜／窒化膜／酸化膜の積層膜）１４が設けられている。そして、ＯＮＯ構造１４下方の（ＬＯＣＯＳ １３の薄膜領域下方の）半導体基板１１表面領域にゲートが形成されるように、多結晶シリコンのワードライン（ゲートライン）１５が形成されている。すなわち、ＮＲＯＭのメモリ・セル・トランジスタの基本構造では、従来のｎチャネルＭＯＳ−ＦＥＴと概ね同様であるが、ゲート誘電体膜に替えてＯＮＯ構造の電子捕獲層が用いられている。
このようなＮＲＯＭセルに書き込みを行う場合には、例えば、ゲートライン１５に所定のバイアスＶｇを印加し、第１のビットライン１２ａを接地する一方で第２のビットライン１２ｂに正のバイアスＶｂ２を印加すると、第１のビットライン１２ａと第２のビットライン１２ｂとの間にチャネルが形成され、このチャネルを第１のビットライン１２ａ側から第２のビットライン１２ｂ側へと伝導する電子がＯＮＯ構造１４の一方端部領域（第２のビット）１６ｂに捕獲・蓄積される。
また、第１のビットライン１２ａと第２のビットライン１２ｂに印加するバイアス条件を逆転させれば、チャネルを第２のビットライン１２ｂ側から第１のビットライン１２ａ側へと伝導する電子をＯＮＯ構造１４の他方端部領域（第１のビット）１６ａに捕獲・蓄積させることができる。
一方、このようなＮＲＯＭセルで読み出しを行う場合には、ゲートライン１４に所定のバイアスＶｇ´を印加し、第２のビットライン１２ｂを接地する一方で第１のビットライン１２ａに正のバイアスＶｂ１´を印加すると、（第２のビット）１６ｂの読み出しができる。また、第１のビットライン１２ａと第２のビットライン１２ｂに印加するバイアス条件を逆転させれば、（第１のビット）１６ａの読み出しが可能である。
なお、電荷捕獲領域である第１のビット１６ａおよび第２のビット１６ｂの幅は、２つのビットライン１２ａと１２ｂとの間に形成されるチャネルの幅よりも充分に狭くなるように設計されるので、これら２つのビット１６ａ、１６ｂが相互に影響を及ぼすことはなく、それぞれのビットについて独立して書き込み・読み出しができる。
特開２００１−１５６２７５号公報
このように、ＮＲＯＭは第１のビットライン１２ａと第２のビットライン１２ｂに印加するバイアス条件を逆転させることで１つのトランジスタに２つのビット情報を蓄えることができる。また、最小加工寸法をＦとしたときに１セル当たり４Ｆ２の微細化を達成することができるので、極めて高集積なメモリを実現することができる。
ところで、最小加工寸法Ｆはフォトリソグラフィの最小加工線幅で決まるが、４Ｆ２の面積のセルを実現しようとする際には以下のような困難が伴う。
バーチャルグラウンドアレイ構造を作製するに当たっては、通常は拡散層により埋め込みラインを形成し、これをその都度の目的にあわせてソースラインまたはビットラインとして使用する。ところが、このような拡散層はイオン注入により形成されるものであるため、注入イオンがシリコン基板の結晶格子と衝突したり、あるいはイオン注入後に受ける熱処理によってシリコン結晶中を拡散したりするために、拡散層の幅をフォトリソグラフィの限界にまで微細化することは困難である。また、このようなフォトリソグラフィ技術の限界を克服するために、サイドウォールなどを設けることでハードマスクによるセルフアラインプロセスを利用することとすると、デバイス製造プロセスが複雑化してしまう。
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、高いデータ保持特性とデータ消去の容易化を可能とするＳＯＮＯＳ型不揮発性メモリ技術を提供することにある。
本発明は、半導体基板と、ワードライン下方に設けられた少なくともトンネル酸化膜とストレージ膜とを有し、前記半導体基板上に設けられた電荷蓄積領域と、半導体基板上に形成されたゲート絶縁膜上に設けられたアシストゲートと、隣り合う前記アシストゲート間の前記半導体基板中であって、該半導体基板と同じ伝導型の高濃度不純物領域とを有する半導体装置である。
前記高濃度不純物領域は前記アシストゲートの外縁部にまで延在している構成とすることができる。前記トンネル酸化膜の膜厚は４ｎｍ以上、５ｎｍ以上、６ｎｍ以上、７ｎｍ以上、又は１０ｎｍ以上のいずれかに設定することができる。前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は４ｎｍ以上、５ｎｍ以上、６ｎｍ以上、７ｎｍ以上又は１０ｎｍ以上のいずれかに設定することができる。前記トンネル酸化膜は、ＦＮトンネリングが支配的な膜厚を有することが好ましい。前記アシストゲートの側壁側に、サイドウォールを備えている構成とすることができる。前記サイドウォールは、前記アシストゲート側壁に形成された蓄積電荷領域の一部であることが好ましい。前記蓄積電荷領域は、前記アシストゲートの下に設けられている構成とすることができる。前記トンネル酸化膜は、前記アシストゲートの下に位置するゲート絶縁膜を含む構成とすることができる。前記蓄積電荷領域は、前記アシストゲートを被覆するように設けられている構成とすることができる。互いに隣接して配置された前記アシストゲート間の前記半導体基板の表面領域は、Ｕ字状の抉れ加工が施されている構成とすることができる。
本発明は、半導体基板上にゲート絶縁膜を介してアシストゲートを形成する工程と、隣り合う前記アシストゲート間の前記半導体基板中に、該半導体基板と同じ伝導型の高濃度不純物領域を形成する工程と、前記半導体基板上に、少なくともトンネル酸化膜とストレージ膜とを有する電荷蓄積領域を形成する工程とを有する半導体装置の製造方法である。この製造方法は、前記半導体基板にＵ字状溝を形成する工程を含み、前記電荷蓄積領域は前記Ｕ字状溝を含む前記半導体基板上に形成される構成とすることができる。また、製造方法は、前記アシストゲートの側面に沿って設けられたサイドウォールを形成する工程を含む構成とすることができる。
本発明は、半導体基板と、ワードライン下方に設けられた少なくともトンネル酸化膜とストレージ膜とを有し、前記半導体基板上に設けられた電荷蓄積領域と、半導体基板上に形成されたゲート絶縁膜上に設けられたアシストゲートと、隣り合う前記アシストゲート間の前記半導体基板中に形成された略Ｕ字状の窪みとを有する半導体装置を含む。
本発明では、第１に、トンネル膜の膜厚とこの上部に設けられるトップ膜の膜厚を、何れもＦＮトンネリング領域の膜厚（４ｎｍ以上）に設定したので、高いデータ保持特性をもつＳＯＮＯＳ型不揮発性メモリ技術が提供される。
本発明では、第２に、隣接して設けられるアシストゲート間の基板領域に、基板と同じ伝導型の不純物領域を高濃度で設けることとしたので、データ消去の容易化を可能とするＳＯＮＯＳ型不揮発性メモリ技術が提供される。
ＮＲＯＭの動作原理を説明するための、単位セルの断面概略図である。 本発明の実施例１に係るメモリセルの断面を示す図である。 実施例１の動作原理を示す図である。 実施例１の製造方法（その１）を示す図である。 実施例１の製造方法（その２）を示す図である。 実施例１の製造方法（その３）を示す図である。 実施例１の製造方法（その４）を示す図である。 実施例１の製造方法（その５）を示す図である。 実施例１の製造方法（その６）を示す図である。 実施例１の製造方法（その７）を示す図である。 実施例１の製造方法（その８）を示す図である。 実施例１の製造方法（その９）を示す図である。 本発明の実施例２に係るメモリセルの断面図を示す図である。 実施例２の製造方法（その１）を示す図である。 実施例２の製造方法（その２）を示す図である。 実施例２の製造方法（その３）を示す図である。 実施例２の製造方法（その４）を示す図である。 実施例２の製造方法（その５）を示す図である。 実施例２の製造方法（その６）を示す図である。 実施例２の製造方法（その７）を示す図である。 実施例２の製造方法（その８）を示す図である。 本発明の実施例３に係るメモリセルの断面図を示す図である。 実施例３の製造方法（その１）を示す図である。 実施例３の製造方法（その２）を示す図である。 実施例３の製造方法（その３）を示す図である。 実施例３の製造方法（その４）を示す図である。 実施例３の製造方法（その５）を示す図である。 実施例３の製造方法（その６）を示す図である。 本発明の実施例４に係るメモリセルの断面図を示す図である。 実施例４の製造方法（その１）を示す図である。 実施例４の製造方法（その２）を示す図である。 実施例４の製造方法（その３）を示す図である。 実施例４の製造方法（その４）を示す図である。 実施例４の製造方法（その５）を示す図である。 実施例４の製造方法（その６）を示す図である。 実施例４の製造方法（その７）を示す図である。 実施例４の製造方法（その８）を示す図である。 実施例４の製造方法（その９）を示す図である。 本発明の実施例５に係るメモリセルの断面図を示す図である。 実施例５の製造方法（その１）を示す図である。 実施例５の製造方法（その２）を示す図である。 実施例５の製造方法（その３）を示す図である。 実施例５の製造方法（その４）を示す図である。 実施例５の製造方法（その５）を示す図である。
以下に、図面を参照して、本発明を実施するための形態について説明する。
詳細は後述するが、本発明の半導体記憶装置においては、第１に、ストレージ膜を上下から挟んでＯＮＯ構造（電荷蓄積領域）を構成するトンネル膜の膜厚とトップ膜の膜厚を、何れもＦＮトンネリング領域の膜厚（４ｎｍ以上）に設定する。トンネル膜とトップ膜の膜厚を何れもＦＮトンネリング領域の膜厚とすることで、データ保持特性を向上させることができる。
第２に、アシストゲートを設けることとし、隣接して設けられたアシストゲート間の基板表面近傍領域に、この基板と同じ伝導型の高濃度の不純物領域を設ける。なお、この高濃度不純物領域はアシストゲートの外縁部下方領域にまで延在して設けられる。このような高濃度不純物領域を設けると、アシストゲートへのバイアス印加時において、反転層とこれに隣接する高濃度不純物領域との間に形成される空乏層の厚さが顕著に薄くなる。このため、従来の構造では反転層の周辺に均一な空乏層が形成されていたのに対して、反転層端部領域（すなわち、アシストゲートの外縁部下方領域）の空乏層の厚みを薄くすることができる。したがって、当該空乏層領域には高い電界が印加されることとなってバンド間ホットホールが発生するが、このホットホールがＯＮＯ構造のストレージ膜中の電荷蓄積領域に注入されてこの領域に蓄積されている電子と電子正孔対消滅することとなるため、データ消去が容易化される。
本発明の実施態様を説明する前に、本発明をなすに至った理論的考察について以下に説明する。イオン注入により拡散層を形成してこれを埋め込みライン（ソースラインまたはビットライン）として使用することとすると、注入イオンが結晶格子と衝突したりその後の熱処理によって拡散したりするために、拡散層の幅をフォトリソグラフィの限界まで微細化することは困難であることは既に説明した。このような不都合を解決するために、電極側にアシストゲートを設け、このアシストゲートへのバイアス印加により形成される反転層を配線層として用いると、アシストゲートの加工寸法はそのままで反転層を「埋め込みライン」として利用することができるため、フォトリソグラフィの限界まで微細化できることとなる。
これと類似する着想に基づいて提案されているメモリセルの構成例としては、特許文献１の「メモリセルの第３形態」（以降では、「先行例」という）として記載されている構造がある。しかしながら、以下に説明するように、この先行例には、データ保持の観点から酸化膜の膜厚設定に問題がある。
この先行例では、メモリセル内の拡散層の配線に代えてスイッチトランジスタ部のＭＯＳ反転層を配線として用いることとしている。そして、書き込みはホットエレクトロンのソースサイド注入方式を採り、読み出しも同方向の電流を検出することとしており、メモリセル内において反対方向の動作も可能となるので、１個のメモリセルが２ビット動作を行うことができるものである。そして、メモリトランジスタ部に形成されるトンネル酸化膜の膜厚を（ＦＮトンネリング領域の）５ｎｍ程度とし、この上部に設けるトップ酸化膜の膜厚を（ダイレクトトンネリング領域の）３ｎｍ程度としている。なお、消去の方式は、ゲート電極側への電子の引き抜きによる方式としている。
特許文献１には明確には説明されていないが、上述したような構成とするのは次のような理由によるものと考えられる。当該先行例では、拡散層を一切用いることなくメモリセルアレイを構成しているため、基板側への電子の引き抜きを行おうとすると、反転層側へ電子を引き抜く必要がある。そかしながら、電子の引き抜きに好都合なバイアス条件（すなわちゲート電極が負）においては、反転層はアシストゲートの下部から広がることはない。つまり、反転層は電子の蓄積されている部分（すなわちチャネル部）までは到達しない。したがって、基板側への引き抜きは不可能となる。このため、必然的にゲート電極側へ電子を引き抜かざるを得なくなる。
このような電子の引き抜きとする場合には、次のような理由により、トップ酸化膜の膜厚を３ｎｍ程度に薄くする必要が生じる。良く知られているように、１０ｎｍ以下程度の厚さの酸化膜中の電子の伝導メカニズムは、ＦＮトンネリングとダイレクトトンネリングの２つに大別され、実際の電子伝導はこれら２つの伝導メカニズムの和として考えることができる。
このうち、ＦＮトンネリング現象は、酸化膜の膜厚が４ｎｍ以上のとき、特に５ｎｍ以上で支配的であり、ＦＮトンネリング電流の大きさは電界で決まり、酸化膜の膜厚には殆ど依存しない。一方、ダイレクトトンネリング現象は、酸化膜の膜厚が４ｎｍより薄いとき、特に３ｎｍ以下で支配的となり、その電流量は例え電界の強さが同一であっても酸化膜の膜厚に依存して変化する。
電子の引き抜きによりデータ消去を行う場合には、ゲート電極側に電子を引き抜くか基板側に電子を引き抜くかの選択があり得るが、何れの側に電子を引き抜くにせよ、電子の引き抜き側の酸化膜がダイレクトトンネリング領域の膜厚となるように薄くしておく必要がある。これは、ＦＮトンネリングの伝導メカニズムは印加されている電界強度のみに依存するので、ＦＮトンネリング領域の膜厚範囲（４ｎｍ以上の膜厚範囲）で酸化膜厚に差を設けたとしても、電子の引き抜きと同時に反対側から電子の流れ込みも発生してしまい実質的に消去が困難となるからである。上記先行例の場合は、ゲート電極側への電子の引き抜きにより消去を行うこととしているので、トップ酸化膜の膜厚をダイレクトトンネリング領域の３ｎｍとし、トンネル膜の５ｎｍ（ＦＮトンネリング領域の膜厚）よりも薄くしている。
しかしながら、トップ膜とトンネル膜の何れか一方にでもダイレクトトンネリング領域の膜厚の酸化膜を用いることとすると、トップ膜とトンネル膜の双方にＦＮトンネリング領域の膜厚の酸化膜を用いた場合と比較して、データ保持特性に劣るという問題がある。
そこで、本発明においては、トンネル膜の膜厚およびトップ膜の膜厚を、何れもＦＮトンネリング領域の膜厚とするのである。具体的には、これらの膜厚を４ｎｍ以上に設定する。このようにトンネル膜とトップ膜の膜厚が何れもＦＮトンネリング領域の膜厚とすることで、データ保持特性を向上させることができる。なお、データ保持特性を向上させるためには、これらの膜厚は４ｎｍよりも厚く設定することが好ましく、例えば、５ｎｍ以上、好ましくは７ｎｍ以上、より好ましくは１０ｎｍ以上とする。膜厚を大きくすればするほど、データ保持特性を向上させることができる。
また、単にトップ膜とトンネル膜の双方にＦＮトンネリング領域の膜厚の酸化膜を用いることとするだけでは消去が困難となってしまう。さらに、トンネル膜とトップ膜を同じ膜厚とした場合は、それがダイレクトトンネリング領域の膜厚であっても、双方の伝導の電界依存性が同じなので、両方ともＦＮトンネリング領域の膜厚にした場合と同様に消去が困難となる問題が生じる。
そこで、本発明においては、隣接して設けられるアシストゲート間の基板領域に基板と同じ伝導型の不純物領域を高濃度で設ける。このような高濃度不純物領域を設けると、アシストゲートへのバイアス印加時において、反転層とこれに隣接する高濃度不純物領域との間に形成される空乏層の厚さが顕著に薄くなる。このため、当該空乏層領域に高い電界が印加されることとなってバンド間ホットホールが発生し、このホットホールがＯＮＯ構造の電荷蓄積領域に注入されてこの領域に蓄積されている電子と対消滅することとなるため、データの消去が容易化される。なお、消去時のバイアスとして、例えば、基板に０Ｖ、反転層に５Ｖ、アシストゲートに８Ｖ、ワードラインに−５Ｖを印加する。
以下に、本発明の実施形態について説明する。
本実施例は、トンネル酸化膜とストレージ窒化膜とトップ酸化膜を順次積層させたＯＮＯ構造を、アシストゲート形成後に形成する場合であって、かつアシストゲートの側壁にサイドウォールを設けない態様に関する。
図２は、本発明の第１の実施形態のメモリセルの断面を説明するための図で、この図において、符号１０１は半導体基板、１０２はトンネル酸化膜、１０３はシリコン窒化膜のストレージ膜、１０４はストレージ膜１０３上に設けられたトップ酸化膜であり、これらのトンネル酸化膜１０２とストレージ膜１０３とトップ酸化膜１０４の積層構造がＯＮＯ構造１０５を構成している。なお、既に説明したように、トンネル膜１０２とトップ膜１０４の膜厚は何れもＦＮトンネリング領域の膜厚の酸化膜となるように４ｎｍ以上とされている。
ＯＮＯ構造１０５は半導体基板１０１表面に形成されたゲート絶縁膜１０６上に形成されており、このゲート絶縁膜１０６上に所定間隔で設けられたアシストゲート１０７を被覆している。そして、ＯＮＯ構造１０５の全面にはワードライン１０８が成膜されている。隣接して設けられたアシストゲート１０７の間の半導体基板１０１表面領域には、半導体基板１０１と同じ伝導型の不純物領域１０９が高濃度で設けられている。なお、ここでは、半導体基板１０１はｐ型シリコン基板であるものとするので、高濃度不純物領域１０９はｐ＋となる。
このような構成は、上述した先行例の構成と比較して、アシストゲート１０７相互間の半導体基板１０１表面領域に高濃度不純物領域１０９が設けられていることと、トンネル膜１０２とトップ膜１０４の膜厚が何れも４ｎｍ以上とされている点が異なっている。
この第１の実施形態では、上述した理由によりデータ保持特性を向上させることができること、およびデータの消去が容易化されることの他に、アシストゲート１０７下のゲート絶縁膜１０６をＯＮＯ構造１０５よりも薄くできるため、反転層配線の形成のための動作に余裕を持たせることができるという特長がある。
図３（Ａ）は、消去時の動作電圧の一例を示す。図示する電圧は半導体基板１０１がｐ型の場合である。Ｎ型の半導体基板１０１を用いた場合には領域１０９はｎ＋となり、図示の動作電圧の正負は逆転する。アシストゲート１０７の下方であってゲート絶縁膜１０６の直下に、反転層１０００が形成されている。反転層１０００の厚みは極めて薄いものであるが、図面の関係上有限の厚さで図示してある。また、破線で示す空乏層１００２が反転層１０００から延びている。図３（Ｂ）は、ストレージ膜１０３中に蓄積された電荷を示す。空乏層１００２の厚みの最も薄いところでバンド間トンネリング現象が起こりやすくなる。バンド間トンネル電流を矢印で示す。バンド間トンネリング現象で発生したホールが矢印の向きに加速され、ホットホールとなってトンネル酸化膜１０２のポテンシャル障壁を乗り越えられるようになり、ワードライン１０８に印加したバイアスに引っ張られて、ストレージ膜１０３へと注入され、蓄積されていた電子を中和することで消去が行われる。なお、読み出し及び書き込み動作は特許文献１に記載の動作と同様であるので、ここでの説明は省略する。
次に、実施例１の製造方法を説明する。図４に示すように、例えばｐ型の半導体基板１０１を用意する。次に、図５に示すように、アシストゲート１０７のゲート絶縁膜１０６を、例えば熱酸化で形成する。次に、アシストゲート１０７の電極材料１０７ａをゲート絶縁膜１０６上に形成する。例えば、熱ＣＶＤを用い、例えばリン（Ｐ）ドープトアモルファスシリコンを堆積する。次に、図６に示すように、リソグラフィとエッチングを用いて電極材料１０７ａをパターニングしてアシストゲート１０７を形成する。この処理で用いたレジストは残しておく。次に、図７に示すように、高濃度不純物領域１０９を半導体基板１０１中に形成する。この処理の一例を示す：イオン注入（ドーパント：Ｂ（ボロン）好ましくはＢＦ２、ドーズ量：１ｅ１２〜１ｅ１７（ａｔｏｍｓ／ｃｍ２）、好ましくは１ｅ１３〜１ｅ１６、さらに１ｅ１３〜３ｅ１４ 、加速エネルギー： １０ｋｅＶ〜２００ｋｅＶ、好ましくは１０ｋｅＶ〜１００ｋｅＶ、さらに１０ｋｅＶ〜７０ｋｅＶ。
次に、図８に示すように、アッシング及び硫酸過水を用いた洗浄処理によりレジストを剥離する。そして、図９に示すように、トンネル酸化膜１０２を形成する。この際、同時にアシストゲート１０７の周囲も酸化されて酸化層１０２ｂが形成される。次に、図１０に示すように、例えば熱ＣＶＤにより窒化膜（Ｓｉ3Ｎ4）を１０ｎｍ堆積させ、ストレージ膜１０３を形成する。次に、図１１に示すように、例えば熱ＣＶＤにより酸化膜を形成させることでトラップ酸化膜１０４を形成する。最後に、トラップ酸化膜１０４上にワードライン１０８を形成する。この処理は例えば熱ＣＶＤでアンドープトポリシリコンを堆積させ、続いてポリシリコンに対してＡｓやＰなどの不純物を注入した後、リソグラフィとエッチング処理により横方向にポリシリコンをエッチングする。
本実施例は、トンネル酸化膜とストレージ窒化膜とトップ酸化膜を順次積層させたＯＮＯ構造を、アシストゲート形成後に形成する場合であって、かつアシストゲートの側壁にサイドウォールを設けないことに加え、アシストゲート相互間の半導体基板表面領域をＵ字型に抉った態様に関する。
図１３は、本発明の第２の実施形態のメモリセルの断面を説明するための図で、この図において、図２と同一性を持つ要素には同じ符号を付している。なお、ここでも、トンネル膜１０２とトップ膜１０４の膜厚は何れもＦＮトンネリング領域の膜厚の酸化膜となるように４ｎｍ以上とされている。
この第２の実施形態では、互いに隣接して配置されたアシストゲート間の半導体基板の表面領域は、Ｕ字状の抉れ加工が施されている。このようなＵ字状の抉れ加工、つまり略Ｕ字状の溝は、後述するように、公知のフォトリソグラフィ技術とドライエッチング技術を用いて実行可能である。
この半導体基板１０１表面に設けたＵ字型の形状により、第１の実施形態と比較して、チャネルが長くなっている。そのため、ショートチャネル効果への耐性が高く、メモリセルアレイの縮小化を図った場合でも、デバイスとしての動作に余裕ができるという特長がある。
図１４に示すように、例えばｐ型の半導体基板１０１を用意する。次に、図１５に示すように、アシストゲート１０７のゲート絶縁膜１０６を、例えば熱酸化で形成する。次に、アシストゲート１０７の電極材料１０７ａをゲート絶縁膜１０６上に形成する。例えば、熱ＣＶＤを用い、例えばリン（Ｐ）ドープトアモルファスシリコンを堆積する。次に、図１６に示すように、リソグラフィとエッチングを用いて電極材料１０７ａをパターニングしてアシストゲート１０７を形成する。この処理で用いたレジストは残しておく。次に、図１７に示すように、高濃度不純物領域１０９を半導体基板１０１中に形成する。この処理でのイオン注入の一例を示す。ドーパント：Ｂ（ボロン）好ましくはＢＦ２、ドーズ量：１ｅ１２〜１ｅ１７（ａｔｏｍｓ／ｃｍ２）、好ましくは１ｅ１３〜１ｅ１６、さらに１ｅ１３〜３ｅ１４ 、加速エネルギー： １０ｋｅＶ〜２００ｋｅＶ、好ましくは１０ｋｅＶ〜１００ｋｅＶ、さらに１０ｋｅＶ〜７０ｋｅＶ。
次に、図１８に示すように、例えばエッチングにより、半導体基板１０１にＵ字溝１２１を形成する。次に、図１９に示すように、アッシング及び硫酸過水を用いた洗浄処理によりレジストを剥離する。次に、図２０に示すように、熱酸化又はプラズマ酸化を用いて、トンネル酸化膜１０２を半導体基板１０１の全面に形成する。ここのトンネル酸化膜１０２は、Ｕ字に掘った溝１２１の内側に形成する必要があるので、基板結晶の面方位依存性の少ない方法により均一に形成することが望ましい。平坦な基板ならば、当然膜質の観点では熱酸化が望ましいが、このように曲率を持った溝の内側では面方位依存性が大きく、膜厚が均一でないという問題が生じる。そこで、膜質においても熱酸化と遜色がなく、面方位依存性が非常に少ない酸化の方法として知られているプラズマ酸化を用いるとよい。プラズマ酸化とは少なくとも酸素ガスを含むガスをマイクロ波やＲＦなどを用いてプラズマにし、ウェーハ表面をそのプラズマに晒すことで直接酸化するものである。特に、プラズマ密度を高めるために希ガスを添加するとよい。希ガスとしては、Ｈｅ、Ｎｅ、Ａｒがよく用いられるが、さらにＫｒやＸｅを用いると電子温度が低くなるのでなお望ましい。また、プラズマとしては1e12/cm3以上の高密度且つ7eV以下の低いイオン照射エネルギーを実現できることからマイクロ波励起の表面波プラズマが望ましい。さらに、ウェーハ面内の均一性という観点から、ラジアルラインスロットアンテナを用いたものであればなお良い。
次に、図２１に示すように、例えば熱ＣＶＤにより窒化膜を１０ｎｍ堆積して、ストレージ膜１０３を形成する。
本実施例は、トンネル酸化膜とストレージ窒化膜とトップ酸化膜を順次積層させたＯＮＯ構造を、アシストゲート形成前に形成する場合であって、かつアシストゲートの側壁にサイドウォールを設けない態様に関する。
図２２は、本発明の第３の実施形態のメモリセルの断面を説明するための図で、この図において、図２と同じ要素には同じ符号を付しているが、半導体基板１０１表面に形成されたＯＮＯ構造１０５の上にアシストゲート１０７が形成されている。また、図中に符号１１１で示したのは、アシストゲート１０７上面および側面に形成された絶縁膜である。
なお、この構成においては、ＯＮＯ構造１０５を構成するトンネル酸化膜１０２はゲート絶縁膜を兼ねる。また、ここでも、トンネル膜１０２とトップ膜１０４の膜厚は何れもＦＮトンネリング領域の膜厚の酸化膜となるように４ｎｍ以上とされている。
この第３の実施形態では、ＯＮＯ構造１０５のトンネル膜１０２がアシストゲート１０７のゲート絶縁膜を兼ねるため、製造工程が簡略になるという特長がある。また、アシストゲート１０７下にも電荷を蓄積することができ、閾値のウィンドウが広くなるのでデバイスの動作に余裕ができるという特長もある。
次に、実施例３の製造方法を説明する。まず、図２４に示すように、例えばｐ型の半導体基板１０１を用意する。次に、ＯＮＯ膜１０２−１０４を形成する。例えば、トンネル酸化膜１０２を熱酸化で形成し、次に熱ＣＶＤにより窒化膜を１０ｎｍ堆積させることでストレージ膜１０３を形成し、最後に熱ＣＶＤによりシリコン酸化膜（ＳｉＯ2）を堆積させることでトップ酸化膜１０４を形成する。また、この方法に代えて、トンネル酸化膜１０２を熱酸化で形成し、次に熱ＣＶＤにより窒化膜を１５ｎｍ堆積させることでストレージ膜１０３を形成し、最後に熱酸化（ウェット酸化又はプラズマ酸化）によりトップ酸化膜１０４を形成してもよい。このようにしてＯＮＯ膜１０２−１０４を形成した後に、熱ＣＶＤによりリンドープトアモルファスシリコンの電極材料１０７ａを堆積させる。
次に、図２５に示すように、リソグラフィとエッチングを用いて電極材料１０７ａをパターニングしてアシストゲート１０７を形成する。次に、図２６に示すように、高濃度不純物領域１０９を半導体基板１０１中に形成する。この処理でのイオン注入の一例を示す。ドーパント：Ｂ（ボロン）好ましくはＢＦ２、ドーズ量：１ｅ１２〜１ｅ１７（ａｔｏｍｓ／ｃｍ２）、好ましくは１ｅ１３〜１ｅ１６、さらに１ｅ１３〜３ｅ１４ 、加速エネルギー： １０ｋｅＶ〜２００ｋｅＶ、好ましくは１０ｋｅＶ〜１００ｋｅＶ、さらに１０ｋｅＶ〜７０ｋｅＶ。次に、図２７に示すように、例えば熱酸化により、アシストゲート１０７の周囲に絶縁膜１１１を形成する。最後に、トラップ酸化膜１０４上にワードライン１０８を形成する。この処理は例えば熱ＣＶＤでアンドープトポリシリコンを堆積させ、続いてポリシリコンに対してＡｓやＰなどの不純物を注入した後、リソグラフィとエッチング処理により横方向にポリシリコンをエッチングする。
本実施例は、アシストゲート形成後に、トンネル酸化膜とストレージ窒化膜とを積層させる場合であって、かつアシストゲートの側壁にサイドウォールを設けた態様に関する。
図２９は、本発明の第４の実施形態のメモリセルの断面を説明するための図で、この図において、図２と同じ要素には同じ符号を付しているが、アシストゲート１０７の側壁に新たにサイドウォール１１０が設けられている。なお、ここでも、トンネル酸化膜１０２の膜厚は何れもＦＮトンネリング領域の膜厚の酸化膜となるように４ｎｍ以上とされている。実施例４の電荷蓄積領域は、トンネル酸化膜１０２とストレージ膜１０３とからなる。
この実施態様では、第１の実施形態に比較して、アシストゲート１０７の側壁にサイドウォール１１０が形成されていて、ＯＮＯ構造１０５のうちの少なくともストレージ膜（窒化膜）１０３がサイドウォール１１０の間で切れている点が異なっている。
この第４の実施形態では、ストレージ膜１０３が切れていることにより、電子がチャネル中央へ書き込まれてしまうことによる、消去の困難化とＣＢＤ（コンプレメンタリ・ビット・ディスターブ）の増大が抑制できるという特長がある。
次に、実施例４の製造方法を説明する。まず、図３０に示すように、例えばｐ型の半導体基板１０１上に熱酸化によりゲート絶縁膜１０６を形成し、その上に電極材料１０７ａを熱ＣＶＤにより堆積させる。次に、図３１に示すように、アシストゲート１０７を形成する。次に、図３２に示すように、高濃度不純物領域１０９を半導体基板１０１中に形成する。イオン注入の条件の一例は、前述した通りである。次に、図３３に示すように、アッシング及び硫酸過水を用いた洗浄処理によりレジストを剥離した後、トンネル酸化膜１０２を形成する。この場合、前処理（フッ酸）でアシストゲート１０７間のゲート絶縁膜１０６を除去し、続いて半導体基板１０１とアシストゲート１０７の周囲を熱酸化する。次に、図３４に示すように、例えば熱ＣＶＤにより窒化膜を１０ｎｍ堆積させて、ストレージ膜１０３を形成する。
次に、図３５に示すように、ＳｉＯ2等のサイドウォール材料１１０ａを熱ＣＶＤで堆積させる。そして、図３６に示すように、ＳｉＯ2をエッチバックしてストレージ膜１０３で止めることで、サイドウォール１１０を形成する。次に、図３７に示すように、サイドウォール間の窒化膜をエッチングにより除去する。この時、アシストゲート１０７上の窒化膜も除去される。最後に、図３８に示すように、ワードライン１０８を形成する。
本実施例は、トンネル酸化膜とストレージ窒化膜とトップ酸化膜を順次積層させたＯＮＯ構造を、アシストゲート形成前に形成する場合であって、かつアシストゲートの側壁にサイドウォールを設けた態様に関する。
図３９は、本発明の第５の実施形態のメモリセルの断面を説明するための図で、この図において、図５と同じ要素には同じ符号を付している。なお、ここでも、トンネル膜１０２とトップ膜１０４の膜厚は何れもＦＮトンネリング領域の膜厚の酸化膜となるように４ｎｍ以上とされている。
この実施態様でも、第４の実施形態と同様に、アシストゲート１０７の側壁にサイドウォール１１０が形成されていて、ＯＮＯ構造１０５のうちの少なくともストレージ膜（窒化膜）１０３がサイドウォール１１０の間で切れており、これにより、電子がチャネル中央へ書き込まれてしまうことによる、消去の困難化とＣＢＤ（コンプレメンタリ・ビット・ディスターブ）の増大が抑制できるという特長がある。また、第３の実施形態と同様に、製造工程が簡略になるという特長もある。
次に、実施例５の製造方法を説明する。前述した図２３から図２７のステップを経て、図３６に示す構造を形成する。次に、図３７に示すように、サイドウォール１１１を形成する。この処理は、前述した図３５及び図３７を参照して説明した処理と同様であるが、サイドウォール１１１は窒化膜（Ｓｉ3Ｎ4）である。次に、図４２に示すように、サイドウォール１１１をマスクにしてトップ膜１０４及びストレージ膜１０３をエッチングする。この時、アシストゲート１０７上の絶縁膜（酸化膜）も除去される。次に、図４３に示すように、アシストゲート１０７上に、例えば熱酸化により絶縁膜を再度形成する。最後に、図４４に示すように、ワードライン１０８を形成する。
以上説明したように、本発明によれば、高いデータ保持特性とデータ消去の容易化を可能とするＳＯＮＯＳ型不揮発性メモリ技術を提供することができる。なお、本発明の半導体装置は例えば、半導体記憶装置や、上記メモリを一部として備えたシステムＬＳＩなどの半導体装置を含むものである。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (23)

  1. 半導体基板と、
    ワードライン下方に設けられた少なくともトンネル酸化膜とストレージ膜とを有し、前記半導体基板上に設けられた電荷蓄積領域と、
    半導体基板上に形成されたゲート絶縁膜上に設けられたアシストゲートと、
    隣り合う前記アシストゲート間の前記半導体基板中であって、該半導体基板と同じ伝導型の高濃度不純物領域と
    を有する半導体装置。
  2. 前記高濃度不純物領域は前記アシストゲートの外縁部にまで延在している請求項１記載の半導体装置。
  3. 前記トンネル酸化膜の膜厚は４ｎｍ以上である請求項１又は２記載の半導体装置。
  4. 前記トンネル酸化膜の膜厚は５ｎｍ以上である請求項１又は２記載の半導体装置。
  5. 前記トンネル酸化膜の膜厚は６ｎｍ以上である請求項１又は２記載の半導体装置。
  6. 前記トンネル酸化膜の膜厚は７ｎｍ以上である請求項１又は２記載の半導体装置。
  7. 前記トンネル酸化膜の膜厚は１０ｎｍ以上である請求項１又は２記載の半導体装置。
  8. 前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は４ｎｍ以上である請求項１又は２記載の半導体装置。
  9. 前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は５ｎｍ以上である請求項１又は２記載の半導体装置。
  10. 前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は６ｎｍ以上である請求項１又は２記載の半導体装置。
  11. 前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は７ｎｍ以上である請求項１又は２記載の半導体装置。
  12. 前記電荷蓄積領域は、前記ストレージ膜上に設けられたトップ酸化膜を有し、前記トンネル酸化膜と前記トップ酸化膜の少なくとも一方の膜厚は１０ｎｍ以上である請求項１又は２記載の半導体装置。
  13. 前記トンネル酸化膜は、ＦＮトンネリングが支配的な膜厚を有する請求項１又は２記載の半導体装置。
  14. 前記アシストゲートの側壁側に、サイドウォールを備えている請求項１から１３のいずれか一項記載の半導体装置。
  15. 前記サイドウォールは、前記アシストゲート側壁に形成された蓄積電荷領域の一部である請求項１４に記載の半導体装置。
  16. 前記蓄積電荷領域は、前記アシストゲートの下に設けられている請求項１から１５のいずれか一項記載の半導体装置。
  17. 前記トンネル酸化膜は、前記アシストゲートの下に位置するゲート絶縁膜を含む請求項１記載の半導体装置。
  18. 前記蓄積電荷領域は、前記アシストゲートを被覆するように設けられている請求項１から１６のいずれか一項記載の半導体装置。
  19. 互いに隣接して配置された前記アシストゲート間の半導体基板の表面領域は、Ｕ字状の抉れ加工が施されている請求項１から１８のいずれか一項記載の半導体装置。
  20. 半導体基板上にゲート絶縁膜を介してアシストゲートを形成する工程と、
    隣り合う前記アシストゲート間の前記半導体基板中に、該半導体基板と同じ伝導型の高濃度不純物領域を形成する工程と、
    前記半導体基板上に、少なくともトンネル酸化膜とストレージ膜とを有する電荷蓄積領域を形成する工程と
    を有する半導体装置の製造方法。
  21. 前記半導体装置の製造方法は、前記半導体基板にＵ字状溝を形成する工程を含み、前記電荷蓄積領域は前記Ｕ字状溝を含む前記半導体基板上に形成される請求項２０記載の製造方法。
  22. 前記半導体装置の製造方法は、前記アシストゲートの側面に沿って設けられたサイドウォールを形成する工程を含む請求項２０又は２１記載の製造方法。
  23. 半導体基板と、
    ワードライン下方に設けられた少なくともトンネル酸化膜とストレージ膜とを有し、前記半導体基板上に設けられた電荷蓄積領域と、
    半導体基板上に形成されたゲート絶縁膜上に設けられたアシストゲートと、
    隣り合う前記アシストゲート間の前記半導体基板中に形成された略Ｕ字状の窪みと
    を有する半導体装置。
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