JPH03177074A - 半導体不揮発性記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法、特に、ＥＥＰＲＯＭと
称されるいわゆる不揮発性メモリのような半導体不揮発
性記憶装置の製造方法に関するものである。

（従来の技術） 一般に、不揮発性メモリには、ＥＰＲＯＭ　（Ｅｒａｓ
ａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ　ＲＯＩｇ　）およ
びＥＥＰＲＯＭ　（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓ
ａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ　）があ
り、このＥＥＰＲＯＭはさらに大きく分けてＦＡＭＯ３
（Ｆｌｏａｔｉｎｇ−ｇａｔｅ　Ａｙａｌａｎｃｈｅ−
ｉｎｊｅｃｔｉｏｎ　ＭＯＳ　）やＦＬＯＴＯＸ　（Ｆ
ｌｏａｔｉｎｇ　ｇａｔｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ
）に代表される人為的ポテンシャル井戸を用いたフロー
ティングゲート型ＥＥＰＲＯＩＩとｌＮＯ８（Ｍｅｔａ
ｌ　Ｎ１ｒｉｄｅ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）やＭＯＮＯ３（Ｍｅｔａｌ　０ｘｉｄｅ　Ｎ１
ｔｒｉｄｅ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）に代表される異種絶縁膜界面の電荷捕獲中心を用いた
ｌＮＯ３，ＥＥＰＲＯ旧こ分類される。

ＭＮＯ３型ＥＥＰＲＯＩＩはフローティングゲート型Ｅ
ＥＰＲＯＭに比べて書換え可能回数が多いと云う利点が
あるが、その一方では書換え速度が遅いと云う欠点があ
る。

ＭＮＯ３型ＥＥＰＲＯＭの書換え速度を向上させるため
には、書換え電圧を高くすれば良いが、耐圧の点で問題
が生じる。この耐圧の問題を解決するものとして第２図
（ｄ）に示すものが知られている。このｌＮ０Ｓメモリ
セルでは選択ワードの非選択ビットの書込阻止特性が劣
化するのを防止するために、ｎ層を設けている。このｎ
−層の形成方法としてＬＯＣＯ３法およびリンドープポ
リシリコンから成る番地選択用ゲートからリンを外方拡
散させる方法が既知である。

例えば、第２図（ａ）〜第２図（ｄ）に示すように、Ｐ
形基板１に、ゲート絶縁膜としての酸化珪素層２を介し
て複数の番地選択用ゲートとしてのポリシリコン３を設
け、その上全体に亘り酸化珪素層４を設け、これら番地
選択用ゲート３間にこれに接触しないように窒化珪素層
５を選択的に設け、全体に燐（３１Ｐ＋）をイオン注入
し、番地選択用ゲート３および窒化珪素層５により被覆
されていない基板１の表面部分にｎ−層６を形成する。

次いで、第２図（ｂ）に示すように全体にほぼ９００℃
の温度でアニーリング処理を施してｎ−層の格子欠陥を
補償する。

次に、第２図（Ｃ）に示すように全体に窒化珪素層７を
設け、その上にポリシリコン層８を被着し、フォトレジ
ストのパターニング処理を行い、最後に砒素（７５Ａ　
Ｓ　＋　）をイオン注入して第２図（ｄ）に示すような
不揮発性メモリを製造するようにしている。

（発明が解決しようとする課題） かかる従来の製造方法では番地選択用ゲート間に窒化珪
素層を選択的に形成し、ＬＯＧＯ３酸化を行ってメモリ
ゲートと番地選択用ゲートとの間の絶縁膜を厚くし、耐
圧特性を改善するようにしているが、この方法により窒
化珪素層を選択的に形成するには高精度のマスク技術を
必要とする。

かように、これらの方法はプロセス的に難度が高かった
り、制御性が悪いと云う問題があった。

本発明はかかる欠点を除去し得るように適切に構成配置
した上述した種類の半導体不揮発性記憶装置の製造方法
を提供することをその目的とする。

（課題を解決するための手段） 本発明半導体不揮発性記憶装置の製造方法は第１導電型
の半導体基板上にゲート絶縁膜を介して第２導電型の多
結晶シリコンから成る一対の番地選択用ゲートを設ける
工程と、この番地選択用ゲートをマスクとして用いて前
記第１導電型の半導体基板の表面領域に第２導電型の低
濃度不純物層を形成する工程と、熱処理を施して前記番
地選択用ゲートを厚い酸化膜で被覆する工程と、前記−
対の番地選択用ゲートに挟まれた前記半導体基板の表面
領域に形成した第２導電型の低濃度不純物層の一部の領
域を第１導電型の不純物で補償する工程と、前記一対の
番地選択用ゲートに挟まれた領域上に自己整合的にメモ
リゲートを構成する工程と、ソース・ドレイン高濃度不
純物層を形成する工程とを含むことを特徴とする。

（作用） 上述した本発明半導体不揮発性記憶装置の製造方法では
、番地選択用ゲートの側壁に製造工程中に形成される酸
化膜をマスクとして用いて不純物の導入を行うだけで極
めて容易に自己整合的にメモリゲートを形成することが
できる。

（実施例） 図面につき本発明の詳細な説明する。

第１図（ａ）〜第１図（ｆ）に示すように、Ｐ形基板１
に酸化珪素層２を介して極めて高濃度に燐をドープした
ポリシリコンから成る番地選択用ゲート３を形成し、そ
の後、燐（３１Ｐ　＋）をイオン注入して、基板１の表
面部分にｎ−層を形成する（第１図（ａ）参照）。

次に、第１図（ｂ）に示すように、例えば、８００℃程
度の温度でウェット酸化を行って酸化膜を形成すると、
燐ドープポリシリコン表面にＰＳＧ膜、基板のシリコン
表面にＳｉＯ□膜がそれぞれ成長するが、酸化膜の厚さ
としては高濃度燐ドープポリシリコン表面のＰＳＧ膜の
膜厚が、基板シリコン表面の５ｉ０２膜の膜厚よりも数
倍厚くなる。その後、硼素（１１Ｂ＋）をイオン注入す
ると、厚いＰＳＧ膜で被覆された番地選択用ゲートの側
壁下には硼素は注入されないのでｎ−層が残存し、硼素
が注入された部分はｎ−層を補償し、ｐ−層或はｎ−層
となる。

次いで、第１図（Ｃ）に示すように、基板ｌの表面が露
出するまで酸化膜をＨＦでエツチングするが、前述した
ように、基板シリコン上の酸化膜はポリシリコンを被覆
している酸化膜に比較して膜厚が格段に薄いので、基板
シリコン表面が露出するまで酸化膜をエツチングしても
ポリシリコン表面に酸化膜は残存すし、絶縁体として充
分に作用する。

次に、第■図（ｄ）に示すように、厚さが約２ｎｍのト
ンネル注入可能な酸化膜４′と、厚さが約２０〜３０ｎ
ｍのシリコン窒化膜７とより成るメモリゲート絶縁膜と
、ポリシリコン８とを堆積した後、フォトレジストのパ
ターニングによってエツチングを施してメモリゲートを
形成する。

次いで、第１図（ｅ）に示すように、砒素（７５ＡＳ＋
）をイオン注入し、その後、第１図（ｆ）に示すように
、８００〜１０００℃の温度でアニーリング処理を施し
てｎ＋形のソース・ドレイン高濃度不純物領域６′を形
成する。

最後に図示しないが不活性化処理および接点形成処理を
施して本発明による半導体不揮発性記憶装置を得ること
ができる。

第２図（ａ）および第２図（ｄ）に示す上述した従来例
では、番地選択用ゲート３の間に窒化珪素層を選択的に
形成し、ＬＯＧＯ３酸化を行ってメモリゲートと、番地
選択用ゲートとの間の絶縁膜を厚くして耐圧特性を向上
させているが、この方法で窒化珪素層を選択的に形成す
るのが極めて困難であるのに対し、本発明ではこれが不
要であるため、工程が簡単となり、しかもメモリゲート
と番地選択用ゲートとの間の絶縁膜を耐圧上問題がない
程度に確保することが可能であり、また書込阻止特性上
必要なｎ−層を形成することができる。

（発明の効果） 上述したように本発明によれば、選択ワードの非選択ビ
ットの書込阻止特性を改善するために必要とするメモリ
ゲートと番地選択用ゲートとの間のｎ−層を、極めて高
精度なマスク合せ技術を必要とするＬＯＣＯ３法を用い
ることなく　形成することができる。

【図面の簡単な説明】

第１図（ａ）〜第１図（ｆ）は本発明半導体不揮発性記
憶装置の製造方法の種々の製造工程を示す断面図、 第２図（ａ）〜第２図（ｄ）は従来の半導体不揮発性記
憶装置の製造方法の種々の製造工程を示す断面図である
。 Ｐ形半導体基板 酸化膜 燐ドープポリシリコン 酸化珪素層 窒化珪素層 ｎ−層 ｎ゛層 ・・・　ｐ−層 窒化珪素層 ８・・・ポリシリコン層 同

Claims (1)

【特許請求の範囲】
1. １、第１導電型の半導体基板上にゲート絶縁膜を介して
   第２導電型の多結晶シリコンから成る一対の番地選択用
   ゲートを設ける工程と、この番地選択用ゲートをマスク
   として用いて前記第１導電型の半導体基板の表面領域に
   第２導電型の低濃度不純物層を形成する工程と、熱処理
   を施して前記番地選択用ゲートを厚い酸化膜で被覆する
   工程と、前記一対の番地選択用ゲートに挟まれた前記半
   導体基板の表面領域に形成した第２導電型の低濃度不純
   物層の一部の領域を第１導電型の不純物で補償する工程
   と、前記一対の番地選択用ゲートに挟まれた領域上に自
   己整合的にメモリゲートを構成する工程と、ソース・ド
   レイン高濃度不純物層を形成する工程とを含むことを特
   徴とする半導体不揮発性記憶装置の製造方法。