JP2007026520A - 半導体装置 - Google Patents

Abstract

【課題】誤書き込みを回避しつつ、十分な読み出し速度を持った半導体装置を提供する。
【解決手段】半導体装置は、メモリセルＭＣとドライバ１４，１５を備えている。上記メモリセルは、電流通路の一端がビット線ＢＬに接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタＣＴと、電流通路の一端が上記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線ＳＬに接続される選択ゲートトランジスタＳＴを有する。上記ドライバ１４，１５は、メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されているソース線に、上記読み出しの対象となるメモリセル中の上記選択ゲートトランジスタのゲートに印加されている電位とは逆符号の電位を印加するように構成されている。
【選択図】 図１

Description

この発明は、一つのＦＧ（Floating Gate）型トランジスタと一つの選択ゲートトランジスタとから構成されるメモリセルを有する半導体装置に関するもので、例えば不揮発性半導体記憶装置においてデータの読み出し時にソース線またはメモリセルが形成されたウェル領域に与える電位に係るものである。

比較的高速な読み出しを要求されるロジック混載用途の半導体記憶装置の一種として、ＦＧ型トランジスタ（セルトランジスタ）と選択ゲートトランジスタとから構成されたメモリセルを有する不揮発性半導体記憶装置が提案されている。このメモリセルは、例えば非特許文献１に記載されているように、ＦＧ型トランジスタのドレインがビット線に接続され、ソースが選択ゲートトランジスタのドレインに接続され、この選択ゲートトランジスタのソースがソース線に接続された構成になっている。上記ＦＧ型トランジスタの制御ゲートと上記選択ゲートトランジスタのゲートには、ワード線ドライバの出力信号が供給されて駆動される。

類似したメモリセル構造の不揮発性半導体記憶装置としては、例えば特許文献１に記載されているＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、複数のＦＧ型トランジスタと二つの選択ゲートトランジスタで構成される。上記複数のＦＧ型トランジスタの電流通路が直列接続され、これら直列接続されたＦＧ型トランジスタのドレイン側とビット線間、及びソース側とソース線間にそれぞれ選択ゲートトランジスタが設けられている。

上記非特許文献１のメモリセルは、ドレイン側に選択ゲートトランジスタが存在しないので、読み出し時にこのドレイン側の選択ゲートトランジスタのチャンネル抵抗の影響を受けることがない。よって、セル電流を大きくすることができ、読み出しが早くなるという利点がある。

その反面、書き込み時には非選択ビット線に印加される電位をソース側の選択ゲートトランジスタだけで止めて、非選択ビット線からソース線に電流が流れないようにしなくてはならない。そのため、選択ゲートトランジスタのリーク電流特性にはＮＡＮＤ型よりも厳しいものが要求される。

ところで、上記選択ゲートトランジスタの書き込み時のリーク電流と、メモリセルの読み出し速度との間には、以下に述べるような理由からトレードオフの関係がある。

従来の読み出し方法は、下記（１）〜（３）のような手順で実行される。

（１） ＦＧ型トランジスタの制御ゲートＣＧに０Ｖ、選択ゲートトランジスタのゲートＳＧにも０Ｖ、ソース線ＳＬには０Ｖを印加した状態で、ビット線ＢＬを例えば０．９Ｖにプリチャージする。

（２） この後、選択ゲートトランジスタのゲートＳＧを電源電圧Ｖｃｃに設定する。メモリセルに記憶されているデータが“１”（＝正の閾値電圧Ｖｔｈ）ならば電流は流れず、ビット線ＢＬは０．９Ｖのままである。一方、メモリセルのデータが“０”（＝負の閾値電圧Ｖｔｈ）ならば、電流が流れてビット線ＢＬの電位は０．９Ｖから徐々に下がって行く。

（３） 所定時間（データが“０”の場合にビット線ＢＬの電位が十分に下がるのに要する時間）待って、センスアンプを動作させてビット線ＢＬの電位を読み、読み出しデータを確定させる。

この時、次に述べるような問題が起こる可能性がある。

すなわち、読み出し時に、センスアンプを動作させるまでの待ち時間は、メモリセルの電流で決まっており、メモリセル電流が大きいほどビット線ＢＬの電位が早く下がるため、待ち時間を短くできる。つまり、読み出しの早いメモリを作ることができる。

このためには、選択ゲートトランジスタのチャンネル抵抗が読み出し電流に問題を与えない程度に、選択ゲートトランジスタの閾値電圧が低いことが望ましく、選択ゲートトランジスタの閾値電圧が高い場合にはメモリセルの読み出し電流が大きくなる。

このように、選択ゲートトランジスタの閾値電圧が低い方が読み出し速度は速くなるが、低すぎると書き込みにビット線に与えられた書き込み禁止電位によるパンチスルーを止めることができず（リーク）、誤書き込みが起こる恐れがある。

なぜなら、書き込み時には、ＦＧ型トランジスタの制御ゲートＣＧに２０Ｖ、選択ゲートトランジスタのゲートＳＧに０Ｖ、ソース線ＳＬは０Ｖという電圧印加状態で、ビット線ＢＬに書き込み禁止用の例えば７Ｖを印加する。このように、ビット線ＢＬとソース線ＳＬ間には７Ｖの電圧が掛かるため、これによるパンチスルーを止めることができる程度に選択ゲートトランジスタの閾値電圧が高くなくてはならないからである。

特に、半導体記憶装置にとって誤書き込みは致命的な問題であるので、選択ゲートトランジスタの閾値電圧は誤書き込みが起こらないように設定しなくてはならない。このため、メモリセルの読み出し速度を犠牲にせざるを得ず、リーク電流と読み出し速度がトレードオフの関係になる。

上述したように、従来の半導体装置は、メモリセルの十分な読み出し速度を確保しつつ、選択ゲートトランジスタのリーク電流を小さく抑えることが難しかった。
T.Ditewing et.al., "An Embeded 1.2V-Read Flash Memory Module in a 0.18um Logic Process", 2001 IEEE ISSCC Digest 2.4 pp34-35, Feb/2001 特開平７−０７３６８８号公報

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、誤書き込みを回避しつつ、十分な読み出し速度を持った半導体装置を提供することにある。

この発明の一態様によると、電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、前記メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されているソース線に、前記読み出しの対象となるメモリセル中の前記選択ゲートトランジスタのゲートに印加されている電位とは逆符号の電位を印加するように構成されたドライバとを具備する半導体装置が提供される。

また、この発明の一態様によると、電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、前記メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されたソース線と前記読み出しの対象となるメモリセル中のセルトランジスタのバックゲートとの電位差と、前記読み出しの対象となるメモリセル中の前記選択ゲートトランジスタのゲートと前記選択ゲートトランジスタのバックゲートとの電位差が逆符号になる電圧を印加するように構成されたドライバとを具備する半導体装置が提供される。

この発明によれば、誤書き込みを回避しつつ、十分な読み出し速度を持った半導体装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の要部を抽出して概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、負電圧発生回路１６及びコントロール回路１７等を含んで構成されている。

上記メモリセルアレイ１１には、メモリセルがマトリックス状に配置されている。各メモリセルの行はワード線ドライバ１４によって選択され、各メモリセルの列はカラムデコーダ１２によって選択される。上記ワード線ドライバ１４はワード線ＷＬを駆動し、上記ソース線ドライバ１５はソース線ＳＬに電位を与える。そして、上記センスアンプ１３でビット線ＢＬの電位を増幅するようになっている。

上記ワード線ドライバ１４には、電源電圧Ｖｃｃ（例えば３．３Ｖ）とプログラム用の高電圧Ｖｐｐ（例えば２０Ｖ）が供給される。上記ソース線ドライバ１５には、上記負電圧発生回路１６から出力された負電圧、例えば−０．３Ｖと接地電位ＧＮＤが供給される。

上記ワード線ドライバ１４と上記ソース線ドライバ１５は、コントロール回路１７によって制御される。このコントロール回路１７は、読み出し動作、書き込み動作及び消去動作等に応じて、上記ワード線ドライバ１４と上記ソース線ドライバ１５の動作と出力電圧を制御する。これらのドライバ１４，１５は、上記メモリセルＭＣを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルＭＣに接続されたソース線ＳＬと上記読み出しの対象となるメモリセルＭＣ中のセルトランジスタＣＴのバックゲート（ＳＵＢ）との電位差と、上記読み出しの対象となるメモリセルＭＣ中の上記選択ゲートトランジスタＳＴのゲートとこの選択ゲートトランジスタＳＴのバックゲートとの電位差が逆符号になる電圧を印加するように構成されている。

上記ソース線ドライバ１５は、メモリセルアレイ１１中の全てのメモリセルに共通に負電位を印加する構成であっても良いし、読み出しの対象となるメモリセルに接続されているソース線ＳＬのみに選択的に負電位を印加する構成でも良い。読み出しの対象となるメモリセルに接続されているソース線ＳＬのみに負電位を印加する際には、例えばソース線ドライバ１５中に選択回路を設けてソース線ＳＬを選択する。

図２は、上記図１に示した回路におけるメモリセルアレイ１１中の各メモリセルを示す回路図である。このメモリセルＭＣは、一つのＦＧ型トランジスタ（セルトランジスタ）ＣＴと一つの選択ゲートトランジスタＳＴとから構成されている。上記セルトランジスタＣＴのドレインはビット線ＢＬに接続され、制御ゲートＣＧはワード線ドライバ１４に接続される。上記選択ゲートトランジスタＳＴのドレインは上記セルトランジスタＣＴのソースに接続され、ソースはソース線ＳＬに接続され、ゲートはワード線ドライバ１４に接続される。

上記ワード線ドライバ１４は、セルトランジスタＣＴの制御ゲートＣＧ用のドライバ／デコーダ部と、選択ゲートトランジスタＳＴのゲートＳＧ用のドライバ／デコーダ部とを備えている。両ドライバ／デコーダ部によって、セルトランジスタＣＴの制御ゲートＣＧと選択ゲートトランジスタＳＴのゲートＳＧがそれぞれ、読み出し動作、書き込み動作、消去動作等に応じて制御される。

図３は、上記図２に示したメモリセルＭＣの断面構成図である。Ｐ型半導体基板（またはＰウェル領域）２１の主表面には、セルトランジスタＣＴのドレインとして働くＮ型不純物拡散層２２、セルトランジスタＣＴのソース及び選択ゲートトランジスタＳＴのドレインとして働くＮ型不純物拡散層２３、及び選択ゲートトランジスタＳＴのソースとして働くＮ型不純物拡散層２４がそれぞれ離隔して形成されている。上記拡散層２２はビット線ＢＬに接続され、上記拡散層２４はソース線ＳＬに接続される。

上記Ｎ型不純物拡散層２２，２３間の基板２１の主表面上には、第１ゲート絶縁膜２５を介して浮遊ゲート２６が設けられ、この浮遊ゲート２６上に第２のゲート絶縁膜２７を介して制御ゲート２８（ＣＧ）が設けられている。これによって、セルトランジスタＣＴが構成される。上記制御ゲート２８は、セルトランジスタＣＴの制御ゲートＣＧ用のドライバ／デコーダ部に接続される。

上記Ｎ型不純物拡散層２３，２４間の基板２１の主表面上には、ゲート絶縁膜２９を介してゲート３０（ＳＧ）が設けられている。これによって、選択ゲートトランジスタＳＴが構成される。上記ゲート３０は、選択ゲートトランジスタＳＴのゲートＳＧ用のドライバ／デコーダ部に接続される。

図４は、上記図１に示した回路におけるソース線ドライバ１５の第１の構成例を示している。この第１の構成例では、ソース線ドライバ１５をレベルシフタで構成しており、ワード線ドライバ１４中に設けられている選択ゲートトランジスタＳＴのゲートＳＧ用のドライバ／デコーダ部３１の出力信号ＳＧ１，ＳＧ２，…，ＳＧｎを利用してソース線ＳＬ１，ＳＬ２，…，ＳＬｎ駆動用の信号を生成している。

すなわち、ＳＧ用ドライバ／デコーダ部３１の出力信号ＳＧ１，ＳＧ２，…，ＳＧｎは、選択ゲートトランジスタＳＴのゲートに供給されるとともに、インバータ３３−１，３３−２，…，３３−ｎを介してレベルシフタ３２−１，３２−２，…３２−ｎに供給される。そして、このレベルシフタ３２−１，３２−２，…，３２−ｎでレベルシフトした信号ＳＬ１，ＳＬ２，…，ＳＬｎでソース線ＳＬが駆動される。

上記レベルシフタ３２−１，３２−２，…，３２−ｎはそれぞれ、初段のレベルシフタ３２−１で例示するように、Ｐチャネル型ＭＯＳＦＥＴ３４，３５とＮチャネル型ＭＯＳＦＥＴ３６，３７で構成される。ＭＯＳＦＥＴ３４，３５のソースはそれぞれ、例えば３Ｖの電位供給源Ｖ１に接続される。これらＭＯＳＦＥＴ３４，３５のドレインにはＭＯＳＦＥＴ３６，３７のドレインがそれぞれ接続されるとともに、ＭＯＳＦＥＴ３７，３６のゲートがクロスカップルに接続される。上記ＭＯＳＦＥＴ３６，３７のソースは、例えば−０．３Ｖの電位供給源Ｖ２に接続される。

上記のようなＳＧ用のドライバ／デコーダ部３１の出力信号ＳＧ１，ＳＧ２，…，ＳＧｎを利用する構成のソース線ドライバ１５では、非選択のソース線ＳＬにも３Ｖの電圧が印加されるが動作上の問題はない。ソース線ＳＬに３Ｖを印加した結果、読み出し時の総電流が増える（ソース線ＳＬのリーク電流により）場合には、レベルシフタ３２−１，３２−２，…，３２−ｎの電源電圧を３Ｖからより低電圧化し、例えば２Ｖにする。

なお、上記レベルシフタ３２−１，３２−２，…，３２−ｎへの入力信号をＳＧ用ドライバ／デコーダ部３１から供給するのではなく、共通の信号線から供給するように構成すれば、メモリアレイ１１全体のソース線ＳＬに一括して−０．３Ｖを印加できる。

但し、ソース線ＳＬをメモリセルアレイ１１全体で共通にする場合には、この共通ソース線の全体を負電位にバイアスしなくてはならないため、十分な電流供給能力を持った大きな負電圧発生回路１６が必要になる。これに対し、読み出しの対象となるメモリセルに接続されているソース線ＳＬだけに負電位を印加すれば負電圧発生回路１６の駆動能力が小さくて済むので、負電圧発生回路１６のパターン占有面積を小さくできる。どちらにするかは必要とする特性や要求に応じて選択すれば良い。

次に、上記のような構成において動作を説明する。メモリセルＭＣにおける選択ゲートトランジスタＳＴの閾値電圧は、リーク防止に十分なレベル、例えば１Ｖ程度になっている。そして、下記（ａ）〜（ｃ）のような手順で読み出しを行う（図２の電位参照）。

（ａ） ＦＧ型トランジスタＣＴの制御ゲートＣＧに０Ｖ、選択ゲートトランジスタＳＴのゲートＳＧに３．３Ｖ、ソース線ＳＬには例えば−０．３Ｖ程度の負の電位を与えて、ビット線ＢＬを例えば０．９Ｖにプリチャージする。

（ｂ） この後、選択ゲートトランジスタＳＴのゲートＳＧを電源電圧Ｖｃｃ（例えば３．３Ｖ）に設定する。メモリセルに記憶されているデータが“１”（＝正の閾値電圧Ｖｔｈ）ならば電流は流れず、ビット線ＢＬは０．９Ｖのままである。一方、メモリセルのデータが“０”（＝負の閾値電圧Ｖｔｈ）ならば、電流が流れてビット線ＢＬの電位は０．９Ｖから徐々に下がって行く。

（ｃ） 所定時間（データが“０”の場合にビット線ＢＬの電位が十分に下がるのに要する時間）待って、センスアンプを動作させてビット線ＢＬの電位を読み、読み出しデータを確定させる。

このような電位設定で読み出しを行うと、いわゆる基板バイアス効果とは逆の現象が起こり、選択ゲートトランジスタＳＴの実効的な閾値電圧を下げることができる。従って、書き込み時に誤書き込みが十分抑えられる程度のリーク電流になるように選択ゲートトランジスタＳＴの閾値電圧を設定しても、読み出し時における選択ゲートトランジスタＳＴのチャンネル抵抗を低くすることができ、十分なセル電流を確保することができる。

ところで、上述した第１の実施形態では、セルトランジスタＣＴがＮチャネル型のＭＯＳＦＥＴであることを前提にしている。この場合、セルトランジスタＣＴのソースはＮ型不純物拡散層であり、ウェル領域はＰ型なので、ＰＮ接合のフラットバンド（Flat band）電圧以上の負電圧をソースに印加する（= Forward Bias）と、大きな電流がソース・ウェル領域間に流れてしまう。

通常、ソース・ウェル領域間のフラットバンド電圧は約０．７Ｖ程度なので、上記（ａ）でソース線ＳＬに印加する電圧は−０．７Ｖよりも大きな電圧（＝絶対値が小さな電圧）でなくてはならない。ソース線ＳＬに印加する負電位の絶対値を大きくすると、“０”データを記憶させたメモリセルを流れる電流が増えて読み出し速度が向上するが、読み出し時にソース線ＳＬと基板の間で流れる電流が増えてしまう。また、“１”データを記憶させたメモリセルでは、本来は読み出し時に電流が流れないのが望ましいが、ソース線ＳＬに印加する負電位の絶対値を大きくしすぎると、“１”データを記憶させたメモリセルにおいても十分な電流が流れてしまうようになり、正常な読み出しができなくなる。

一方、印加する負電位の絶対値が小さすぎると、本実施形態の効果が十分に得られず、読み出し速度の改善は見込めない。これらを加味して、適切なソース電位を選択することが肝要であり、ここでは一例として−０．３Ｖを印加している。

（変形例１）
図５は、上記図１に示した回路におけるソース線ドライバ１５の第２の構成例について説明するためのもので、スイッチを用いてソース線ＳＬの電位を制御している。ソース線ＳＬの電位を制御するための制御信号ＣＳＳＬは、スイッチとして働くＮチャネル型ＭＯＳＦＥＴ４１のゲートに供給される。また、この制御信号ＣＳＳＬは、インバータ４２を介してスイッチとして働くＮチャネル型ＭＯＳＦＥＴ４３のゲートに供給される。

上記ＭＯＳＦＥＴ４１のソースは−０．３Ｖの電位供給源Ｖ３に接続され、ドレインはソース線ＳＬに接続されている。このＭＯＳＦＥＴ４１のバックゲート、換言すればＭＯＳＦＥＴ４１が形成されるウェル領域には−０．３Ｖの電圧が印加される。

上記ＭＯＳＦＥＴ４３のソースは０Ｖの電位供給源Ｖ４に接続され、ドレインはソース線ＳＬに接続されている。このＭＯＳＦＥＴ４３のバックゲート、換言すればＭＯＳＦＥＴ４３が形成されるウェル領域には０Ｖが印加される。

上記のような構成において、制御信号ＣＳＳＬとして図４に示したＳＧ用ドライバ／デコーダ部３１の出力信号ＳＧ１，ＳＧ２，…，ＳＧｎを用いれば、読み出しの対象となるメモリセルが接続されているソース線ＳＬのみに選択的に−０．３Ｖの電圧を印加することができる。

一方、共通の信号線から供給するように構成すれば、メモリアレイ１１全体のソース線ＳＬに一括して−０．３Ｖを印加するソース線ドライバ１５になる。

（変形例２）
図６は、上記図１に示した回路におけるソース線ドライバ１５の第３の構成例を示している。この例では、“Ｈ”レベルがＶｃｃレベル、“Ｌ”レベルが−０．３Ｖの信号ＳＧ１，ＳＧ２，…，ＳＧｎを出力するＳＧ用のドライバ／デコーダ部４４を用いている。このドライバ／デコーダ部４４には、電源電圧として“Ｖｃｃ−０．３Ｖ”と“ＧＮＤ−０．３Ｖ”が印加されて動作する。また、上記ドライバ／デコーダ部４４を構成するＮチャネル型ＭＯＳＦＥＴが形成されるＰウェル領域には−０．３Ｖが印加されている。

上記ドライバ／デコーダ部４４の出力信号ＳＧ１，ＳＧ２，…，ＳＧｎは、選択ゲートトランジスタＳＴのゲートＳＧに供給されるとともに、インバータ４５−１，４５−２，…，４５−ｎに供給されてソース線ＳＬ１，ＳＬ２，…，ＳＬｎ駆動用の信号が生成される。

上記インバータ４５−１，４５−２，…，４５−ｎはそれぞれ、図７に示すようにＣＭＯＳ構成であり、Ｐチャネル型ＭＯＳＦＥＴ４６とＮチャネル型ＭＯＳＦＥＴ４７で構成されている。ＭＯＳＦＥＴ４６のソース及びバックゲートは、約２ＶからＶｃｃ−０．３Ｖの電位供給源Ｖ５に接続され、ＭＯＳＦＥＴ４７のソース及びバックゲートは−０．３Ｖの電位供給源Ｖ６に接続される。上記ＭＯＳＦＥＴ４６，４７のゲートにはＳＧ用ドライバ／デコーダ部４４の出力信号ＳＧ（ＳＧ１，ＳＧ２，…，ＳＧｎ）が供給され、ＭＯＳＦＥＴ４６，４７のドレイン共通接続点からソース線ＳＬを駆動する信号を出力する。

なお、上記インバータ４５−１，４５−２，…，４５−ｎへの入力信号をＳＧ用のドライバ／デコーダ部４４から供給するのではなく、共通の信号線から供給するように構成すれば、メモリアレイ１１全体のソース線ＳＬに一括して−０．３Ｖを印加できる。

ソース線ＳＬをメモリセルアレイ１１全体で共通にする場合には、この共通ソース線の全体を負電位にバイアスしなくてはならないため、十分な電流供給能力を持った大きな負電圧発生回路１６が必要になる。これに対し、読み出しの対象となるメモリセルに接続されているソース線だけに負電位を印加すれば負電圧発生回路１６の駆動能力が小さくて済むので、負電圧発生回路１６のパターン占有面積を小さくできる。どちらにするかは必要とする特性や要求に応じて選択すれば良い。

［第２の実施形態］
図８は、この発明の第２の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の要部を抽出して概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、ウェル電位印加回路５０、リード（読み出し）用ウェル電位発生回路５１、ライト／イレーズ（書き込み／消去）用ウェル電位発生回路５２、及びコントロール回路５３等を含んで構成されている。上記各回路５０，５１，５２，５３は、メモリセルアレイ１１のセルトランジスタＣＴと選択ゲートトランジスタＳＴが形成されたＰウェル領域に電位を与えるためのもので、メモリセルを選択的に駆動するドライバの一部として働く。

上記メモリセルアレイ１１には、メモリセルがマトリックス状に配置されている。各メモリセルの行はワード線ドライバ１４によって選択され、各メモリセルの列はカラムデコーダ１２によって選択される。上記ワード線ドライバ１４はワード線ＷＬを駆動し、上記ソース線ドライバ１５はソース線ＳＬに電位を与え、上記センスアンプ１３でビット線ＢＬの電位を増幅する。

上記ワード線ドライバ１４には電源電圧Ｖｃｃとプログラム用の高電圧Ｖｐｐが供給され、上記ソース線ドライバ１５には接地電位ＧＮＤが印加される。

上記ウェル電位印加回路５０には、読み出し用ウェル電位発生回路５１の出力電位と書き込み／消去用ウェル電位発生回路５２の出力電位がそれぞれ供給される。このウェル電位印加回路５０は上記コントロール回路５３により制御され、メモリセルアレイ１１に対する読み出し動作と書き込み／消去動作とに応じて、このメモリセルアレイ１１のセルトランジスタＣＴと選択ゲートトランジスタＳＴが形成されたＰウェル領域に読み出し用ウェル電位発生回路５１の出力電位と書き込み／消去用ウェル電位発生回路５２の出力電位を選択的に印加する。

なお、本第２の実施形態では、前述した第１の実施形態と同様に、セルトランジスタＣＴがＮチャネル型のＭＯＳＦＥＴであると仮定している。また、ここでは、第１の実施形態と同様に、選択ゲートトランジスタＳＴの閾値電圧は、書き込み時のリーク電流が問題にならない程度に高く設定するものとする。そして、読み出し時に、ウェル領域（＝基板）に０．３Ｖ程度の正の電位を印加する。その他の端子の電位設定は従来技術と基本的に同じであるが、ドレインの電圧は従来技術よりも若干上げるのが望ましい。従来技術で０．９Ｖを印加していた場合には、これに０．３Ｖを加えて１．２Ｖ程度を印加する。

このような構成によれば、メモリセルＭＣを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルＭＣに接続されたソース線ＳＬと上記読み出しの対象となるメモリセルＭＣ中のセルトランジスタＣＴのバックゲートとの電位差と、上記読み出しの対象となるメモリセルＭＣ中の上記選択ゲートトランジスタＳＴのゲートと上記選択ゲートトランジスタＳＴのバックゲートとの電位差が逆符号になる電圧を印加することによって、第１の実施形態と実質的に同様な作用効果が得られる。しかも、第１の実施形態では、負電圧発生回路１６が必要であったが、本第２の実施形態の場合には負電圧発生回路は必要ない。従って、回路構成が簡単になり、第１の実施形態よりもチップ面積を小さくできる点で有利である。

上述したように、読み出し時にソース線ＳＬに負の電位を印加、あるいはウェル領域（＝基板）に０．３Ｖ程度の正の電位を印加することにより、選択ゲートトランジスタの実効的な閾値電圧を下げ、読み出し電流を増加させ、読み出し速度を向上できる。この結果、書き込み時には、誤書き込みが十分抑えられる程度のリーク電流を実現しつつ、読み出し時の選択ゲートトランジスタのチャンネル抵抗を低くすることができ、十分なセル電流を得ることができる。

従って、この発明の一つの側面によれば、誤書き込みを回避しつつ、十分な読み出し速度を持った半導体装置が得られる。

以上第１及び第２の実施形態と変形例１，２を用いてこの発明の説明を行ったが、この発明は上記各実施形態や変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の要部を抽出して概略構成を示すブロック図。 図１に示した回路におけるメモリセルアレイ中のメモリセルを抽出して示す回路図。 図２に示したメモリセルの断面構成図。 図１に示した回路におけるソース線ドライバの第１の構成例を示す回路図。 図１に示した回路におけるソース線ドライバの第２の構成例について説明するための回路図。 図１に示した回路におけるソース線ドライバ／デコーダの第３の構成例を示す回路図。 図６に示した回路におけるインバータの構成例を示す回路図。 この発明の第２の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の要部を抽出して概略構成を示すブロック図。

符号の説明

１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４…ワード線ドライバ、１５…ソース線ドライバ、１６…負電圧発生回路、１７，５３…コントロール回路、５０…ウェル電位印加回路、５１…リード（読み出し）用ウェル電位発生回路、５２…ライト／イレーズ（書き込み／消去）用ウェル電位発生回路、ＭＣ…メモリセル、ＣＴ…セルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線。

Claims (5)

1. 電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、
   電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、
   前記メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されているソース線に、前記読み出しの対象となるメモリセル中の前記選択ゲートトランジスタのゲートに印加されている電位とは逆符号の電位を印加するように構成されたドライバと
   を具備することを特徴とする半導体装置。
2. 前記セルトランジスタ及び前記選択ゲートトランジスタはＮチャネル型であり、読み出し時に前記ドライバから前記ソース線に印加される電位は負であることを特徴とする請求項１に記載の半導体装置。
3. 電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、
   電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、
   前記メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されたソース線と前記読み出しの対象となるメモリセル中のセルトランジスタのバックゲートとの電位差と、前記読み出しの対象となるメモリセル中の前記選択ゲートトランジスタのゲートと前記選択ゲートトランジスタのバックゲートとの電位差が逆符号になる電圧を印加するように構成されたドライバと
   を具備することを特徴とする半導体装置。
4. 前記ドライバは、前記選択ゲートトランジスタが形成されるウェル領域に、前記メモリセルの動作に応じて異なる電位を印加するように構成されたウェル電位印加回路を備え、
   前記セルトランジスタ及び前記選択ゲートトランジスタはＮチャネル型であり、読み出し動作時に前記ドライバから前記ソース線に印加される電位は接地電位であり、前記ウェル電位印加回路から前記選択ゲートトランジスタのバックゲートに印加される電位は正であることを特徴とする請求項３に記載の半導体装置。
5. 読み出しの対象となるメモリセルに接続されているソース線を選択するように構成された選択回路を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。

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