KR20060052859A - 메모리 디바이스 제조 방법, 메모리 셀, 메모리 디바이스및 메모리 디바이스 동작 방법 - Google Patents
메모리 디바이스 제조 방법, 메모리 셀, 메모리 디바이스및 메모리 디바이스 동작 방법 Download PDFInfo
- Publication number
- KR20060052859A KR20060052859A KR1020067001512A KR20067001512A KR20060052859A KR 20060052859 A KR20060052859 A KR 20060052859A KR 1020067001512 A KR1020067001512 A KR 1020067001512A KR 20067001512 A KR20067001512 A KR 20067001512A KR 20060052859 A KR20060052859 A KR 20060052859A
- Authority
- KR
- South Korea
- Prior art keywords
- storage layer
- electrode
- gate electrode
- memory cells
- memory device
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims description 162
- 229910052751 metal Inorganic materials 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 39
- 238000012545 processing Methods 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 10
- 239000012044 organic layer Substances 0.000 claims description 8
- 150000004032 porphyrins Chemical class 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 239000010970 precious metal Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 description 26
- 230000008901 benefit Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 6
- 230000008646 thermal stress Effects 0.000 description 6
- 239000002800 charge carrier Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 디지털 정보를 저장하는 유기 저장 층(10)을 포함하는 메모리 셀(10)을 생성하는 방법에 관한 것이다. 상기 방법은 다결정 및 단결정 반도체 구조의 처리를 실행하는 것으로 이루어지며, 그 동안에 상기 구조는 유기 저장 층(10)을 부착하기 이전에 고온 처리된다.
Description
본 발명은 반도체 구조를 포함하며 저장 층 내에 디지털 정보가 저장되는 셀을 구비한 메모리 디바이스를 제조하되,
- 채널 영역에 의해 서로 이격된 두 개의 소스/드레인 영역이 반도체 기판 내에 형성되고,
- 게이트 유전체가 상기 반도체 기판의 기판 표면 상의 상기 채널 영역 위에 생성되는
방법에 관한 것이다.
또한, 본 발명은 디지털 정보 항목을 저장하는 저장 층과, 반도체 기판 내에 형성되고 채널 영역에 의해 서로 이격되는 두 개의 소스/드레인 영역과, 반도체 기판의 기판 표면 상에 실질적으로는 채널 영역 위에 제공되는 게이트 유전체를 구비한 메모리 셀에 관한 것이다.
디지털 정보가 전하 저장 유닛의 전하 상태로서 저장되는 메모리 셀은 DRAM(dynamic random access memory) 또는 EEPROM(electrically erasable and programmable read-only memory) 메모리 디바이스를 제조하는 데 사용된다. 메모리 셀 내의 전하 저장 유닛의 전하 상태가 신뢰성 있게 측정되도록 하기 위해서는, 저장된 전하의 양이 사전결정된 최소 값 아래로 떨어져서는 안 된다. 이 사실은 메모리 셀의 크기를 더욱 감소시킬 때 상당한 소비(outlay)를 수반하는데, 이는 메모리 셀이 작을수록, 저장된 전하의 가능한 양이 더욱 적어지고 셀의 전하 상태를 신뢰성 있게 검출하기가 더욱 복잡해지기 때문이다.
그러한 상황을 개선할 목적의 한 가지 접근안은, 선택 트랜지스터에 접속된 커패시터로서 통상 설계되는 메모리 셀의 전하 저장 유닛을, 전하를 저장하고 전계 효과 트랜지스터의 채널 영역 위에 배치되는 저장 층으로서 설계하는 것으로 이루어진다. 결과적으로, 저장 층 내에 저장된 전하는 전계 효과 트랜지스터의 채널 영역 내에 용량성으로 유도되어, 전계 효과 트랜지스터의 증폭을 이용할 수 있다. 전계 효과 트랜지스터의 증폭 때문에, 저장된 전하의 적은 양만으로도 저장된 정보를 충분히 신뢰성 있게 검출할 수 있다. 이 접근안은, 예를 들어, 저장 층이 강유전성 물질로 이루어지는 강유전성 전계 효과 트랜지스터에 이용된다. 강유전성 저장 층을 가진 전계 효과 트랜지스터에 대한 상세한 설명은 I. Ishiwara에 의한 간행물 Recent Progress of FET-Type Ferroelectric Memories, Integrated Ferroelectrics 34 (2001), 11-20에서 찾을 수 있다.
저장 층이 유기 재료로 이루어지는 경우, 전술한 접근안에 따라서, 저장된 전하의 양이 적기 때문에, 전계 효과 트랜지스터의 증폭이 이용될 수 있도록 유기 저장 층이 전계 효과 트랜지스터의 채널 영역 바로 위에 배치되는 것이 통상적이다. 유기 저장 층은, 예를 들어, 포르피린(porphyrin) 분자로 이루어진다. 포르피린 분자의 산화 및 환원은 저장 층 내에 상이한 전하 상태를 가져온다. 환원은 저장 층이 전자로 대전되는 것에 대응하며, 산화는 저장 층이 방전되는 것에 대응한다. 디지털 정보를 나타내는 저장 층의 전하 상태를 판별하기 위해서, 일정한 판독 전압이 전계 효과 트랜지스터에 인가되고, 두 개의 소스/드레인 영역 사이에 생성된 드레인 전류가 검출된다. 저장 층이 전자로 대전되는 경우, 드레인 전류가 게이트 전압의 레벨에 대략 지수적으로 의존하는 임계 전압은 더 높은 전압 값을 향해 변화한다. 적절한 판독 전압이 사용되는 경우, 드레인 전류는 저장 층의 환원된 상태에서는 거의 실재하지 않으며, 0의 논리 상태를 특징으로 한다. 저장 층의 산화된 상태에서는, 드레인 전류가 흐르며, 논리 상태 0을 특징으로 한다.
유기 저장 층을 갖는 메모리 셀의 통상적인 전계 효과 트랜지스터가 도 1에 예시되어 있다. 두 개의 소스/드레인 영역(5)은 반도 기판 내에서 채널 영역(4)에 의해 서로 분리된다. 채널 영역(4) 상에는 게이트 유전체(4)가 있고, 게이트 유전체(6) 상에는 유기 저장 층(10)이 있다. 게이트 전극(7)은 유기 저장 층(10) 상에 제공된다.
사전결정된 판독 전압은 게이트 전극(7)에 인가되는데, 이 판독 전압이 인가되는 경우, 저장 층(10)이 환원 상태에 있는지 또는 산화 상태에 있는지에 따라, 두 개의 소스/드레인 영역(5) 사이에는 드레인 전류가 흐르거나 또는 사실상 어떤 드레인 전류도 흐르지 않게 된다.
드레인 전류가 전술한 바와 같은 저장 층의 전하 상태에 의존하는 방법이 도 5에 예시되어 있다. 드레인 전류의 대수(logarithm)는 세로좌표 상에 구상(plot)되며, 도 1에 예시한 바와 같이 메모리 셀에서 유기 저장 층을 포함하는 n-채널 전계 효과 트랜지스터의 게이트 전압은 가로좌표 상에 구상된다. 또한, 이러한 유형의 메모리 셀은 p-채널 전계 효과 트랜지스터를 사용하여서도 제약없이 구현될 수 있다. a로 표시된 전류/전압 특성 곡선은 방전된, 산화형 저장 층을 갖는 전계 효과 트랜지스터에 대응한다. b로 표시된 전류/전압 특성 곡선은 대전된, 환원형 저장 층을 갖는 전계 효과 트랜지스터에 대응한다. 유기 층의 산화 또는 환원은 전계 효과 트랜지스터의 전류/전압 특성 곡선에서 가로좌표를 따라 평행하게 변화한다. 가로좌표 상에 표시된 값 UL은 게이트 전극에서 판독 전압의 레벨을 나타낸다. 전계 효과 트랜지스터의 저장 층이 전류/전압 특성 곡선 b를 갖는 환원 상태인 경우, 그 값 UL에 연결되는 세로좌표 상의 드레인 전류 D2는 사실상 0이다. 저장 층이 전류/전압 특성 곡선 a를 갖는 산화 상태인 경우, 그 값 UL에 연결되는 드레인 전류 D1은 상당히 더 높은 값을 채택한다. 따라서, 생성된 드레인 전류의 레벨을 근거로, 게이트 전극에서 일정한 판독 전압을 갖는 저장 층의 두 가지 전하 상태를 구별하는 것이 가능하다.
그러나, 도 1에 예시한 메모리 셀을 갖는 메모리 셀들의 제조와 관련된 단점들이 있다. 메모리 디바이스를 제조하는 통상적인 방법에서는, 메모리 셀의 전계 효과 트랜지스터의 반도체 구조 및 서로에 대한 절연성이 무엇보다도 먼저 처리된 다. 이것은 FEOL(front end of line)이라고도 지칭되는 전체 공정의 일부분을 결정하며, 단결정 및 다결정 반도체 구조의 프로세싱을 수반한다. 반도체 구조의 프로세싱 뒤에는 개별적인 단결정 및 다결정 반도체 구조의 접속부 및 콘택트-형성(contact-making)이 이루어진다. 전체 공정 중의 이 부분은 BEOL(back end of line)이라고도 알려져 있다. FEOL에는 섭씨 1100도에 달하는 매우 높은 온도가 이용되므로, 도 1에 예시한 바와 같은 다결정 게이트 전극 바로 밑의 게이트 유전체 상에 배치된 유기 저장 층을 갖는 전계 효과 트랜지스터를 구비하는 통상적인 메모리 셀은 구현하기가 매우 어렵다. 이는, 대부분의 경우에, 유기 저장 층이 온도에 매우 민감하고, 게이트 전극 바로 밑에 유기 저장 층을 배열하면 저장 층이 FEOL 구간 내에 부착될 필요가 있어서 저장 층이 매우 높은 온도에 노출되기 때문이다.
그러나, 극도로 얇은 절연체 층이 사용되는 경우, 유기 저장 층은 영구적 전하 저장소의 유기 저장 층보다 유리한 점이 있다. 또한, 유기 저장 층은 양호한 축척성(scaleability)을 갖는다. 이것은 메모리 셀의 크기를 더욱 감소시키는 데 유리하다.
따라서, 본 발명은 온도 민감성 저장 층 내에 디지털 정보가 저장되는 메모리 셀을 갖는 메모리 디바이스는 제조하는 방법을 제공하는 목적을 기초로 한다. 또한, 본 발명은 온도 민감성 저장 층을 갖는 메모리 셀을 제공하는 목적을 기초로 한다.
도입부에서 설명한 유형의 방법에 있어서, 이 목적은 특허청구범위 제 1 항의 특징부에 나열된 특징들에 의해 달성된다. 그 목적은 특허청구범위 제 11 항에서 청구하는 바와 같은 메모리 셀에 의해서 달성된다.
본 발명의 유리한 개선점은 각각의 종속항으로부터 알 수 있다.
본 발명은 디지털 정보가 저장 층 내에 저장되는 반도체 구조를 포함하는 메모리 디바이스를 제조하는 방법을 제공한다. 본 방법에서, 채널 영역에 의해 서로 이격된 두 개의 소스/드레인 영역은 반도체 기판 내에 형성된다. 게이트 유전체는 실질적으로 채널 영역 위에 있는 반도체 기판의 기판 표면 상에 제공된다. 본 발명에 따르면, 제 1 게이트 전극은 게이트 유전체 상에 배치된다. 반도체 구조의 프로세싱은 저장 층이 부착되기 전에 결정된다. 전도성 접속부는 저장 층과 제 1 게이트 전극 사이에 제공된다. 절연 층은 저장 층 위에 제공되고, 제 2 게이트 전극은 절연 층 상에 제공된다.
본 발명에 따른 방법에서, 고온이 사용되는 다결정 및 단결정 반도체 구조의 프로세싱은 저장 층의 부착 이전에 결정된다. 다결정 또는 단결정 반도체 구조의 예는 전계 효과 트랜지스터의 소스/드레인 영역, 채널 영역 및 제 1 게이트 전극을 포함한다. 따라서, 저장 층의 부착은 개별적인 단결정 및 다결정 반도체 구조의 콘택트 형성 및 접속이 일어나고 고온이 더 이상 사용되지 않는 프로세싱의 일부로 이동한다. 저장 층을 프로세싱의 추후 파트에 부착하는 것을 이동시키게 되면, 일반적으로, 저장 층이 통상적으로 다결정 반도체 기판으로부터 형성되는 제 1 게이트 전극으로부터 분리되게 한다. 따라서, 전도성 접속부가 저장 층과 제 1 게이트 전극 사이에, 예를 들어, 절연 층 내에 도입된 금속 충진 콘택트 홀의 형태로 제공된다. 전계 효과 트랜지스터의 제 1 게이트 전극에 전도적으로 접속된 제 2 게이트 전극은 전계 효과 트랜지스터를 구동하는 데 사용된다.
본 발명에 따른 방법의 주요 장점은, 프로세싱의 추후 부분에서 저장 층을 부착하여 이동시킴으로써 저장 층의 열적 응력이 추가 공정 단계를 필요로 하지 않고 간단한 방법으로 현저히 감소한다는 사실로 이루어진다. 이것은 저장 층에 대해 파악되는 재료의 범위를 상당히 넓힌다. 본 발명에 따른 방법은 유기 저장 층도 사용할 수 있게 한다.
저장 층이 제 1 전극과 제 2 전극 사이에 배치되는 것이 유리하다. 추가로 형성된 전극이 제공된 결과, 저장 층의 재료로 적절하게 채택되는 전극 재료를 사용하는 것이 가능하다. 다른 이점은 전극 표면이 트랜지스터 및 콘택트 표면과는 별개로 선택될 수 있다는 것이다.
제 1 전극이 전도성 접속부의 일부에 의해 형성되는 것이 바람직하다. 전도성 접속부가, 예를 들어, 전도성 재료로 충진되는 콘택트 홀로서 형성되는 경우, 저장 층이 콘택트 홀 충진(contact hole filling)에 직접 부착되는 것도 가능하다. 이것은 하나의 공정 단계가 감축되게 한다.
금속 알루미늄, 텅스텐 또는 구리 중 하나가 제 1 및 제 2 전극에 제공되는 것이 유리하다. 또한, 이들은 다른 공정 단계에서도 사용되는 금속이다. 따라서, 전극을 형성하면, 추가의 공정 단계가 요구되지 않는다.
귀금속인 플래티넘, 금 또는 은 중 하나가 제 1 및 제 2 전극에 제공되는 것이 바람직하다.
제 1 전극이 제 1 금속 레벨 내에 형성되고 제 2 전극이 제 2 금속 레벨 내에 형성되는 것이 바람직하다. 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부는 전도성 재료로 충진된 콘택트 홀에 의해 생성된다.
제각각의 금속 레벨 내에 제 1 및 제 2 전극을 형성하면, 전극을 형성하기 위한 추가의 공정 단계가 필요하지 않는데, 이는 전극이 금속 레벨 내에 형성되는 상호접속부와 함께 처리될 수 있기 때문이다. 이 과정의 추가 이점은, 두 개의 금속 레벨을 서로 전기적으로 이격시키는 절연 층 내에 제공되는 홀 내로 저장 층이 용이하게 도입될 수 있다는 것이다. 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부는 전도성 재료로 충진된 콘택트 홀에 의해 생성된다. 제 1 금속 레벨과 제 1 게이트 전극 사이에는 추가의 절연 층이 있다. 콘택트 홀은 이 절연 층 내에 도입되어, 제 1 금속 레벨로의 전도성 접속부를 생성한다. 유리하게도, 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부를 위한 콘택트 홀을 생성하는 추가의 공정 단계가 필요하지 않다.
제 1 및 제 2 전극이 각 경우에 공정 시퀀스에서 추후에 처리되는 금속 레벨 내에 각각 형성되는 것이 유리하다. 제 1 전극과 제 1 게이트 전극 사이의 전도성 접속부는, 서로의 위에 배치되고 전도성 재료로 충진되는 콘택트 홀들에 의해 생성된다. 이 과정의 이점은 전체 공정 시퀀스에서 추후에 오는 시점에 전극이 형성된 결과로서, 즉, 제 1 및 제 2 전극이 더 높은 금속 레벨로 이동한 결과로서, 저장 층이 노출되는 열적 응력이 더욱 감소한다는 것이다. 유리하게도, 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부는, 서로의 위에 배치되고 금속 레벨들 사이의 절연 층 내로 도입되는 콘택트 홀에 의해 생성된다. 서로의 위에 배치되고 전도성 재료로 충진된 콘택트 홀들은 다수의 금속 레벨들을 통과하는 전도성 접속부를 생성한다.
제공되는 저장 층이, 예를 들어, 포르피린 분자를 갖도록 제공된 유기 층인 것이 바람직하다. 예를 들어, 포르피린 분자로 이루어진 층들과 같은 유기 저장 층들은 영구적인 전하 저장 및 낮은 누설 전류의 이점을 갖는다. 전하 캐리어가 유출될 수 있는 게이트 유전체는 무기 저장 층이 사용되는 경우보다 더 얇게 제조될 수 있다. 더 얇은 게이트 유전체는, 저장 층의 대전 및 방전을 가속화시켜서 액세스 시간을 더 빠르게 한다는 이점을 제공한다. 또한, 유기 저장 층은 양호한 축척성의 이점을 갖는다. 이것이 메모리 셀들의 크기를 더욱 감소시키는 장점이다.
유리하게도, 소스 및 드레인 라인을 생성하기 위해, 각 행 내에서 제각기 인접하고 있는 행들 내에 배치된 메모리 셀들의 소스/드레인 영역들은 반도체 기판 내에 제공된 도핑 영역에 의해 서로 전기 전도적으로 접속된다. 반도체 기판 내의 도핑 영역에 의해 서로 전기 전도적으로 접속된 사전결정된 수의 소스/드레인 영역들 이후에, 금속 레벨 내에 형성되며 메모리 셀들의 소스/드레인 영역들을 접속시키는 상호접속부로의 전도성 접속부들이 제공된다. 도핑 영역은 도펀트 주입에 의해 반도체 기판 내로 도입될 수 있다. 장점은, 반도체 웨이퍼 상에서 메모리 셀에 의해 점유되는 표면적의 증가를 피할 수 있다는 것이다. 금속 레벨로의 콘택트들과 전극들 사이, 및 저장 층이 배치되는 최소 거리를 유지하면, 메모리 셀에 의해 점유되는 표면적의 증가를 가져온다. 반도체 기판 내의 도핑 영역으로서 형성되는 라인들의 제공은 유리하게도 금속 레벨로의 콘택트들이 사전결정된 수의 메모리 셀 이후에 제공되게 하고, 이에 따라, 결과적으로, 각 메모리 셀 내의 금속 레벨로의 콘택트를 더 이상 제공할 필요가 없다.
디지털 정보 항목을 저장하는 저장 층과, 반도체 기판 내에 형성되고 채널 영역에 의해 서로 이격되는 두 개의 소스/드레인 영역들과, 실질적으로 채널 영역 위에 있는 반도체 기판의 기판 표면 상에 배치되는 게이트 유전체를 구비하는 메모리 셀이 제공된다. 본 발명에 따르면, 제 1 게이트 전극은 게이트 유전체 상에 배치된다. 저장 층은 제 1 게이트 전극 상에 또는 게 1 게이트 전극과 떨어진 거리에 배치된다. 저장 층과 제 1 게이트 전극 사이에는 전도성 접속부가 있다. 절연 층은 저장 층 위에 제공되고, 제 2 게이트 전극은 절연 층 상에 제공된다.
본 발명에 따른 메모리 셀은, 예를 들어, 전계 효과 트랜지스터의 채널 영역, 소스/드레인 영역 및 제 1 게이트 전극과 같은 단결정 및 다결정 반도체 구조가 저장 층의 부착 이전에 처리될 수 있다는 장점을 갖는다. 반도체 구조의 프로세싱 중에는 통상적으로 고온이 사용되므로, 추후 시간에 저장 층을 부착하면 저장 층의 열적 응력을 감소시킨다. 이것은, 예를 들어, 유기 저장 층의 열화를 방지한다. 저장 층은 저장 층과 제 1 게이트 전극의 전도성 접속의 결과로서 대전 및 방전된다. 본 발명에 따른 메모리 셀은 저장 층을 형성하는 데 사용될 수 있는 재료의 범위를 상당히 넓힌다.
저장 층은 제 1 전극과 제 2 전극 사이에 배치된다. 추가로 형성되는 전극의 제공은 저장 층의 재료로 적절히 채택되는 전극 재료를 사용할 수 있게 한다. 다른 장점은, 전극 표면이 트랜지스터 및 콘택트 표면과는 별개로 선택될 수 있다는 것이다.
제 1 전극이 전도성 접속부의 일부에 의해 형성되는 것이 바람직하다. 예를 들어, 전도성 접속부가 전도성 재료로 충진된 콘택트 홀로서 설계되는 경우, 저장 층이 콘택트 홀 충진에 직접 부착되어, 하나의 공정 단계가 감축되는 것이 가능하다.
제 1 및 제 2 전극은 유리하게도 금속인 알루미늄, 텅스텐 또는 구리 중 하나로 이루어진다. 이들은 다른 공정 단계에서도 사용되는 금속이다. 따라서, 전극을 형성하면, 추가의 공정 단계가 요구되지 않는다.
제 1 및 제 2 전극이 귀금속인 플래티넘, 금 또는 은 중 하나로 이루어지는 것이 바람직하다.
제 1 전극이 제 1 금속 레벨 내에 형성되고, 제 2 전극이 제 2 금속 레벨 내에 형성되는 것이 바람직하다. 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부는 전도성 재료로 충진된 콘택트 홀에 의해 제공된다. 사이에 저장 층이 배치되는 전극들을 상호 접속부들 및 콘택트 홀들을 포함하는 인접 금속 레벨들 내에 형성하면, 장점으로, 전극을 형성하는 추가의 공정 단계가 감축된다는 장점이 있다. 전도성 재료로 충진되고 제 1 게이트 전극과 제 1 금속 레벨 사이에 배치된 절연 층 내에 도입된 콘택트 홀에 의해 전도성 접속부가 생성되는 경우에는, 유리하게도, 임의의 추가 공정 단계가 필요하지 않다.
제 1 및 제 2 전극은 각 경우에 제 1 또는 제 2 금속 레벨보다 제 1 게이트 전극으로부터 더 멀리 떨어진 금속 레벨 내에 각각 형성된다. 제 1 전극과 제 1 게이트 전극 사이의 전도성 접속부는, 서로의 위에 배치되고 전도성 재료로 충진된 절연 층 내에 도입되는 콘택트 홀에 의해 생성된다. 유리하게도, 제 1 또는 제 2 금속 레벨보다 더 높이 위치하는 금속 레벨들 내에 전극을 배치하면, 저장 층의 열적 응력이 더욱 감소한다. 유리하게도, 제 1 게이트 전극과 제 1 전극 사이의 전도성 접속부는, 서로의 위에 배치되고 다수의 금속 레벨들을 통과하는 접속부를 생성하는 콘택트 홀에 의해 제공된다.
저장 층은, 예를 들어, 포르피린 분자를 함유하는 유기 층의 형태로 제공된다. 이러한 층은 전하 캐리어를 영구적으로 본딩하고, 현저히 낮은 누설 전류를 가진다. 전하 캐리어가 유출될 수 있는 게이트 전극은 더 얇게 제조될 수 있다. 더 얇은 게이트 전극은 저장 층의 대전 및 방전을 가속화시킨다는 장점을 제공한다. 또한, 유기 저장 층은 양호한 축척성의 장점을 가진다. 이것은 메모리 셀들의 크기를 더욱 감소시킨다는 훌륭한 이점이다.
행들 내에 배치되고, 반도체 구조를 포함하며, 디지털 정보 항목을 저장하는 메모리 셀들을 갖는 메모리 디바이스가 제공된다. 설명한 바와 같이 본 발명에 따른 메모리 셀들이 메모리 디바이스 내에 배치되는 것이 바람직하다. 메모리 디바이스는 유기 저장 층 내에 디지털 정보가 저장될 수 있다는 장점을 가진다. 전하 저장부의 영구적인 속성으로 인해, 누설 전류가 감소한다. 본 발명에 따른 메모리 셀들을 갖는 메모리 디바이스들은 영구적인 정보 저장 및 가속화되는 프로그래밍 동작에 의해 식별된다.
유리하게도, 소스 및 드레인 라인을 제공하기 위해, 제각각 행 내에서 인접하고 있는 메모리 셀들의 소스/드레인 영역들은 반도체 기판 내에 제공된 도핑 영역에 의해 서로 전기 전도적으로 접속된다. 반도체 기판 내의 도핑 영역들에 의해 서로 전기 전도적으로 접속된 사전결정된 소스/드레인 영역들 후에, 금속 레벨 내에 형성되고 메모리 셀들의 소스/드레인 영역들을 접속시키는 상호접속부로의 전도성 접속부가 제공된다. 반도체 기판 내에서 도펀트로 국소 확산되는 소스 및 드레인 라인들은 각 메모리 셀의 반도체 웨이퍼 상의 표면적을 절약한다는 장점을 갖는데, 이는 각각의 개별적인 메모리 셀이 금속 레벨에 콘택트-접속될 필요가 없기 때문이다. 한편, 도핑된 반도체 기판으로 이루어진 라인들은 더 높은 저항성의 단점을 가진다. 이 단점을 보상하기 위해, 금속 레벨 내의 상호접속부로의 전도성 접속부는 사전결정된 수의 메모리 셀들, 예를 들어, 8개 또는 16개의 메모리 셀들 후에 제공된다. 이는, 증가된 저항성의 단점을 보상하지만, 표면적을 절약한다는 장점을 활용한다.
청구되는 메모리 디바이스를 동작시키는 방법에서, 메모리 디바이스를 프로그래밍하기 위해, 선택된 메모리 셀들의 제각각의 저장 층들이 대전된다. 이것은, 선택된 메모리 셀들 내에 포함된 소스/드레인 영역들 및 제 2 게이트 전극에 전압을 인가함으로써 이루어진다. 그 후, 저장 층들은 고에너지 전자 또는 게이트 유전체를 통과하는 전자 터널링 동작에 의해 대전된다. 프로그래밍을 소거하기 위해, 프로그래밍 동안 인가되는 전압과는 상이한 소거 전압이 제 2 게이트 전극에 인가된 결과, 대전된 저장 층들은 채널 영역 또는 소스/드레인 영역으로의 전자 터널링 동작에 의해 방전된다. 프로그래밍된 메모리 디바이스를 판독하기 위해, 드레인 전류의 세기가 저장 층의 대전 상태에 대한 함수로서 검출된다.
제 2 전극과 채널 영역 사이에서, 적어도 저장 층에 적절한 환원 전위가 저장 층에 존재하게 할 정도로 충분히 높은 전압은 메모리 셀 내의 저장 층을 대전시키는 데 필요하다. 필요한 전압은 양의 전위를 제 2 전극에 인가하고 음의 전위를 반도체 기판 내에서 트랜지스터의 소스/드레인 영역 및 채널 영역이 형성되며 웰(well)이라고도 지칭되는 도핑 영역에 인가함으로써 발생할 수 있다. 제 2 게이트 전극에서의 전압이 유기 저장 층의 대전에 영향을 미칠 정도로 충분한 경우, 유리하게도, 전압을 드레인 영역에 인가하는 것도 가능하다. 저장 층에 사용되는 재료가 다수의 산화환원(redox) 상태들을 가지는 경우, 다양한 전압을 인가함으로써 다수의 상태들을 기록하는 것이 가능하다. 이에 따라, 대전된 저장 층을 소거하기 위해, 환원 전위를 인가하는 것이 가능한데, 다시 말해서, 음의 전위가 제 2 전극에 인가되고 양의 전위가 웰에 인가된다.
메모리 셀 내의 저장 층을 대전시키기 위해, 예를 들어, 5V 내지 7V의 전압이 드레인 영역에 인가될 수 있고, 10V 내지 12V의 전압이 제 2 게이트 전극에 인가될 수 있다. 이들 전압 조건 하에서는, 고에너지 전자가 전계 효과 트랜지스터의 채널 영역 내에 생성되고, 이들 전자는 게이트 유전체를 통해서는 제 1 게이트 영역 내로 전달되고 전도성 접속부를 통해서는 저장 층에 전달된다. 전자는 저장 층에 의해 수납 및 보관된다. 대전 상태의 변화 및 그에 따른 전기 전위의 변화는 저장 층 내에서 발생한다. 저장 층을 대전시키는 다른 방법은 게이트 유전체를 통해 전계에 의해 조장되는 전자 터널링 동작을 활용하는 것으로 이루어진다.
전계의 의해 조장되는, 저장 층으로부터 게이트 유전체를 통해 채널 영역에 또는 소스/드레인 영역들 중 하나로의 전자 터널링 동작은 저장 층을 방전시키는 데 사용될 수 있다. 예를 들어, 5V의 전압을 소스 영역에 인가하고 -8V의 전압을 제 2 게이트 전극에 인가한다. 메모리 디바이스에서의 판독 동작 동안 메모리 셀 내에 포함된 저장 층의 대전 상태를 검출하기 위해, 사전정의된 판독 전압이 제 2 게이트 전극에 인가되고, 전압이 소스 영역과 드레인 영역 사이에 인가되어 횡방향 전계를 생성한다. 임계 전압보다 높은 드레인 전류의 레벨은 제 2 게이트 전극에서의 전압 레벨에 거의 선형적으로 의존한다. 드레인 전류는 임계 전압 아래에서는 거의 존재하지 않는다. 저장 층이, 예를 들어, 음의 전하 캐리어로 대전되어 음의 전기 전위를 가지는 경우, 임계 전압은 제 2 게이트 전극에서 더 높은 전압을 향해 이동한다. 측정가능한 드레인 전류가 흐르게 하기 위해, 더 높은 전압이 제 2 게이트 전극에 인가된다. 제 2 게이트 전극에서 적절한 일정 판독 전압으로는, 드레인 전류가 저장 층의 대전 상태에 대한 함수로서 흐르고, 대전된 상태의 저장 층에는 사실상 드레인 전류가 없는데, 다시 말해, 논리값 0을 할당받을 수 있고, 방전된 상태에서는 유한 값을 가지며 논리값 1을 할당받을 수 있다. 전술한 공정의 상세한 설명은 P. Cappelletti, C. Golla, P. Olivo, E. Zanoni, Kluwer Academic Publishiers, 53-58 (1999) 편집의 Flash Memories라는 명칭의 서적에서 찾을 수 있을 것이다.
다음 원문에서, 본 발명은 도면을 참조하여 더욱 상세히 설명된다.
도 1은 종래기술에 대응하는 메모리 셀의 개략적인 단면도,
도 2는 본 발명에 따른 메모리 셀의 제 1 예시적인 실시예의 개략적인 단면도,
도 3은 본 발명에 따른 메모리 셀의 제 2 예시적인 실시에의 개략적인 단면도,
도 4는 본 발명에 따른 메모리 디바이스의 개략적인 부분 평면도,
도 5는 유기 저장 층을 가지는 전계 효과 트랜지스터의 전류/전압 특성 곡선을 나타낸 도면이다.
도 1은 명세서의 도입부에서 이미 더욱 상세히 설명되었다.
온도 민감성 유기 저장 층(10) 내에 디지털 정보가 저장되는 도 2에 예시한 메모리 셀(1)을 제조하기 위해서, 채널 영역(4)에 의해 서로 이격되어 있는 도핑 영역으로서 두 개의 소스/드레인 영역(5)이 반도체 기판(17) 내에 제공된다. 게이트 유전체(6)는 실질적으로 채널 영역(4) 위에 배치되고, 제 1 게이트 전극(7a)은 게이트 유전체(6) 상에 배치된다. 유기 저장 층(10)은 제 1 게이트 전극(7a) 위에 서 제 1 금속 레벨(11a)과 제 2 금속 레벨(11b) 사이에 제공된다. 유기 저장 층(10)이 다결정 또는 단결정 반도체 구조, 즉, 반도 기판(17) 내에 제공되거나 반도체 기판(17)으로 이루어지는 구조 위에 배치되기 때문에, 반도체 구조의 프로세싱이 유기 저장 층(10)의 부착 이전에 결정되는 것이 가능하다. 반도체 구조의 프로세싱에는 섭씨 1100도에 달하는 온도가 이용되고 유기 저장 층은 그러한 온도에서 손상되기 때문에, 더 늦은 시간에 유기 저장 층(10)을 부착하면, 유기 저장 층(10)의 열적 응력이 감소할 수 있다. 전도성 접속부(8)는 유기 저장 층(10)을 제 1 게이트 전극(7a)에 접속시키며, 이 유기 저장 층(10)은 채널 영역(4)으로부터 게이트 유전체(6)를 통해 제 1 게이트 전극(7a)으로 이동하는 전자에 의해 대전될 수 있다. 전도성 접속부는 절연 층(12) 내에 도입된 금속 충진 콘택트 홀(14)의 형태로 제공된다. 유기 저장 층(10)은 두 개의 금속 레벨(11a, 11b) 사이의 홀 내에 도입되며, 제 1 및 제 2 전극(9a, 9b) 사이에 배치된다. 절연 층(18)에 의해 제 2 전극(9b)으로부터 이격되는 제 2 게이트 전극(7b)은 제 2 전극 위에 위치한다. 제 2 게이트 전극(7b)은 전술한 소자들을 포함하는 전계 효과 트랜지스터를 구동하는 데 사용된다.
도 2는 메모리 셀(1) 내에 포함된 유기 저장 층(10)을 갖는 전계 효과 트랜지스터의 소자들을 내보인다. 채널 영역(4)에 의해 서로 이격되는 소스/드레인 영역들(5)은 반도체 기판(17) 내에 위치한다. 게이트 전극(6)은 채널 영역 위에 배치되며, 제 1 게이트 전극(7a)은 게이트 유전체 상에 배치된다. 전극(9a, 9b)이 표시된 두 개의 금속 레벨(11a, 11b)을 볼 수 있다. 유기 저장 층(10)은 전극(9a, 9b) 사이에 위치한다. 제 1 전극(9a)과 제 1 게이트 전극(7a) 사이의 전도성 접속부(8)는 절연 층(12) 내의 금속 충진 콘택트 홀의 형태로 예시된다. 절연 층(18)은 제 2 전극(9b) 상에 제공되며, 제 2 게이트 전극(7b)은 절연 층 상에 제공된다.
유기 저장 층(10) 상에서의 열적 응력을 더욱 감소시키기 위해, 저장 층(10)의 부착은 메모리 디바이스(2)를 제조하는 데 사용되는 전체 공정 시퀀스의 끝에 더 가깝게 이동되는 것이 적절하다. 이것은, 예를 들어, 마지막으로 처리되는 두 개의 더 높은 금속 레벨들(11) 사이에 저장 층(10)을 배치함으로써 이루어진다. 제 1 게이트 전극(9a)과 제 1 게이트 전극(7a)의 전도성 접속부(8)는 콘택트 홀들(14)에 의해 생성되는데, 콘택트 홀들(14)은 절연 층(12) 내에 도입되고, 서로의 상부에 스택(stack)되며, 금속으로 충진되고, 금속 레벨(11)을 통과하는 콘택트가 보다 아래에 있게 한다.
도 3에 도시한 메모리 셀(1)의 예시적인 실시예는 도 2에 예시한 메모리 셀(1)의 예시적인 실시예와는 그 전도성 접속부(8)의 형태 면에서 상이하다. 유기 층(10)은 두 개의 더 높은 금속 레벨(11) 사이에 위치한다. 전도성 접속부(8)는 콘택트 홀(14)을 포함하며, 콘택트 홀들(14)은 서로의 상부에 스택되고, 금속으로 충진되며, 금속 레벨들(11) 사이에 제공되는 절연 층(12) 내에 도입되고, 상호접속부(13) 및 콘택트 홀(14)을 포함하는 다수의 금속 레벨들(11)을 통과하는 콘택트를 생성한다.
메모리 셀들(1)로부터 메모리 디바이스(2)를 제조하기 위해서, 메모리 셀들(1)은, 예를 들어, 행 및 열로 배치된다. 각 경우에 행 및 열이 인접하는 메모리 셀들(1)은 상호접속부들(13)에 의해 서로 접속되는데, 상호접속부들(13)은 서로 수직으로 배치되고, 교차점(15)에서 서로의 위에 놓인다. 하나의 상호접속부(13)는 행으로 인접한 메모리 셀들(1)의 소스/드레인 영역들(5)을 접속시키며, 비트 라인(13b)이라고도 지칭된다. 다른 상호접속부(13)는 열로 인접한 메모리 셀들(1)의 제 2 게이트 전극들(7b)을 접속시키며, 어드레스 라인(13a)이라고도 지칭된다. 비트 라인(13b) 및 어드레스 라인(13a) 모두는 각 경우에 제각각의 금속 레벨(11)에 형성된다. 비트 라인(13b)이 각각의 메모리 셀(1) 내에서 제각각의 소스/드레인 영역(5)과의 콘택트를 형성하는 것으로 추정되고 콘택트가 메모리 셀 내의 공간을 차지하여 표면 면적을 절약하기 때문에, 메모리 셀(1)의 소스/드레인 영역(5)은 반도체 기판(17) 내의 도핑 영역(16)에 의해 서로 전기 전도성으로 접속된다. 비트 라인(13b)으로의 전도성 접속부(8)는, 예를 들어, 모든 8개 또는 16개의 메모리 셀들(1)에만 제공된다.
도 4에서는 메모리 디바이스(2)의 일부를 볼 수 있다. 이 도면은 교차형 패턴으로 배치된 비트 라인(13b) 및 어드레스 라인(13a)을 예시한다. 행 및 열로 배치된 메모리 셀들(1)은 교차 점(15)에 위치한다. 행에서 서로 인접한 메모리 셀들(1)의 소스/드레인 영역들(5)을 접속시키고 라인으로 형성되는 도핑 영역(16)을 일부 볼 수 있으며, 비트 라인(13b)으로의 전도성 접속부(8)도 볼 수 있다.
도 5에 예시한 유기 저장 층(10)을 갖는 메모리 셀의 전류/전압 특성 곡선은 명세서의 도입부에서 이미 더욱 상세히 설명되었다.
설계 목록
1 메모리 셀
2 메모리 디바이스
4 채널 영역
5 소스/드레인 영역
6 게이트 유전체
7a 제 1 게이트 전극
7b 제 2 게이트 전극
8 전도성 접속부
9a 제 1 전극
9b 제 2 전극
10 저장 층
11 금속 레벨
11a 제 1 금속 레벨
11b 제 2 금속 레벨
12 절연 층
13 상호접속부
13a 어드레싱 라인
13b 비트 라인
14 콘택트 홀
15 교차점
16 도핑 영역
17 반도체 기판
18 절연 층
Claims (22)
- 메모리 디바이스 제조 방법으로서,상기 메모리 디바이스는 디지털 정보가 저장 층(10) 내에 저장되는 메모리 셀을 구비하는 반도체 구조체를 포함하며,- 채널 영역(4)에 의해 서로 이격되는 두 개의 소스/드레인 영역들(5)을 반도체 기판(17) 내에 형성하고,- 실질적으로 상기 채널 영역(4) 위에 있는 상기 반도체 기판(17)의 기판 표면 상에 게이트 유전체(6)를 제공하되,- 상기 게이트 유전체(6) 상에 제 1 게이트 전극(7a)을 배치하고,- 상기 반도체 구조체의 프로세싱을 상기 저장 층(10)의 부착 이전에 결정하며,- 상기 저장 층(10)과 상기 제 1 게이트 전극(7a) 사이에 전도성 접속부(8)를 제공하고,- 상기 저장 층(10) 위에 절연 층(18)을 제공하며,- 상기 절연 층(18) 상에 제 2 게이트 전극(7b)을 제공하는메모리 디바이스 제조 방법.
- 제 1 항에 있어서,제 1 전극(9a)과 제 2 전극(9b) 사이에 상기 저장 층(10)을 배치하는메모리 디바이스 제조 방법.
- 제 2 항에 있어서,상기 전도성 접속부(8)의 일부에 의해 상기 제 1 전극(9a)을 형성하는메모리 디바이스 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,금속인 알루미늄, 텅스텐 또는 구리 중 하나를 상기 제 1 및 제 2 전극(9a, 9b)에 제공하는메모리 디바이스 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,귀금속인 Pt, Au 또는 Ag 중 하나를 상기 제 1 및 제 2 전극(9a, 9b)에 제공하는메모리 디바이스 제조 방법.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,- 상기 제 1 전극(9a)은 제 1 금속 레벨(11a) 내에 형성하고, 상기 제 2 전극(9b)은 제 2 금속 레벨(11b) 내에 형성하며,- 상기 제 1 게이트 전극(7a)과 제 1 전극(9a) 사이의 상기 전도성 접속부(8)는 전도성 재료로 충진된 콘택트 홀(14)에 의해 생성하는메모리 디바이스 제조 방법.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,- 상기 제 1 및 제 2 전극(9a, 9b)은 각 경우에 공정 시퀀스에서 추후에 처리되는 금속 레벨(11) 내에 각각 형성하고,- 상기 제 1 전극(9a)과 상기 제 1 게이트 전극(7a) 사이의 상기 전도성 접속부(8)는, 서로의 위에 배치되고 전도성 재료로 충진된 콘택트 홀들(14)에 의해 생성하는메모리 디바이스 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,제공된 상기 저장 층(10)은 유기 층인메모리 디바이스 제조 방법.
- 제 8 항에 있어서,상기 유기 층은 포르피린 분자(porphyrin molecules)를 갖는메모리 디바이스 제조 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,- 소스 및 드레인 라인들을 생성하기 위해, 행들 내에 배치되어 행 내에서 제각각 인접하는 메모리 셀들(1)의 상기 소스/드레인 영역들(5)을 상기 반도체 기판 내에 제공된 도핑 영역들(16)에 의해 서로 전기 전도적으로 접속하고,- 상기 반도체 기판(17) 내에서 도핑 영역들(16)에 의해 서로 전기 전도적으로 접속된 사전결정된 수의 소스/드레인 영역들(5) 이후, 금속 레벨(11) 내에 형성되고 메모리 셀들(1)의 상기 소스/드레인 영역들(5)을 접속시키는 상호접속부들(13)로의 전도성 접속부들(8)을 제공하는메모리 디바이스 제조 방법.
- 디지털 정보 항목을 저장하는 저장 층(10)과, 반도체 기판(17) 내에 형성되 고 채널 영역(4)에 의해 서로 이격되는 두 개의 소스/드레인 영역들(5)과, 실질적으로 상기 채널 영역(4) 위에 있는 상기 반도체 기판(17)의 기판 표면 상에 제공되는 게이트 유전체(6)를 구비하는 메모리 셀(1)에 있어서,- 제 1 게이트 전극(7a)은 상기 게이트 유전체(6) 상에 배치되고,- 상기 저장 층(10)은 상기 제 1 게이트 전극(7a) 상에 또는 상기 제 1 게이트 전극(7a)으로부터 떨어진 곳에 배치되며,- 상기 저장 층(10)과 상기 제 1 게이트 전극(7a) 사이에 전도성 접속부(8)가 제공되고,- 절연 층(18)은 상기 저장 층(10) 위에 제공되며,- 제 2 게이트 전극(7b)은 상기 절연 층(18) 상에 제공되는메모리 셀.
- 제 11 항에 있어서,상기 저장 층(10)은 제 1 전극(9a)과 제 2 전극(9b) 사이에 배치되는메모리 셀.
- 제 12 항에 있어서,상기 제 1 전극(9a)은 상기 전도성 접속부(8)의 일부에 의해 형성되는메모리 셀.
- 제 12 항 또는 제 13 항에 있어서,상기 제 1 및 제 2 전극(9a, 9b)은 금속인 알루미늄, 텅스텐 또는 구리 중 하나로 이루어지는메모리 셀.
- 제 12 항 또는 제 13 항에 있어서,상기 제 1 및 제 2 전극(9a, 9b)은 귀금속인 Pt, Au 또는 Ag 중 하나로 이루어지는메모리 셀.
- 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,- 상기 제 1 전극(9a)은 제 1 금속 레벨(11a) 내에 형성되고, 상기 제 2 전극(9b)은 제 2 금속 레벨(11b) 내에 형성되며,- 상기 제 1 게이트 전극(7a)과 제 1 전극(9a) 사이의 상기 전도성 접속부(8)는 전도성 재료로 충진된 콘택트 홀(14)에 의해 제공되는메모리 셀.
- 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,- 상기 제 1 및 제 2 전극(9a, 9b)은 각 경우에 상기 제 1 또는 제 2 금속 레벨(11a, 11b)보다는 상기 제 1 게이트 전극(7a)으로부터 더 멀리 있는 금속 레벨(11) 내에 각각 형성되고,- 상기 제 1 전극(9a)과 상기 제 1 게이트 전극(7a) 사이의 상기 전도성 접속부(8)는, 절연 층(12) 내에 도입되고 서로의 위에 배치되며 전도성 재료로 충진된 콘택트 홀들(14)에 의해 생성되는메모리 셀.
- 제 11 항 내지 제 17 항 중 어느 한 항에 있어서,제공된 상기 저장 층(10)은 유기 층의 형태로 제공되는메모리 셀.
- 제 18 항에 있어서,상기 유기 층은 포르피린 분자(porphyrin molecules)를 함유하는메모리 셀.
- 행들 내에 배치되고, 반도체 구조를 포함하며, 디지털 정보 항목을 저장하는 메모리 셀들을 구비하되,제 11 항 내지 제 19 항 중 어느 한 항에서 청구되는 메모리 셀들(1)을 포함하는메모리 디바이스.
- 제 20 항에 있어서,- 소스 및 드레인 라인들을 생성하기 위해, 행 내에서 제각각 인접하는 메모리 셀들(1)의 소스/드레인 영역들(5)은 상기 반도체 기판(17) 내에 제공된 도핑 영역들(16)에 의해 서로 전기 전도적으로 접속되고,- 상기 반도체 기판(17) 내에서 도핑 영역들(16)에 의해 서로 전기 전도적으로 접속된 사전결정된 수의 소스/드레인 영역들(5) 이후, 금속 레벨(11) 내에 형성되고 메모리 셀들(1)의 상기 소스/드레인 영역들(5)을 접속시키는 상호접속부들(13)로의 전도성 접속부들(8)이 제공되는메모리 디바이스.
- 제 20 항 또는 제 21 항에서 청구되는 상기 메모리 디바이스(2)를 동작시키는 방법으로서,- 상기 메모리 디바이스(2)를 프로그래밍하기 위해서, 전압이 상기 소스/드레인 영역들(5) 및 상기 제 2 게이트 전극(7b)에 인가된 결과로서, 선택된 메모리 셀들(1)의 상기 제각각의 저장 층들(10)은 고에너지 전자 또는 상기 게이트 유전체(6)를 통한 전자 터널링 동작(electron tunnelling operation)에 의해 대전되고,- 상기 프로그래밍을 소거하기 위해서, 프로그래밍 동안 인가된 상기 전압과는 상이한 소거 전압이 상기 제 2 게이트 전극(7b)에 인가된 결과로서, 상기 대전된 저장 층들(10)은 상기 채널 영역(4) 또는 상기 소스/드레인 영역(5)으로의 전자 터널링 동작에 의해 방전되며,- 상기 프로그래밍된 메모리 디바이스(2)를 판독하기 위해, 드레인 전류의 세기는 상기 저장 층(10)의 대전 상태에 대한 함수로서 검출되는메모리 디바이스 동작 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10333557A DE10333557B8 (de) | 2003-07-23 | 2003-07-23 | Verfahren zur Herstellung einer Speichereinrichtung, Speicherzelle, Speichereinrichtung und Verfahren zum Betrieb der Speichereinrichtung |
| DE10333557.9 | 2003-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060052859A true KR20060052859A (ko) | 2006-05-19 |
| KR100767881B1 KR100767881B1 (ko) | 2007-10-17 |
Family
ID=34088765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067001512A KR100767881B1 (ko) | 2003-07-23 | 2004-07-21 | 메모리 디바이스 제조 방법, 메모리 셀, 메모리 디바이스및 메모리 디바이스 동작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20070166924A1 (ko) |
| KR (1) | KR100767881B1 (ko) |
| CN (1) | CN100446183C (ko) |
| DE (1) | DE10333557B8 (ko) |
| WO (1) | WO2005010983A2 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1717862A3 (en) * | 2005-04-28 | 2012-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US8890234B2 (en) * | 2012-09-05 | 2014-11-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US10163917B2 (en) * | 2016-11-01 | 2018-12-25 | Micron Technology, Inc. | Cell disturb prevention using a leaker device to reduce excess charge from an electronic device |
| US10748931B2 (en) * | 2018-05-08 | 2020-08-18 | Micron Technology, Inc. | Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs |
| CN110526923A (zh) * | 2019-08-09 | 2019-12-03 | 南京邮电大学 | 一种侧链修饰的卟啉分子及其应用 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327062A (ja) * | 1992-05-22 | 1993-12-10 | Sharp Corp | 強誘電体記憶素子 |
| US6559469B1 (en) * | 1992-10-23 | 2003-05-06 | Symetrix Corporation | Ferroelectric and high dielectric constant transistors |
| JP3281839B2 (ja) * | 1997-06-16 | 2002-05-13 | 三洋電機株式会社 | 誘電体メモリおよびその製造方法 |
| US5981335A (en) * | 1997-11-20 | 1999-11-09 | Vanguard International Semiconductor Corporation | Method of making stacked gate memory cell structure |
| US6051467A (en) * | 1998-04-02 | 2000-04-18 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate a large planar area ONO interpoly dielectric in flash device |
| US6297989B1 (en) * | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
| US6140672A (en) * | 1999-03-05 | 2000-10-31 | Symetrix Corporation | Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor |
| JP2002016233A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| EP1207558A1 (en) * | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| US6773929B2 (en) * | 2001-09-14 | 2004-08-10 | Hynix Semiconductor Inc. | Ferroelectric memory device and method for manufacturing the same |
| US6674121B2 (en) * | 2001-12-14 | 2004-01-06 | The Regents Of The University Of California | Method and system for molecular charge storage field effect transistor |
-
2003
- 2003-07-23 DE DE10333557A patent/DE10333557B8/de not_active Expired - Fee Related
-
2004
- 2004-07-21 US US10/565,578 patent/US20070166924A1/en not_active Abandoned
- 2004-07-21 CN CNB2004800275757A patent/CN100446183C/zh not_active Expired - Fee Related
- 2004-07-21 KR KR1020067001512A patent/KR100767881B1/ko not_active IP Right Cessation
- 2004-07-21 WO PCT/DE2004/001588 patent/WO2005010983A2/de active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN1856865A (zh) | 2006-11-01 |
| DE10333557A1 (de) | 2005-02-24 |
| CN100446183C (zh) | 2008-12-24 |
| US20070166924A1 (en) | 2007-07-19 |
| WO2005010983A2 (de) | 2005-02-03 |
| KR100767881B1 (ko) | 2007-10-17 |
| DE10333557B8 (de) | 2008-05-29 |
| DE10333557B4 (de) | 2008-02-14 |
| WO2005010983A3 (de) | 2005-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200227423A1 (en) | Ferroelectric Devices and Methods of Forming Ferroelectric Devices | |
| US7372065B2 (en) | Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same | |
| US7728322B2 (en) | Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same | |
| US5465231A (en) | EEPROM and logic LSI chip including such EEPROM | |
| US20210184044A1 (en) | Programmable Charge-Storage Transistor, An Array Of Elevationally-Extending Strings Of Memory Cells, And A Method Of Forming An Array Of Elevationally-Extending Strings Of Memory Cells | |
| JP5860119B2 (ja) | 半導体装置 | |
| US6946347B2 (en) | Non-volatile memory structure | |
| TWI427706B (zh) | 具有奈米柱之半導體裝置及其方法 | |
| JP5270061B2 (ja) | プログラマブル消去不要メモリの製造方法 | |
| US7214587B2 (en) | Method for fabricating a semiconductor memory cell | |
| US7307868B2 (en) | Integrated circuit including memory cell for storing an information item and method | |
| US7701746B2 (en) | Method of making memory cell with voltage modulated sidewall poly resistor | |
| KR101932909B1 (ko) | 반도체 메모리 장치 및 반도체 장치 | |
| JP2008513928A (ja) | マルチレベルの仮想接地メモリのための読出方法 | |
| US20090003083A1 (en) | Memory cell with voltage modulated sidewall poly resistor | |
| US7474558B2 (en) | Gated diode nonvolatile memory cell array | |
| US5981340A (en) | Method of building an EPROM cell without drain disturb and reduced select gate resistance | |
| KR100767881B1 (ko) | 메모리 디바이스 제조 방법, 메모리 셀, 메모리 디바이스및 메모리 디바이스 동작 방법 | |
| US6772992B1 (en) | Memory cell structure integrated on semiconductor | |
| US6295229B1 (en) | Semiconductor device and method of operating it | |
| US7385243B2 (en) | Floating gate memory cell with a metallic source/drain and gate, and method for manufacturing such a floating gate memory gate cell | |
| TW577172B (en) | Dual bit split gate flash memory and manufacturing method thereof | |
| JPH01289170A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |