CN1856865A - 存储单元和用于制作存储器的方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title abstract 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 165
- 238000009825 accumulation Methods 0.000 claims description 134
- 229910052751 metal Inorganic materials 0.000 claims description 62
- 239000002184 metal Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000012212 insulator Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 10
- 239000012044 organic layer Substances 0.000 claims description 7
- 150000004032 porphyrins Chemical class 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 239000010970 precious metal Substances 0.000 claims 2
- 230000005669 field effect Effects 0.000 description 27
- 230000008901 benefit Effects 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000002349 favourable effect Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000008646 thermal stress Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Theoretical Computer Science (AREA)
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- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
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- Crystallography & Structural Chemistry (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及用于形成存储单元(1)的方法，该存储单元包括存储数字信息的有机存储层(10)。所述方法在于，对多晶和单晶半导体结构进行加工，在此期间，在施加有机存储层(10)之前所述结构受到高温。
Description
本发明涉及用于制作存储器件的方法，该存储器件包括半导体结构并具有存储单元，其中数字信息存储在存储层中，在该方法中：
-在半导体衬底中形成通过沟道区互相隔开的两个源/漏区，
-在半导体衬底的衬底表面上，基本上在沟道区上，提供栅极电介质。
此外，本发明涉及存储单元，其具有存储数字信息项的存储层，具有形成在半导体衬底中并通过沟道区互相隔开的两个源/漏区，和设置在半导体衬底的衬底表面上、基本上在沟道区上面的栅极电介质。
其中数字信息作为电荷存储单元的荷电状态被存储的存储单元，用来制作DRAM(动态随机存取存储器)或EEPROM(电可擦除可编程只读存储器)存储器件。为了使存储单元中的电荷存储单元的荷电状态能被可靠地测量，存储电荷的数量不能降低到预定最小值之下。当进一步减小存储单元的尺寸时，该事实需要相当多的费用，这是因为存储单元变得越小，存储电荷的可能的数量将越低并且可靠地检测单元的荷电状态将越复杂。
一种目的在于改善该情形的方法包括，将存储单元的电荷存储单元设计为存储电荷并且设置在场效应晶体管的沟道区之上的存储层，该电荷存储单元通常被设计为与选择晶体管连接的电容器。结果，存储在存储层中的电荷被电容性地引入到场效应晶体管的沟道区中，由此利用了场效应晶体管的放大。由于场效应晶体管的放大，仅仅少量存储电荷就足以允许可靠地检测存储信息。该方法用于例如铁电场效应晶体管，其中存储层包括铁电材料。具有铁电存储层的场效应晶体管的详细描述可在公开物I.Ishiwara的Recent Progress of FET-Type Ferroelectric Memories，Integrated Ferroelectrics 34(2001)，11-20中找到。
如果存储层包括有机材料，由于存储电荷量少，根据上述方法通常将有机存储层直接设置在场效应晶体管的沟道区之上，以便可以利用场效应晶体管的放大。有机存储层可以包括例如卟啉分子。卟啉分子的氧化和还原导致存储层中的不同荷电状态。还原对应于存储层被电子充电，且氧化对应于存储层被放电。为了确定存储层的充电状态(其代表数字信息)，对场效应晶体管的栅电极施加恒定读取电压，并且检测在两个源/漏区之间所得到的漏极电流。如果存储层被电子充电，则阈值电压向更高的电压值移动，高于该阈值电压，漏极电流近似与栅极电压的电平指数相关。如果使用合适的读取电压，则在存储层的还原状态漏极电流近似不存在并表征逻辑状态零。在存储层的氧化状态中，漏极电流流动并表征逻辑状态一。
具有有机存储层的存储单元的常规场效应晶体管在图1中示出。在半导体衬底中，两个源/漏区5通过沟道区4互相分开。在沟道区4上存在栅极电介质6，并且在栅极电介质6上存在有机存储层10。栅电极7设置在有机存储层10上。
将预定读取电压施加到栅电极7上，并且当施加该读取电压时，漏极电流或实际没有漏极电流在两个源/漏区5之间流动，这取决于存储层10是处于还原状态还是氧化状态。
所描述的漏极电流取决于存储层的荷电状态的方式在图5中示出。漏极电流的对数绘制在纵坐标上，并且如图1所示的存储单元的包含有机存储层的n沟道场效应晶体管的栅极电压绘制在横坐标上。没有限制地，还可以使用p沟道场效应晶体管来实现这种类型的存储单元。用a表示的电流/电压特性曲线对应于具有被放电的、氧化的存储层的场效应晶体管。用b表示的电流/电压特性曲线对应于具有被充电的、还原的存储层的场效应晶体管。有机层的氧化或还原导致场效应晶体管的电流/电压特性曲线沿着横坐标平行移动。在横坐标上标记的值UL表示栅电极处的读取电压的电平。如果场效应晶体管的存储层处于具有电流/电压特性曲线b的还原状态，则纵坐标上的与值UL有关的漏极电流D2实际上为零。如果存储层处于具有电流/电压特性曲线a的氧化状态，则与值UL有关的漏极电流D1采用高得多的值。因此可以根据所得到的漏极电流的电平，利用栅电极处的恒定读取电压区分存储层的两种荷电状态。
然而，存在与具有图1所示的存储单元的存储器件的制作有关的缺点。在用于制作存储器件的常规方法中，首先加工存储单元的场效应晶体管的半导体结构和它们相对于彼此的绝缘。这完成了全部工艺的一部分，其也被称为FEOL(front end of line前段制程)，并涉及单晶和多晶半导体结构的加工。半导体结构加工之后是制作接触并将单个单晶和多晶半导体结构连接。全部工艺的这部分也被称为BEOL(back end of line后段制程)。由于在FEOL中使用了高达1100摄氏度的很高温度，因此很难实现具有如图1所示的场效应晶体管的常规存储单元，该场效应晶体管具有设置在多晶栅电极下面的栅极电介质上的有机存储层。由于在大多数情况下，有机存储层对温度很敏感，并且将它们设置在栅电极下面需要在FEOL部分施加存储层，其中该存储层暴露于很高的温度下。
然而，如果使用极薄的绝缘体层，则有机存储层优于永久电荷存储的无机存储层。此外，有机存储层具有良好的可调整性(scaleability)。这对于进一步减小存储单元的尺寸是有利的。
因此，本发明的目的是提供用于制作具有存储单元的存储器件的方法，其中数字信息存储在对温度敏感的存储层中。本发明的目的还在于提供具有对温度敏感的存储层的存储单元。
在引言中所描述的类型的方法中，该目的通过专利权利要求1的特征从句中所列的特征来实现。该目的通过专利权利要求11所要求的存储单元来实现。本发明的有利改进将出现在相应的从属权利要求中。
本发明提供用于制作包括半导体结构并具有存储单元的存储器件的方法，其中数字信息存储在存储层中。在该方法中，在半导体衬底中形成通过沟道区互相隔开的两个源/漏区。栅极电介质设置在半导体衬底的衬底表面上，基本上在沟道区之上。根据本发明，第一栅电极设置在栅极电介质上。在施加存储层之前完成半导体结构的加工。在存储层和第一栅电极之间设置导电连接。在存储层上设置绝缘体层，并且在绝缘体层上设置第二栅电极。
在根据本发明的方法中，在施加存储层之前完成其中采用高温的多晶和单晶半导体结构的加工。多晶或单晶半导体结构的实例包括场效应晶体管的源/漏区、沟道区和第一栅电极。因此，存储层的施加转移到加工的如下部分，在该部分中形成接触并将单个单晶和多晶半导体结构连接，并且不再采用高温。将存储层的施加转移到加工的较后部分通常还需要存储层与第一栅电极隔离，后者通常由多晶半导体衬底形成。因此，在存储层和第一栅电极之间设置例如采用填充了金属的接触孔的形式的导电连接，所述接触孔被引入绝缘层中。通过绝缘体层与存储层隔离的第二栅电极用于驱动场效应晶体管，该存储层与场效应晶体管的第一栅电极导电连接。
根据本发明的方法的主要优点在于以下事实，即通过将存储层的施加转移到加工的较后部分，存储层的热应力以简单的方式大大减小并且不需要另外的工艺步骤。这使得可作为存储层的材料的范围大大变宽。根据本发明的方法使利用均匀有机存储层成为可能。
存储层设置在第一和第二电极之间是有利的。由于提供了另外形成的电极，因此有可能使用适于存储层材料的电极材料。另一优点在于，可以不依赖于晶体管和接触表面来选择电极表面。
优选地，第一电极由导电连接的一部分形成。如果导电连接形成为例如填充了导电材料的接触孔，则存储层也可以直接施加到接触孔填充物上。这允许省去一个工艺步骤。
提供金属铝、钨或铜中的一种用于第一和第二电极是有利的。这些金属是在其它工艺步骤中也使用的金属。因此，形成电极将不需要另外的工艺步骤。
优选地，提供贵金属铂、金或银中的一种用于第一和第二电极。
优选地，第一电极形成在第一金属层中且第二电极形成在第二金属层中。第一栅电极和第一电极之间的导电连接由填充了导电材料的接触孔形成。
将第一和第二电极形成在相应的金属层中有利地意味着不需要另外的工艺步骤来形成这些电极，因为这些电极可以与形成在所述金属层中的互连一起被加工。该过程的另一优点在于，存储层可容易地被引入到设置在绝缘层中的孔中，该绝缘层使两个金属层互相电隔离。第一栅电极和第一电极之间的导电连接由填充了导电材料的接触孔形成。在第一金属层和第一栅电极之间存在另外的绝缘层。接触孔被引入该绝缘层中以形成与第一金属层的导电连接。有利地，不需要另外的工艺步骤来形成用于第一栅电极和第一电极之间的导电连接的接触孔。
第一和第二电极的每一个都形成在金属层中是有利的，所述金属层在每种情况下都是在工艺序列中被稍后加工的。第一电极和第一栅电极之间的导电连接由填充了导电材料且一个叠一个的接触孔形成。该过程的优点在于，由于电极在整个工艺序列中稍后到来的时间点形成，即由于第一和第二电极移到更高的金属层，因此存储层受到的热应力被进一步减小。第一栅电极和第一电极之间的导电连接有利地由接触孔形成，所述接触孔一个叠一个并被引入金属层之间的绝缘层中。一个叠一个并填充了导电材料的接触孔形成穿过多个金属层的导电连接。
优选地，所提供的存储层为有机层，其可具有例如卟啉分子。有机存储层，例如包括卟啉分子的那些有机存储层，具有永久电荷存储和低漏电流的优点。与如果使用无机存储层相比，栅极电介质可以制作得更薄，载荷子可通过该栅极电介质流出。更薄的栅极电介质提供以下优点，即加速存储层的充电和放电并因此加快存取时间。此外，有机存储层具有可调整性良好的优点。这有利于进一步减小存储单元的尺寸。
有利地，为了形成源极和漏极线，排列成行的、在行中分别相邻的存储单元的源/漏区通过设置在半导体衬底中的掺杂区彼此导电连接。在预定数目的、通过半导体衬底中的掺杂区彼此导电连接的源/漏区之后，提供与互连的导电连接，其形成在金属层中并连接存储单元的源/漏区。可通过掺杂物扩散进去，在半导体衬底中引入掺杂区。优点在于，可以避免半导体晶片上存储单元占用的表面区域的增加。保持与金属层的接触和电极之间的最小距离，在其之间设置存储层，将导致存储单元占用的表面区域增加。在半导体衬底中提供形成为掺杂区的线的有利地允许在预定数目存储单元之后提供与金属层的接触，并因此不再需要在每个存储单元中提供与金属层的接触。
存储单元被设置为具有存储数字信息项的存储层、具有形成在半导体衬底中并通过沟道区互相隔开的两个源/漏区、以及具有设置在半导体衬底的衬底表面上、基本上在沟道区之上的栅极电介质。根据本发明，第一栅电极设置在栅极电介质上。存储层设置在第一栅电极上或者与第一栅电极隔开一段距离。在存储层和第一栅电极之间存在导电连接。在存储层之上设置绝缘体层，以及在绝缘体层上设置第二栅电极。
根据本发明的存储单元具有以下优点，即单晶和多晶半导体结构，例如场效应晶体管的沟道区、源/漏区和第一栅电极，可以在施加存储层之前加工。由于在半导体结构的加工期间通常采用高温，因此在稍后的时间施加存储层减小了存储层的热应力。这防止了例如有机存储层的退化。由于存储层与第一栅电极的导电连接，存储层被充电和放电。根据本发明的存储单元允许可用于形成存储层的材料范围大大变宽。
存储层设置在第一和第二电极之间。提供另外形成的电极使得可能采用适合于存储层的材料的电极材料。另一优点在于，可以不依赖于晶体管和接触表面来选择电极表面。
优选地，第一电极由导电连接的一部分形成。例如，如果导电连接被设计为填充了导电材料的接触孔，则存储层也可以直接施加到接触孔填充物上，这允许省去一个工艺步骤。
第一和第二电极有利地包括金属铝、钨或铜中的一种。这些金属是在其它工艺步骤中也使用的金属。因此，形成电极将不需要另外的工艺步骤。
优选地，第一和第二电极包括贵金属铂、金或银中的一种。
优选地，第一电极形成在第一金属层中且第二电极形成在第二金属层中。第一栅电极和第一电极之间的导电连接由填充了导电材料的接触孔提供。在包含互连和接触孔的相邻金属层中形成其间设置存储层的电极，具有以下优点：避免了用于形成电极的另外工艺步骤。如果导电连接由填充了导电材料并被引入设置在第一栅电极和第一金属层之间的绝缘层中的接触孔形成，则有利地不需要任何另外的工艺步骤。
第一和第二电极分别形成在金属层中，其在每种情况下都比第一或第二金属层离第一栅电极更远。第一电极和第一栅电极之间的导电连接由接触孔提供，这些接触孔被引入绝缘层中、一个叠一个并填充有导电材料。在位置高于第一或第二金属层的金属层中设置电极有利地进一步减小了存储层的热应力。第一栅电极和第一电极之间的导电连接有利地由接触孔提供，这些接触孔一个叠一个并形成穿过多个金属层的连接。
存储层采用例如包含卟啉分子的有机层的形式提供。这些层永久地结合载荷子，并且主要具有低漏电流。栅极电介质可以制作得更薄，电荷载流子可以通过该栅极电介质流出。更薄的栅极电介质提供以下优点，即加速存储层的充电和放电。此外，有机存储层具有可调整性好的优点。这非常有益于进一步减小存储单元的尺寸。
存储器件具有存储单元，存储单元排列成行、包括半导体结构并存储数字信息项。优选地，如所描述的根据本发明的存储单元排列在存储器件中。该存储器件具有以下优点，即数字信息可以存储在其中的有机存储层中。由于电荷存储的永久性，因此减小了漏电流。根据本发明的具有存储单元的存储器件由于永久的信息存储和加速的程序运行而出众。
有利地，为了提供源极和漏极线，在排列成行的、在行中分别相邻的存储单元的源/漏区通过设置在半导体衬底中的掺杂区彼此导电连接。在通过半导体衬底中的掺杂区彼此导电连接的预定数目的源/漏区之后，提供与互连的导电连接，该导电连接形成在金属层中并连接存储单元的源/漏区。在半导体衬底中用掺杂剂局部扩散的源极和漏极线具有以下优点，即由于不需要每一个存储单元与金属层接触连接的事实，因此对每一个存储单元来说节省了半导体晶片上的表面区域。另一方面，包括掺杂半导体衬底的线具有电阻较高的缺点。为了补偿该缺点，在预定数目的存储单元之后提供与金属层中的互连的导电连接，例如八个或十六个存储单元。这补偿了电阻增加的缺点，而仍然利用了节省表面区域的优点。
在用于操作所请求保护的存储器件的方法中，为了对存储器件编程，对所选存储单元的相应存储层充电。这通过将电压施加到包含在所选存储单元中的源/漏区和第二栅电极来完成。接着，借助于高能电子或借助于隧穿通过栅极电介质的电子对存储层充电。为了擦除编程，通过将擦除电压施加到第二栅电极所引起的电子隧穿到沟道区或源/漏区，对已充电的存储层放电，所述擦除电压不同于编程器件施加的电压。为了读取已编程的存储器件，漏极电流的强度作为存储层的荷电状态的函数来检测。
需要第二电极和沟道区之间的电压来对存储单元中的存储层充电，该电压至少对于在存储层出现适合该存储层的还原电势来说是足够高的。通过将正电势施加到第二电极并将负电势施加到半导体衬底中的掺杂区可以产生所需电压，在该半导体衬底中形成晶体管的源/漏区和沟道区，并且其也称为阱。如果第二栅电极处的电压足以实现有机存储层的充电，则有利地，还可能将电压施加到漏区。如果用于存储层的材料具有多个氧化还原状态，则可以通过施加不同的电压来写入多个状态。因此，为了擦除已充电的存储层，可以施加氧化电势，即将负电势施加到第二电极并将正电势施加到阱。
为了对存储单元中的存储层充电，作为实例，可以将5V～7V的电压施加到漏区并将10V～12V的电压施加到第二栅电极。在这些电压条件下，在场效应晶体管的沟道区中产生高能电子，并且这些电子穿过栅极电介质进入第一栅电极，并通过导电连接到达存储层。电子被存储层接收并保持。荷电状态的改变及由此导致的电势改变在存储层中发生。对存储层充电的另一方式在于利用由电场辅助的穿过栅极电介质的电子隧穿。
可以利用由电场辅助的在存储层外通过栅极电介质到达沟道区或到达源/漏区之一的电子隧穿对存储层放电。作为实例，通过将5V的电压施加到源区并将-8V的电压施加到第二栅电极。为了在存储器件中的读取操作期间检测包含在存储单元中的存储层的荷电状态，将限定的读取电压施加到第二栅电极，并在源区和漏区之间施加电压以产生横向场。在阈值电压以上，漏极电流的水平近似线性地依赖于第二栅电极处的电压电平。在阈值电压以下，漏极电流近似不存在。如果存储层用例如负载荷子充电并因此具有负电势，则在第二栅电极处阈值电压移向更高的电压。为了使可测量的漏极电流能够流动，将更高的电压施加到第二栅电极。在第二栅电极处存在适当恒定读取电压的情况下，漏极电流作为存储层的荷电状态的函数流动；在存储层的充电状态中，漏极电流实际上不存在，即可被分配逻辑值零，在放电状态中，漏极电流具有有限值并可被分配逻辑值一。以上过程的详细描述可在题为Flash Memories的书中找到(P.Cappelletti，C.Golla，P.Olivo，E.Zanoni，Kluwer Academic Publishers，53-58(1999))。
在下文中，将参考附图更详细地解释本发明，其中：
图1示出对应现有技术的存储单元的截面示意图，
图2示出根据本发明的存储单元的第一示例性实施例的截面示意图，
图3示出根据本发明的存储单元的第二示例性实施例的截面示意图，
图4示出从根据本发明的存储器件摘取的示意平面图，以及
图5示出具有有机存储层的场效应晶体管的电流/电压特性曲线。
在说明书的引言中已经较详细地解释了图1。
为了制作图2所示的存储单元1，其中数字信息存储在对温度敏感的有机存储层10中，在半导体衬底17中设置通过沟道区4互相隔开的、作为掺杂区的两个源/漏区5。栅极电介质6基本上设置在沟道区4之上，且第一栅电极7a设置在栅极电介质6上。有机存储层10设置在第一栅电极7a之上在第一金属层11a和第二金属层11b之间。由于有机存储层10设置在多晶或单晶半导体结构之上的事实，即该结构设置在半导体衬底17中或由半导体衬底17构成，因此该半导体结构的加工可以在施加有机存储层10之前完成。由于在该半导体结构的加工中采用了高达1100摄氏度的温度，并且在这样的温度下有机存储层10被损伤，因此在稍后的时间施加有机存储层10可减小有机存储层10的热应力。导电连接8将有机存储层10连接到第一栅电极7a，并且该有机存储层10可以被从沟道区4穿过栅极电介质6进入第一栅电极7a的电子充电。导电连接采用填充了金属的接触孔14的形式来提供，在绝缘层12中引入该接触孔。有机存储层10被引入两个金属层11a、b之间的孔中，并设置在第一和第二电极9a、b之间。通过绝缘体层18与第二电极9b分开的第二栅电极7b位于第二电极之上。第二栅电极7b用于驱动包括所述元件的场效应晶体管。
图2示出包含在存储单元1中的具有有机存储层10的场效应晶体管的元件。通过沟道区4互相隔开的源/漏区5位于半导体衬底17中。栅极电介质6设置在沟道区之上，并且第一栅电极7a设置在栅极电介质上。可以看到两个金属层11a、b，其中标记了电极9a、b。有机存储层10位于电极9a、b之间。第一电极9a和第一栅电极7a之间的导电连接8采用绝缘层12中的填充了金属的接触孔14的形式示出。绝缘体层18设置在第二电极9b上，并且第二栅电极7b设置在绝缘体层上。
为了进一步减小有机存储层10上的热应力，有利的是将存储层10的施加向更接近用于制作存储器件2的全部工艺顺序的末端移动是有利的。这例如通过将存储层10设置在最后加工的两个更高金属层11之间来完成。第一电极9a与第一栅电极7a的导电连接8由接触孔14形成，该接触孔14被引入绝缘层12中、一个叠加另一个顶上、填充有金属并允许通过金属层11下面的接触。
图3所示的存储单元1的示例性实施例与图2所示的存储单元1的示例性实施例不同之处在于它的导电连接8的形式。有机层10位于两个更高金属层11之间。导电连接8包括接触孔14，其一个叠加另一个顶上、填充有金属、被引入到在金属层11之间设置的绝缘层12中并产生通过多个金属层11的接触，金属层11包括互连13和接触孔14。
为了由存储单元1制作存储器件2，存储单元1例如排列成行和列。在每种情况下在行和列中相邻的存储单元1通过互连13相互连接，互连13互相垂直排列并且在交叉点15处一个叠一个。一个互连13连接在行中相邻的存储单元1的源/漏区5，并也称为位线13b。另一互连13连接在列中相邻的存储单元1的第二栅电极7b，并也称为寻址线13a。位线13b和寻址线13a在每种情况下都形成在相应的金属层11中。由于位线13b应该与每个存储单元1中相应的源/漏区5接触并且接触将占用存储单元1中的空间，因此为了节省表面区域，存储单元1的源/漏区5通过半导体衬底17中的掺杂区16彼此导电连接。例如，仅仅每8个或16个存储单元1才提供与位线13b的导电连接8。
存储器件2的摘选可在图4中看到。该图示出排列成交叉图案的位线13b和寻址线13a。排列成行和列的存储单元1位于交叉点15处。掺杂区16可在该摘选中看到，该掺杂区16形成为线并且连接在行中彼此相邻的存储单元1的源/漏区5，与位线13b的导电连接8也可以看到。
在说明书的引言中已经较详细地解释了图5所示的具有有机存储层10的存储单元1的电流/电压特性曲线。
标号列表
1 存储单元
2 存储器件
4 沟道区
5 源/漏区
6 栅极电介质
7a 第一栅电极
7b 第二栅电极
8 导电连接
9a 第一电极
9b 第二电极
10 存储层
11 金属层
11a 第一金属层
11b 第二金属层
12 绝缘层
13 互连
13a 寻址线
13b 位线
14 接触孔
15 交叉点
16 掺杂区
17 半导体衬底
18 绝缘体层
Claims (22)
1.一种用于制作包括半导体结构并具有存储单元(1)的存储器件(2)的方法，其中数字信息存储在存储层(10)中，在该方法中：
-在半导体衬底(17)中形成通过沟道区(4)互相隔开的两个源/漏区(5)，
-在半导体衬底(17)的衬底表面上，基本上在沟道区(4)之上，设置栅极电介质(6)
其中
-在栅极电介质(6)上设置第一栅电极(7a)，
-在施加存储层(10)之前完成半导体结构的加工，
-在存储层(10)和第一栅电极(7a)之间提供导电连接(8)，
-在存储层(10)之上提供绝缘体层(18)，且
-在绝缘体层(18)上提供第二栅电极(7b)。
2.如权利要求1所述的方法，其中存储层(10)设置在第一和第二电极(9a、b)之间。
3.如权利要求2所述的方法，其中第一电极(9a)由导电连接(8)的一部分形成。
4.如权利要求2和3中的任何一个所述的方法，其中提供金属铝、钨或铜中的一种用于第一和第二电极(9a、b)。
5.如权利要求2和3中的任何一个所述的方法，其中提供贵金属Pt、Au或Ag中的一种用于第一和第二电极(9a、b)。
6.如权利要求2～5之一所述的方法，其中
-第一电极(9a)形成在第一金属层(11a)中并且第二电极(9b)形成在第二金属层(11b)中，且
-第一栅电极(7a)和第一电极(9a)之间的导电连接(8)由填充有导电材料的接触孔(14)形成。
7.如权利要求2～5之一所述的方法，其中
-第一和第二电极(9a、9b)分别形成在金属层(11)中，该金属层在所有情况下都是在工艺序列中较晚的时间加工的，以及
-第一电极(9a)和第一栅电极(7a)之间的导电连接(8)由一个叠一个且填充了导电材料的接触孔(14)形成。
8.如权利要求1～7之一所述的方法，其中所提供的存储层(10)是有机层。
9.如权利要求8所述的方法，其中该有机层被设置为具有卟啉分子。
10.如权利要求1～9之一所述的方法，其中
-为了形成源极和漏极线，通过在半导体衬底中提供的掺杂区(16)将排列成行的、在行中分别相邻的存储单元(1)的源/漏区(5)彼此导电连接，以及
-在预定数目的、通过半导体衬底(17)中的掺杂区(16)彼此导电连接的源/漏区(5)之后，提供与互连(13)的导电连接(8)，所述互连(13)形成在金属层(11)中并连接存储单元(1)的源/漏区(5)。
11.一种存储单元(1)，其具有存储数字信息项的存储层(10)，具有形成在半导体衬底(17)中并通过沟道区(4)互相隔开的两个源/漏区(5)，以及设置在半导体衬底(17)的衬底表面上、基本上在沟道区(4)之上的栅极电介质(6)，
其中
-第一栅电极(7a)设置在栅极电介质(6)上，
-存储层(10)设置在第一栅电极(7a)上或者与第一栅电极(7a)隔开一段距离，
-在存储层(10)和第一栅电极(7a)之间提供导电连接(8)，
-绝缘体层(18)提供在存储层(10)之上，且
-第二栅电极(7b)提供在绝缘体层(18)上。
12.如权利要求11所述的存储单元，其中存储层(10)设置在第一和第二电极(9a、9b)之间。
13.如权利要求12所述的存储单元，其中第一电极(9a)由导电连接(8)的一部分形成。
14.如权利要求12和13中的任何一个所述的存储单元，其中第一和第二电极(9a、b)包括金属铝、钨或铜中的一种。
15.如权利要求12和13中的任何一个所述的存储单元，其中第一和第二电极(9a、b)包括贵金属Pt、Au或Ag中的一种。
16.如权利要求12～15之一所述的存储单元，其中
-第一电极(9a)形成在第一金属层(11a)中并且第二电极(9b)形成在第二金属层(11b)中，且
-第一栅电极(7a)和第一电极(9a)之间的导电连接(8)由填充了导电材料的接触孔(14)提供。
17.如权利要求12～15之一所述的存储单元，其中
-第一和第二电极(9a、b)分别形成在金属层(11)中，该金属层(11)在每种情况下都比该第一或该第二金属层(11a、b)离第一栅电极(7a)更远，以及
-第一电极(9a)和第一栅电极(7a)之间的导电连接(8)由接触孔(14)提供，所述接触孔(14)被引入绝缘层(12)中、一个叠在一个上并填充了导电材料。
18.如权利要求11～17之一所述的存储单元，其中以有机层的形式来提供存储层(10)。
19.如权利要求18所述的存储单元，其中有机存储层(10)包含卟啉分子。
20.一种具有存储单元的存储器件，所述存储单元排列成行、包括半导体结构并存储数字信息项，该存储器件包括如权利要求11～19之一所述的存储单元(1)。
21.如权利要求20所述的存储器件，其中
-为了提供源极和漏极线，通过在半导体衬底(17)中提供的掺杂区(16)将在行中分别相邻的存储单元(1)的源/漏区(5)彼此导电连接，以及
-在预定数目的、通过半导体衬底(17)中的掺杂区(16)彼此导电连接的源/漏区(5)之后，提供与互连(13)的导电连接(8)，所述互连(13)形成在金属层(11)中并连接存储单元(1)的源/漏区(5)。
22.一种用于操作如权利要求20和21中的任何一个所述的存储器件(2)的方法，其中：
-为了对存储器件(2)编程，作为电压施加到源/漏区(5)和第二栅电极(7b)的结果，借助于高能电子或借助于隧穿通过栅极电介质(6)的电子，对所选存储单元(1)的相应存储层(10)充电，
-为了擦除编程，作为将不同于编程期间施加的电压的擦除电压施加到第二栅电极(7b)的结果，借助于隧穿到沟道区(4)或源/漏区(5)的电子，将已充电的存储层(10)放电，以及
-为了读取已编程的存储器件(2)，漏极电流的强度作为存储层(10)的荷电状态的函数来检测。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10333557A DE10333557B8 (de) | 2003-07-23 | 2003-07-23 | Verfahren zur Herstellung einer Speichereinrichtung, Speicherzelle, Speichereinrichtung und Verfahren zum Betrieb der Speichereinrichtung |
| DE10333557.9 | 2003-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1856865A true CN1856865A (zh) | 2006-11-01 |
| CN100446183C CN100446183C (zh) | 2008-12-24 |
Family
ID=34088765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800275757A Expired - Fee Related CN100446183C (zh) | 2003-07-23 | 2004-07-21 | 存储单元和用于制作存储器的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20070166924A1 (zh) |
| KR (1) | KR100767881B1 (zh) |
| CN (1) | CN100446183C (zh) |
| DE (1) | DE10333557B8 (zh) |
| WO (1) | WO2005010983A2 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110024034A (zh) * | 2016-11-01 | 2019-07-16 | 美光科技公司 | 使用漏斗装置的单元干扰预防 |
| CN110526923A (zh) * | 2019-08-09 | 2019-12-03 | 南京邮电大学 | 一种侧链修饰的卟啉分子及其应用 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1717862A3 (en) * | 2005-04-28 | 2012-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US8890234B2 (en) * | 2012-09-05 | 2014-11-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US10748931B2 (en) * | 2018-05-08 | 2020-08-18 | Micron Technology, Inc. | Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327062A (ja) * | 1992-05-22 | 1993-12-10 | Sharp Corp | 強誘電体記憶素子 |
| US6559469B1 (en) * | 1992-10-23 | 2003-05-06 | Symetrix Corporation | Ferroelectric and high dielectric constant transistors |
| JP3281839B2 (ja) * | 1997-06-16 | 2002-05-13 | 三洋電機株式会社 | 誘電体メモリおよびその製造方法 |
| US5981335A (en) * | 1997-11-20 | 1999-11-09 | Vanguard International Semiconductor Corporation | Method of making stacked gate memory cell structure |
| US6051467A (en) * | 1998-04-02 | 2000-04-18 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate a large planar area ONO interpoly dielectric in flash device |
| US6297989B1 (en) * | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
| US6140672A (en) * | 1999-03-05 | 2000-10-31 | Symetrix Corporation | Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor |
| JP2002016233A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| EP1207558A1 (en) * | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| US6773929B2 (en) * | 2001-09-14 | 2004-08-10 | Hynix Semiconductor Inc. | Ferroelectric memory device and method for manufacturing the same |
| US6674121B2 (en) * | 2001-12-14 | 2004-01-06 | The Regents Of The University Of California | Method and system for molecular charge storage field effect transistor |
-
2003
- 2003-07-23 DE DE10333557A patent/DE10333557B8/de not_active Expired - Fee Related
-
2004
- 2004-07-21 US US10/565,578 patent/US20070166924A1/en not_active Abandoned
- 2004-07-21 CN CNB2004800275757A patent/CN100446183C/zh not_active Expired - Fee Related
- 2004-07-21 KR KR1020067001512A patent/KR100767881B1/ko not_active IP Right Cessation
- 2004-07-21 WO PCT/DE2004/001588 patent/WO2005010983A2/de active Application Filing
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| CN110024034A (zh) * | 2016-11-01 | 2019-07-16 | 美光科技公司 | 使用漏斗装置的单元干扰预防 |
| CN110024034B (zh) * | 2016-11-01 | 2022-12-13 | 美光科技公司 | 使用漏斗装置的单元干扰预防 |
| CN110526923A (zh) * | 2019-08-09 | 2019-12-03 | 南京邮电大学 | 一种侧链修饰的卟啉分子及其应用 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060052859A (ko) | 2006-05-19 |
| DE10333557A1 (de) | 2005-02-24 |
| CN100446183C (zh) | 2008-12-24 |
| US20070166924A1 (en) | 2007-07-19 |
| WO2005010983A2 (de) | 2005-02-03 |
| KR100767881B1 (ko) | 2007-10-17 |
| DE10333557B8 (de) | 2008-05-29 |
| DE10333557B4 (de) | 2008-02-14 |
| WO2005010983A3 (de) | 2005-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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