CN1879177A - 具有自对准结构性电荷隔离的nrom闪存 - Google Patents
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Abstract
一种氮化物只读存储器(NROM)单元具有不位于晶体管中央下方的氮化层。具有氮化层的柵绝缘层包括两个部分，这两部分具有各自从结构上限定和隔离的电荷陷阱区。电荷响应晶体管工作的方向被存储在特定陷阱区内。柵绝缘体的两个部分使多晶硅柵结构的外部区域与中间区域隔离开。
Description
技术领域
本发明总地涉及存储装置，并更具体地涉及有关氮化物只读存储闪存装置。
背景技术
存储装置一般用作计算机或其它电子装置中的内部、半导体、集成电路。如今存在多种不同的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和闪存。
闪存装置已发展成为大范围电子应用场合中的非易失性存储器的主流。闪存装置一般使用实现高存储密度、高可靠性以及低功耗的单晶体管存储单元。闪存的通常使用包括个人计算机、个人数字助理(PDA)、数字摄像机以及蜂窝电话。诸如基本输入/输出系统(BIOS)的程序代码和系统数据一般被存储在闪存装置中以用于个人计算机系统中。
一种类型的闪存为氮化物只读存储器(NROM)。NROM具有闪存的某些特性但不需要闪存的特殊制造工序。可使用标准CMOS处理来实现NROM集成电路。
图1示出沟道长度L大于100nm的典型现有技术NROM存储单元的横截面图。该单元由形成在氧化物-氮化物-氧化物(ONO)层顶部上的控制栅100组成。该层由氮化物层103顶部上的氧化层101构成，在氮化物层103上对应于单元各种状态而存储电荷。在一个实施例中，该单元具有陷阱区105、106以将数据的两个比特存储在氮化物层103上。氮化物层103被沉积在衬底上的另一氧化层104上。
两个源极/漏极区109、111位于柵100的两端。源极/漏极区109、111通过两个源极/漏极区109、111之间的沟道区110彼此连接。每个源极/漏极区109或111的功能(例如是源极还是漏极)取决于对比特区105或106中的那一个进行读或写。例如在读操作中，如果在源极/漏极区111的左侧输入载流子并从右侧区109输出，则左侧是源极111而右侧是漏极109，另外数据比特电荷被存储在源极端111用于比特区106的氮化物103上。
随着IC制造商试图增加NROM装置的存储密度，沟道长度开始减小。图2示出沟道长度小于100nm的典型现有技术平面NROM装置。在这种情况下，沟道长度是如此短以致比特陷阱区205、206重叠。重叠会造成数据写/读错误。
为了上述原因和下面阐述的本领域内技术人员通过阅读和理解本说明书就很容易理解的其它原因，业内存在对陷阱区不重叠并且更小的多比特NROM装置的需要。
发明内容
本发明解决上述有关陷阱点重叠的问题以及其它的问题，并且通过阅读和研究下面的说明能更好地理解它们。
本发明是围绕氮化物只读存储(ORM)闪存晶体管而展开的。该晶体管由具有第一和第二源极/漏极区的衬底组成。氧化层被沉积在衬底上。
柵绝缘层被耦合于氧化层的一部分。柵绝缘层包含隔离的第一和第二部分，这两部分在结构上被多晶硅柵结构的中间部分分开。各部分能存储隔离的电荷。
柵结构的中间部分通过柵绝缘层与柵结构的外层部分隔离。柵结构的顶部以及沉积在柵结构顶部上的柵绝缘体部分被平面化并且金属接触地耦合到柵结构的三个部分以及柵绝缘体各部分的端部。
本发明的其它实施例包括范围可变的方法和设备。
附图说明
图1示出沟道长于100nm的典型现有技术NROM单元的横截面图；
图2示出沟道短于100nm的典型现有技术NROM单元的横截面图；
图3示出本发明的NROM单元的一个实施例的横截面图；
图4示出根据图3实施例的本发明的结果电荷隔离和分布图；
图5示出根据图3实施例的电荷存储区的细节的横截面图；
图6示出本发明NROM单元制造步骤的一个实施例的横截面图；
图7示出本发明NROM单元制造后续步骤的一个实施例的横截面图；
图8示出本发明NROM单元制造后续步骤的一个实施例的横截面图；
图9示出本发明NROM单元制造后续步骤的一个实施例的横截面图；
图10示出本发明NROM单元制造后续步骤的一个实施例的横截面图；
图11示出使用衬底增强型热电子注入而对本发明的NROM单元进行编程的一个实施例的横截面图；
图12示出本发明的电子系统的方框图。
具体实施方式
在后面对本发明的详细说明中参阅了附图，附图作为本发明一部分并例示性地示出实现本发明的特别实施例。在附图中，相同标号表示若干图中基本类似的部分。对这些实施例进行充分说明以使本领域内技术人员实现本发明。可不脱离本发明范围地采用其它实施例和作出结构性变化、逻辑性变化以及电气变化。因此下面的详细说明不应被理解为限制含义，本发明的范围仅由所附权利要求及其等效物定义。
图3示出本发明的NROM单元的一个实施例的横截面图。该单元由两个电荷存储区301、302组成，这将在后面结合图5进行更详细地说明。在本实施例中，与现有技术不同，晶体管沟道中央的下方不设置氮化层。
单元具有由中间部分315和两个外层部分313、314构成的多晶硅柵结构313-315。柵绝缘体被形成在柵结构315中间部分的两侧以使柵绝缘体将中间部分315与两个柵外层部分313、314隔离开。控制栅金属触点312被形成在柵结构的所有三个部分313-315上。
中间柵部分315仅具有一个氧化绝缘体320并且不将注入电子捕获于NROM装置结构中。在一个实施例中，柵绝缘体是包含氧化物-氮化物-氧化物(ONO)结构的复合绝缘体，其中在氮化层305、306中实现电荷捕获。在一个实施例中，顶部氧化层301、302分别为氧化物填充物303、304的一部分。
其它实施例使用除所示ONO结构外的其它栅绝缘体。这些结构包括氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合层、氧化物、碳氧化硅复合层以及其它复合层。
在又一实施例中，柵绝缘体可包括：通过湿氧化并不退火而形成地较一般氧化硅更厚的层；包含纳米级硅微粒的富含硅的氧化物；不作为复合层的氧氮化硅层；不作为复合层的富含硅的氧化铝绝缘体；不作为复合层的碳氧化硅绝缘体；包含纳米级碳化硅微粒的氧化硅绝缘体；以及其它两个以上柵绝缘体的非化学计量的单层，这些层一般使用诸如Si、N、Al、Ti、Ta、Hf、Zr和La的绝缘材料。
图3的实施例还包含两个源极/漏极区310和311。在所述实施例中，这些区域是n+型半导体材料，同时衬底为p+型半导体材料。在另一实施例中，源极/漏极区可使用p+型半导体材料，而衬底为n+。
每个源极/漏极区310或311的功能取决于比特区301、302是读或写。例如在读操作中，如果在左侧源极/漏极区311输入载流子而将其从右侧区310输出，则左侧为源极311而右侧为漏极310，并且数据比特电荷被存储在比特区域302中的源极端311处的氮化层306上。
图4示出关于本发明NROM单元的图3实施例的电荷隔离和分布图的一个实施例。该图表示沿垂直方向的电荷存储密度以及沿水平方向单元的距离。图3的源极/漏极区之间的沟道长度被表示为L。
存储在NROM单元中的两电荷被表示在电荷隔离和分布图上，与图3的电荷存储区301、302一致。该图还表示在单元的中间不存在电荷405。
图5示出图3实施例的电荷存储区302的更详细的横截面图。该图清楚地示出图3的NROM单元左侧的氧化物304-氮化物306-氧化物320复合绝缘体。另外还示出了电荷存储区302以及一个源极/漏极区311以及多晶硅柵结构313的一部分。
上述实施例示出基本水平的柵绝缘层的每侧的一部分以及基本垂直并通过柵结构向上延伸的每侧的第二部分。然而本发明对基本水平部分和基本垂直部件之间的夹角没有任何限制。换句话说，“水平”和“垂直”部分可以不是水平或垂直的。也不局限于柵绝缘层的每侧与另一侧对称。
图6示出图3的NROM单元制造步骤的一个实施例的横截面图。在衬底600上生长较厚的栅氧化物601。源极/漏极区604、605被注入。另外使用业内公知的传统技术限定多晶硅栅电极610。
随后通过蚀刻工序将多晶硅柵区域外的区域602、603中的柵氧化物601除去以限定多晶硅柵结构610。随后将氧化物重新生长至新的要求厚度。
图7示出多晶硅栅电极外的重新生长的氧化区720、721。然后在该结构上覆盖例如氮化物或前述其它绝缘体的复合绝缘体701、703。
图8示出在图7的复合绝缘体顶部上沉积有多晶硅层801的NROM单元的横截面图。随后将第二多晶硅801定向蚀刻以仅留下图9所示的侧壁901、902。这样在多晶硅柵下方并沿侧壁901、902提供复合柵绝缘体905结构。单个柵氧化物910位于中央多晶硅柵区域903下方。
图10示出具有沉积的氧化硅填充物1001、1002的NROM单元。通过化学机械抛光(CMP)使结构的顶部平整化。该工序将绝缘体从中央多晶硅柵的顶部1005去除。有选择地粘附于多晶硅的定型的金属触点被沉积在柵结构1006-1008的顶部。电气柵提供对所有三个柵区域1006-1008的接触。
在一个实施例中，通过对衬底/p阱用正柵电压的传统隧道注入使本发明的NROM闪存单元工作。在另一实施例中，可使用沟道热电子注入(HEI)进行编程。该实施例对衬底/p阱施加传统正柵电压。可使用隧道效应实现擦除操作。
通过使用HEI，本发明的NROM装置如现有技术的NROM装置那样提供两个比特存储。电荷被存储在漏极附近而沿相反方向对装置进行读取。可将沟道任何一端用作漏极，电荷存储在n+区域的表面附近的沟道两端。
图11示出对NROM闪存单元编程的实施例。在该实施例中，将负衬底偏压VSUB施加于p型衬底1100。该偏压增加源极/漏极区1101或1102附近的表面侧向区(这取决于单元工作在哪个方向)，由此增加热电子的数量。这种衬底增强型热电子(SEHE)注入实施例在编程操作期间要求较低的漏极电压。在一个实施例中，负衬底偏压处于0V-3V的范围内。其它实施例和采用其它电压范围。
如业内公知的那样，将漏极电压施加于第一源极/漏极区1101并将第二源极/漏极区1102接地导致热电子注入最靠近漏极区1101的电荷存储区1105的柵绝缘体。通过沿相反方向对源极/漏极区1101、1102进行相同偏置而对第二电荷存储区1106编程。
对于擦除操作，可使用引发热空穴注入的衬底增强型带-带隧道效应(SEBBHH)。SEBBHH和SEHE均为业内公知技术，因此不作进一步讨论。
图12示出包含本发明NAND闪存单元的存储装置1200的功能性框图。存储装置1200耦合于处理器1210。处理器1201可以是微处理器或其它任何类型的控制电路。存储装置1200和处理器1210形成电子系统1220的一部分。存储装置1200已被简化为着重有助于理解本发明的存储器特征。
存储装置包括NROM闪存单元1230的阵列。在一个实施例中，存储单元是NROM闪存单元而存储阵列1230以行和列的存储体的形式配置。每行存储单元的控制栅耦合于字线而存储单元的漏极和源极连接耦合于比特线。如业内公知地那样，单元与比特线的连接取决于阵列是否为NAND架构还是NOR架构。
地址缓冲电路1240被提供以锁存地址输入连接A0-Ax1242上的地址信号。地址信号由行解码器1244和列解码器1246接收和解码以访问存储阵列1230。本领域内技术人员通过本说明能理解地址输入连接的数量取决于存储阵列1230的密度和架构。即，地址数量随着存储单元数量的增加以及存储库和存储块数量的增加而增加。
通过感测/缓存电路1250感测存储阵列的列中的电压或电流变化，存储装置1200读取存储阵列1230中的数据。在一个实施例中，耦合感测/缓存电路以从存储阵列1230读取和锁存一行数据。可包括数据输入/输出缓存电路1260以与控制器1210在多个数据连接1262上实现双向数据通信。写电路1255被提供以将数据写至存储阵列。
控制电路1270对来自处理器1210的提供于控制连接1272的信号进行解码。这些信号被用来控制存储阵列1230的操作，包括数据读取、数据写入和擦除操作。控制电路1270可以是状态机、序列发生器或其它类型的控制器。
由于本发明的NROM存储单元使用CMOS可兼容进程，图12的存储装置1200可以是具有CMOS处理器的嵌入式装置。
已简化图12所示的闪存装置以便于对存储特征的基本理解。对闪存的内部电路和功能的更详细理解是本领域内技术人员公知的。
总地来说，本发明的NROM闪存晶体管提供自对准的结构性电荷隔离，这允许无比特区重叠地制造较小的单元。该单元提供低初始门限电压、快速操作、低功耗以及高存储密度。可将NROM单元用于NOR型存储阵列、NAND型存储阵列或其它存储阵列结构。
尽管在本文中对特定实施例进行了例示和说明，然而本领域内技术人员能够理解任何能实现相同目的的配置都可作为所示特定实施例的代替。本发明的许多适应性改变对本领域内技术人员而言是显而易见的。因此，本发明旨在涵盖发明的任何适应性改变或变化。显然希望本发明仅由下面的权利要求书及其等效物限定。
Claims (25)
1.一种NROM闪存晶体管，包括：
包含第一和第二源极/漏极区的衬底；
衬底上的氧化层。
耦合到氧化层的一部分的柵绝缘层，所述柵绝缘层包含第一部分和隔离的第二部分；以及
柵结构，包含多个部分，即耦合到氧化层的中间部分以及各自耦合于柵绝缘层的第一和第二外层部分，从而使柵绝缘层将中间部分与第一和第二外层分开。
2.如权利要求1所述的晶体管，其特征在于，所述柵绝缘层包含复合的氧化物—氮化物—氧化物层。
3.如权利要求1所述的晶体管，其特征在于，柵绝缘层是氧化物—氮化物—氧化铝复合层、氧化物—氧化铝—氧化物复合层、或氧化物—碳氧化硅物—氧化物复合层。
4.如权利要求1所述的晶体管，其特征在于，柵绝缘层是包含通过湿氧化并不退火地形成的氧化硅的非复合层；包含纳米级硅微粒的富含硅的氧化物；氧氮化硅层；富含硅的氧化铝绝缘体；碳氧化硅绝缘体或包含纳米级碳化硅微粒的氧化硅绝缘体。
5.如权利要求1所述的晶体管，其特征在于，柵绝缘体由硅、氮、铝、钛、钽、铪、镧或锆的两个或多个非化学计量的单层构成。
6.如权利要求1所述的晶体管，其特征在于，第一电荷被存储在柵绝缘层的第一部分而第二电荷被存储在柵绝缘层的第二部分。
7.如权利要求1所述的晶体管，其特征在于，还包括耦合于第一和第二柵绝缘部分以及第一和第二柵结构外部的至少一部分的氧化填充层。
8.如权利要求1所述的晶体管，其特征在于，还包括耦合于柵结构的多个部分的金属触点。
9.如权利要求1所述的晶体管，其特征在于，衬底为p+材料而第一和第二源极/漏极区为n+材料。
10.一种NROM闪存晶体管，包括：
包含位于两侧以使沟道区形成在其间的第一和第二源极/漏极区的衬底；
在第一和第二源极/漏极区以及沟道区上面的衬底上的氧化层；
包含第一部分和隔离的第二部分的柵绝缘层，第一和第二部分的基本水平部分耦合于氧化层的隔离区；以及
包含中间部分以及第一和第二外层部分的柵结构，所述中间部分耦合于氧化层并将第一和第二柵绝缘体部分隔离开，第一和第二外层部分每一个被柵绝缘体部分与中间部分隔离。
11.如权利要求10所述的晶体管，其特征在于，所述衬底耦合于增强热电子注入的负偏压。
12.如权利要求10所述的晶体管，其特征在于，所述柵结构由多晶硅材料制成。
13.如权利要求10所述的晶体管，其特征在于，还包括耦合于柵结构的第一和第二外层部分以及不在柵结构内的柵绝缘层部分的氧化物材料。
14.一种NROM闪存晶体管，包括：
包含位于两侧以在其间形成沟道区域的第一和第二源极/漏极区的衬底；在所述第一和第二源极/漏极区以及沟道区上面的衬底上的氧化层；
包含第一部分和隔离的第二部分的复合柵绝缘层，耦合于氧化层的隔离区基本水平部分以及从氧化层延伸的各部分的基本垂直部分，所述复合柵绝缘层具有将电荷存储在第一和第二部分的氮化层；
包含中间部分以及第一和第二外层部分的多晶硅柵结构，所述中间部分耦合于氧化层并通过柵绝缘层的基本垂直部分与第一和第二外层部分隔离；以及
耦合于柵结构的外层部分和中间部分以及柵绝缘体的每个基本垂直部分的柵金属触头。
15.如权利要求14所述的晶体管，其特征在于，还包括沉积在复合柵绝缘体和柵结构外层部分上的氧化物材料。
16.如权利要求14所述的晶体管，其特征在于，所述晶体管工作于响应于晶体管的工作方向而作为源极区的第一源极/漏极区或第二源极/漏极区。
17.一种制造NROM闪存单元的方法，所述方法包括：
对衬底掺杂以形成位于衬底两侧并与沟道区隔离的第一和第二源极/漏极区；
在包含第一和第二源极/漏极区和沟道区的衬底上沉积氧化层；
在沟道区上面的氧化层上形成多晶硅中间栅区；
在氧化层上沉积柵绝缘层；
在柵绝缘层上沉积多晶硅层；
蚀刻多晶硅层以使两个外部柵区域保留于多晶硅层，由此形成具有中间柵区域以及通过柵绝缘层与中间柵区域隔离的两个外层柵区域的柵结构；
使柵结构的顶部平整化以将柵绝缘层从柵结构的顶部除去；以及
在柵结构上形成耦合于柵结构每个区域的触点并保留柵绝缘层的端部。
18.如权利要求17所述的方法，其特征在于，还包括在沉积柵绝缘体前蚀刻氧化层，以基本暴露中间柵区域的各侧上的沟道区的硅。
19.如权利要求17所述的方法，其特征在于，所述平整化包括使用化学机械抛光。
20.一种NROM闪存阵列，包括：
按排成行列的多个NROM闪存单元，每个闪存单元包含：
包含第一和第二源极/漏极区的衬底；
衬底上的氧化层；
耦合于氧化层一部分的柵绝缘层，所述柵绝缘层包含第一部分和隔离的第二部分；以及
柵结构包含多个部分，即耦合于氧化层的中间部分以及分别耦合于柵绝缘层的第一和第二外层部分，由此使柵绝缘层将中间部分与第一和第二外层部分隔离；
多个字线，每个字线耦合于单元行的柵结构；以及
耦合于单元列的多个比特线。
21.如权利要求20所述的存储器阵列，其特征在于，多个NROM闪存单元被配置以NAND闪存架构。
22.如权利要求20所述的存储器阵列，其特征在于，多个NROM闪存单元被配置以NOR闪存架构。
23.一种电子系统，包括：
产生用于所述系统的控制信号的处理器；以及
耦合于响应于控制信号工作的处理器的NROM闪存阵列，所述阵列包含：
以多行和多列配置的多个NROM闪存单元，每个单元包含：
包含第一和第二源极/漏极区的衬底；
衬底上的氧化层；
耦合于氧化层一部分的柵绝缘层，所述柵绝缘层包含第一部分和隔离的第二部分；以及
柵结构包含多个部分，即耦合于氧化层的中间部分以及分别耦合于柵绝缘层的第一和第二外层部分，由此使柵绝缘层将中间部分与第一和第二外层部分隔离；
多个字线，每个字线耦合于单元行的柵结构；以及
耦合于单元列的多个比特线。
24.一种对具有衬底、两个结构上隔离的电子陷阱区以及两个源极/漏极区的NROM闪存单元进行编程的方法，所述方法包括：
响应于待编程的电荷陷阱区而对两个源极/漏极区施加偏压；
将柵电压施加于存储单元的栅极；以及
对存储单元的衬底施加负电压以使源极/漏极区偏压并对存储单元施加柵电压和负衬底电压以产生注入到柵绝缘体的衬底增强型热电子，从而对柵绝缘体内的第一结构性隔离电荷陷阱区上的电荷进行编程。
25.如权利要求24所述的方法，其特征在于，当最靠近第一电荷陷阱区的源极/漏极区受到比其余的源极/漏极区更大的偏置电压时，第一结构性隔离电荷陷阱区被编程。
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