TWI264120B - NROM flash memory with self-aligned structural charge separation - Google Patents

Description

1264120 九、發明說明： 【發明所屬之技術領域】 传有=㈠'係有關於記憶體元件並且更特別地本發明 ' j虱化物唯讀記憶快閃記憶體元件。 【先前技術】 。己體7C件典型地係作為在電腦或是其他電子設備裡 =内部半導體積體電路。很多不同的類型記憶體包括隨機 :取。己It (RAM)、唯讀記憶體（R〇M)、動態、隨機存取記憶 版（ram)、同步動態隨機存取記憶體（sdram)、以及快 記憶體。 ' ~ T閃記憶體已經發展成為用於廣泛電子應用中非揮發 ::k、體之普遍來源…陕閃記憶體一般使用一個電晶體記 早兀’ λ允許高記憶密度、高可靠性以及低功率損耗。 快閃記憶體的普遍用途包括個人電腦、個人數位助理 (Α)數位相機以及行動電話。程式碼以及系統資料（例 如基本輸入輸出系統（BI〇s))_般係儲存在供個人電腦系統 使用的快閃記憶體元件裡。 有一種快閃記憶體是氮化物唯讀記憶體（NROM)。 一〜有些快閃έ己憶體的特性但是不須要快閃記憶體 的特別製造處理。NR0M積體電路可以使用標準互補金屬 氧化半導體（CMOS)處理來實現。 圖1說明典型先前技術之NROM記憶體單元的截面視 圖，其具有一個大於1〇〇奈米的通道長度L。這單元包括在 氧化-氮化-氧化（ΟΝΟ)層上形成的一個控制閘極ι〇〇。該層 1264120 包括在氮化層H)3頂部上的氧化層1〇卜在其上電荷被儲存 為記憶體單元的各種狀態施例中，該單元具有 捕捉區]05以及]06，以在氮化層^ 〇3上儲存兩位元資料。 氮化層1 03沈積在基板上的另一個氧化層】〇4上。 兩個源極/汲極區109以及lu係在閘極1〇〇的任一末 端◦該源極/汲極區109以及ln由二個源極/汲極區1〇9以 及π 1之間的一個通道區i丨〇連結。每個源極/汲極區^㈧ 或是1Π的功能（也就是，是源極或是汲極）取決於位元區 105或是106是被讀或寫。例如，在讀取操作過程中，如果 載體在左邊源極/汲極區m輸入並且從右邊區域109輸 出那麼左邊疋源極111並且右邊是汲極1 〇 9，並且資料位 兀電荷係儲存於位元區106的源極端m之氮化層1〇3上。 因1C製造商努力增加NR0M元件的記憶體密度，通道 長度被降低。圖2說明典型習知技術的平面nr〇m元件， 其具有不到100奈米的通道長度。在這種情形下，通道長 度如此短使得位元捕捉區205以及206重疊。重疊可能引 起資料讀寫的錯誤。 因上述的理由以及以下的理由（熟悉本項技術人士在閱 讀並且理解本說明後將清楚地瞭解該等理由），習知技術中 而要一個在捕捉區内沒有重疊的更小多位元NROM元件。 【發明内容】 本發明係可克服上述有關捕捉位置重疊的問題以及其 他問題，閱讀以及研究下列說明將會瞭解該等問題。 本發明係關於氮化物唯讀記憶（NROM)快閃記憶體電 1264120 一 一。玄电日曰體包含具有第一及第二源極/汲極區的基板。 一氧化層係沈積在該基板上。 -閘極絕緣層係耦合到氧化層的一部分。閘極絕緣層 包括分離的第—及第二區段；兩個區段係結構上以多晶石夕 閘極結構的一個中間區段而分離。每個區段可以儲存分離 的電荷。 电仔刀磷 閘極結構的中間區段與閘極結構的外部區段係藉由間 °泉層而刀離。閘極結構的頂部以及沉積在閘極結構頂 ^的閑極絕緣層之部分被平面化，—個金屬接觸窗係叙合 於閑極結構之三個區段以及間極絕緣層每個區段的末端。 本發明的進一步會你你丨' k 、彳〗匕括不同範圍的方法以及設 備。 【實施方式】 以下的本發明詳細描述以參考圖式的方式進行，圖式 成本《月的個部分，並且圖式以圖解的方法表示本發 明可以實現的特定實施例。在圖式中相似的數字，在幾個 圖式中表示實質上相似的組成部分。這些實施例以足夠詳 細的描述使熟悉本項技術人士能夠實現本發明。可以使用 其他實施例，並於不違離本發明的範圍之前提下可進行結 構性、邏輯性以及電性之改變。目此以下的詳細描述不在 於限制，並且本發明的益网么 勺乾圍係由申請專利範圍及其均等物 所界定。 圖3說明本發明之NR〇M單元的一個實施例截面圖。 该單元包括兩個電荷存儲區3G1以及搬，其將在以下以進 1264120 一步細節討論。在這個實施例中，一個氮化物層不像在先 前技術中放置在電晶體通道中心的下方。 該單元具有多晶矽的閘極結構313_315，其由_個中間 區段315以及二個外部區段313以及314組成。_個閘^ 絕緣層係在間極結構315中間區段的側邊形成，使得^緣 層將中間區段315與兩個閘極外部區段313以及314分離。 —個控制閉極金屬接觸窗3〗2在閉極結構3 1 3 _ 3】5之所"^三° 個區段的上面形成。 在NROM元件結構裡’間極中間區段315只 緣層⑽而且不捕捉注入電子。在一個實靖，閑極： :層疋合成絕緣層，其包含一個氧化_氮化_氧化 处 構丄其中係在氮化㉟奶以及鳩之中完成電荷捕捉。）在。 —貫施例中，頂部氧化|301以及3〇2分別是氧 303以及304的一部分。 具抖 替代實施例使關示之咖結構之相其 層。這些結構包括氧化_氮化·氧化 ^緣 層。 層㈣切_氧化合成層以及其他合成 在其他替代實施例裡， 緣體材料包括例如石夕、I: 了田兩個或是更多常用的麵 成之其他非化學計量組成單1層或是鍅組 緣層還可包含比正常的氧切二外’閘極絕 不退火的氧切、内含物為奈米魏形成並且 是合成層的氮氧化矽層、:、；：6、晏矽虱化物、不 曰 疋合成層的富矽氧化鋁絕緣 8 A264120 I子成層的碳氧切絕緣體、内含物為倒奈米 十的乳化矽絕緣體。 域。:_ 〇貝轭例也包括兩個源極/汲極3 1 0以及3 1 1區 基柄曰 纟男知例中’ 14些區域是n +型半導體材料，而 二時疋、:型半導體材料，在—個替代實施例中，當基板是 '、及："、極"及極區可以使帛p+型半導體材料。每個源極/ 二°\3二或是311的功能取決於位元區3〇1或是302是 固正破頃或是寫。例如，在一個讀取操作中，如果載體 ::左側源極/沒極區3"輸入並且從右邊區域31〇輸出， ^區域是源極3U ’右邊區域Μ極別，而資料位元電 何係儲存在位元區3G2中源極末端311的氮化層鳩上。 圖4說明-電荷分離與分佈圖的一個實施例，其與本 發明圖3實施例的取⑽單元有關。這個圖垂直方向顯示 電荷存儲密度並且在水平方向為沿著單元的距離。在圖3 之源極/汲極區之間的通道長度為L。 朴儲存在NROM單元裡的兩電荷4〇1以及術係表示於 電荷分離及分佈圖中’其為與圖3中電荷存儲區3〇1以及 3〇2 -致。該圖也說明在單元的中間沒有電荷出現4〇5。 圖5說明圖3實施例之電荷存儲區3〇2的更詳細截面 圖。這圖清楚顯示氧化304_氮化3〇6_氧化32〇之合成絕緣 層’如圖3中NROM單元左邊的合成絕緣體。也顯示電荷 存儲區302以及一個源極/汲極區311以及多晶矽閘極結構 3 1 3的部分。 上述的貫施例顯不閘極絕緣層每一邊的一個區段為實 9 1264120 質上水平並且每一邊的一個第二區段為實質上垂直，並且 向上延長穿過閘極結構。不過，本發明不局限於實質上水 平區段以及實質上垂直區段之間的任何一個角度。換句話 說，該”水平”以及"垂直，，的區段可為不是水平以及垂直的。 也’又有限制閘極絕緣層的每^ —邊都與其它邊對稱。 圖6說明圖3 NROM單元一個製造步驟的實施例截面 視圖。在基板600上長出較厚的閘極氧化層6〇1。進行源極 /汲極區604以及605的植入，多晶矽閘極電極61〇也使用 本項技術所熟知的習知技術來界定。 然後藉由蝕刻處理來移除在多晶矽閘極區域外邊之區 域602以及603中的問極氧化層6〇1，以界定多晶矽間極結 構6 1 0。然後氧化層可以重新成長到要求的厚度。 圖7況明在多晶石夕極電極外邊重新長成的氧化層區 720以及721，然後這結構被例如是氮化物或是其他絕緣體 的合成絕緣層7G1以及703所覆蓋，如上所述。 回8 °兒月NR〇M單元橫截面的視圖，其具有在圖7中 合成絕緣體㈣沉積的多_層8qi。這個第^晶石夕層 80 1然後以方向性飴刘 ^ /、邊下在圖9說明的側壁901以及 y 0 2。提^共了 一 έ士性 、…鼻，其中閘極絕緣層905係在多晶矽間 極下面以及沿著側辟 土 〇1以及902。一個單一閘極氧化層 9 1 0在中央多晶矽間 y間極區903的下面。 圖1 〇說明具有一/ _ ^ σ /、 1固沉積氧化層填料1001以及1002的 NROM早元。結構的 … 、頁冲由化學機械研磨（CMP)平面化。這 攸中央夕晶石夕閘極的 貝4 1 005除去絕緣層。一個選擇性附 10 1264120 著於多晶矽的圖案化金屬接觸窗在閘極結構之 頂部上沉積。該電閘極提供接觸窗給所有三個閘極區 1006-1008 。 在一個實施例中本發明的NR〇m快閃記憶體單元係相 對於基板/p-井以正閘極電壓藉由習知的隧道注入方式來操 作。在另一個貫施例，通道熱電子注入可以用於程式 規劃。這一種實施例使用相對於基板/p_井之習知正閘極電 壓。穿隧效應可以用於抹除操作。 τ丄、八兀仵提供女j習方口议侦I 元件中的兩位元儲存，電荷係儲存在汲極附近，元件以相 ，並且電荷儲 反的方向項取。通道的任一端可以做為汲極 存在通道兩端靠近n+區域的表面附近。 圖1 1說明用於NROM快閃記憶體單元程式規劃的一個 貝施例。纟&個實施例中，—個負基板偏壓v_施加於 土板1100。這個偏壓增加在源極/汲極區或是11〇: 附近的表面橫向電場（取決於單元的操作方向），因此增加熱 電子數晉。# Mr ·«· k種基板增強熱電子（SEHE)注入實施例在程式 規劃操作期間传+ I 他1 ^ , ， 货而要一個較低的汲極電壓。在一個實施例 '負基板的偏壓纟0伏到3伏的範圍内。替代的實施例 可以使用其他電壓範圍。 本員技術所熟知者，施加汲極電壓於第一源極/汲極 區 1 1 0 1並且將楚一 、弟二源極/汲極區Π02接地可以產生熱電子 、/主入進到悬貪、 奶喚私 、汲極區1101之電荷存儲區域1105的閘極 、'、巴緣層。第二^> # 士 兔何存儲區域1丨06以相反方向、相同於源極 1264120 '及祛區1101以及1102的偏壓方式而被程式規劃。 對於抹除操作來說，可以使用基板增強帶至帶穿隧引 致熱電洞注入（SEBBHH)。SEBBHH以及SEHE係本項技術 所熟知的，因此不再進一步討論。 圖1 2說明記憶體元件1200的功能性區塊圖，其可以 併入本發明的NAND快閃記憶體。記憶體元件1 耦合於 处里°。1 2 1 〇 ’處理器1 2 1 0可以是一個微處理器或是一些其 他類型的控制電路。記憶體元件1200以及處理器121〇形 成宅子系統1220的一部分。記憶體元件1200係已被簡化， 以將重點放在記憶體的特徵有助於本發明的理解。 =憶體元件包括NR〇M快閃記憶體單元陣列Η%。在 -個實施例中’記憶體單元是nr〇m快閃記憶體並且記憶 體陣列|23G係數排之行與列配置。當單元與汲極以及源極 ::㈣與位元線耦合時，記憶體單元每列的控制閘極與 —個字線W °如本項技術所熟知的’該單元對位元線的 連接取決於該陣列是NAND結構或是N〇R結構。 楗i、個位址緩衝電路1 240到栓鎖位址信號，其中栓 鎖位址信號係提供到位址輸人連結AG.Ax 1242。位址产號 由-個列解碼器i244以及—個行解碼器⑽接收並且解 馬以存取记憶體陣列123〇。經由本說明内容，熟悉本項 技術人士應該理解，位址輸入的連接數目取決於記憶體陣 ㈣0的密度以及結構。也就是，位址數目係隨著記憶體 單凡數目以及排與區塊數目增加而增加。 使用感知/緩衝電路 1250 ’經由電壓或電流變化的感 12 1264120 知，記憶體元件1 200讀取在記憶體陣列i 23〇内的資料。 在—個實施例中，感知/緩衝電路係被耦合，以便從記憶體 陣列1230讀取以及鎖住一列資料。係包含有資料輪入以2 輸出緩衝器電路丨260,以便用於經由複數個資料連結1262 而進行與控制器' 1210之雙向資料傳遞。並提供寫二電路 1 255以將資料寫入記憶體陣列中。 ^控制電路1270對從處理器而來之傳輸於控制連 結1272上的信號進行解碼。這些信號用來控制在記憶體 1230陣列上的操作，包括資料讀取、資料寫入以及抹除操 作。控制電路1270可以是一個狀態器、一個排序器或是其 他類型的控制器。 因為本發明的NROM記憶體單元係使用一個CM〇s相 各的處理，因此圖12的記憶體元件1200可以是具有CM〇s 處理器的嵌入式元件。 圖1 2中的快閃記憶體元件已被簡化，以使得對該記憶 知Μ政忐有基本之瞭解。熟知本項技術人士係會明瞭快閃 圮憶體内部電路以及功能之進一步細節。 結論 、總足，本發明的NROM快閃記憶體電晶體提供一個自 我校準、結構性電荷分離，其允許更小記憶體單元的製造 而沒有位元區的重疊。這個單元除了提供一個高記憶體密 度之外遇提供低起始門檻電壓、快速操作以及低功率損 / NROM單元可以使用在N〇R型的記憶體陣列、 型記憶體陣列或是其他記憶體陣列結構。 13 1264120 雖然已經名+ & 本項技術人以及描述特定的實施例，然而熟悉 可以替代所說：二何用來達到相同目的的配置 清楚地瞭解到施例。熟知本項技術之人士皆將 涵蓋本發明的任= 許多調整。因此，本案在於 範圍以及本發明係僅〇請專利 久，、岣寺物所界定。 【圖式簡單說明】 ,、個典型智知技術之氮化物唯讀記憶體單元 勺哉面圖，該留一 早兀具有大於100奈米的通道。 Θ 表示個典型習知技術之氮化物唯讀記憶體單元 、截面圖’該單元具有小於100奈米的通道。 圖3表示本發明之氮化物唯讀記憶體單元的一個實施 例戴面圖。 圖4表7Κ依據圖3實施例的本發明產生之電荷分離以 及分佈圖。 圖5表示依據圖3實施例的電荷存儲區詳細之截面圖。 圖6表示製造本發明之氮化物唯讀記憶體單元之一個 步驟的實施例戴面圖。 圖7表示製造本發明之氮化物唯讀記憶體單元之一個 接續步驟的實施例截面圖。 圖8表示製造本發明之氮化物唯讀記憶體單元之一個 接續步驟的實施例截面圖。 圖9表示製造本發明之氮化物唯讀記憶體單元之一個 接續步驟的實施例截面圖。 14 1264120 圖1 〇表示製造本發明之氮化物唯讀記憶體單元之一個 接續步驟的實施例截面圖。 圖1 1表示用於程式規劃本發明之氮化物唯讀記憶體單 元的實施例截面圖，其係使用基板增強熱電子注入方式。 圖1 2表示本發明電子系統的一區塊圖。 【主要元件符號說明】

100 控制閘極 101 氧化層 103 氮化層 104 氧化層 105 捕捉區 106 捕捉區 109 源極/ >及極區 1 10 通道區 111 205 206 301 、 302 305 、 306 310 、 311 312 313 、 314 、 315 源極/汲極區 位元捕捉區 位元捕捉區 電荷存儲區 氧化層填料 氮化層 源極/ >及極區 金屬接觸窗 多晶矽閘極結構 氧化絕緣層

15 320 1264120 401、 402 電荷 405 無電荷出現 600 基板 601 閘極氧化層 602、 603 外邊區域 604、 605 源極/汲極區 610 多晶$夕閘極電極 701、 703 合成絕緣層 720、 721 氧化層區 801 多晶矽層 901、 902 側壁 903 多晶矽閘極區 905 閘極絕緣層 910 閘極氧化層 1001 、1002 氧化層填料 1005 頂部 1006-1008 閘極結構 1006-1008 閘極區 i 100 P _井基板 1101 第一源極/汲極區 1102 第二源極/汲極區 1 105 第一電荷存儲區域 1106 第二電荷存儲區域 1200 記憶體元件 16 1264120 1210 處理器 1220 電子系統 1230 氮化物唯讀記憶體快閃記憶體 1240 位址緩衝電路 1242 位址輸入連結 1244 列解碼器 1246 行解碼器 1250 感知/緩衝電路 1255 寫入電路 1260 輸入及輸出緩衝器電路 1262 資料連結 1270 控制電路 1272 控制連結 1280 控制暫存器 17

Claims (1)

1264120 十、申請專利範圍： 1. -種氮化物唯讀記憶快閃記憶體電晶體，包括· 一個基板，包含第-及第二源極/;及極區； 一個於該基板上之氧化層； 一個閘極絕緣層，耦合於兮 s W 乳化層一個部分，該閘極 、、-巴、''彖層包括一第一區段以及一 刀雖的弟二區段；以及 一個閘極結構，包括多 兮气Η 匕栝夕個£段’ -個中間區段耦合於 邊虱化層以及第一及第二外 方、 ^ ^ & 奴 其母一個耦合於該閙 極、、、巴、、彖層，使得該 、巴、、家智將该中間區段盥第一 二外部區段分離。 ^弟及弟 2·如申請專利範圍第丄項的 μ ^ . 、 日日體其中该閘極絕緣 層包括一個合成氧化-氮化-氧化層。 毒 3如申晴專利範圍第 層係一合成層，包括…”電…其中該閉極絕緣 氧化銘-氧化合成芦戈―/化-氧化紹合成層、一氧化--個。 ㈣“―氣化·碳氧切氧化合成層中的 層係二專:範:…咖 化-、内含物為濕式氧化形成並且不退火的氧 富石夕氧化銘絕_夕粒子的富石夕氧化物、氮氧化石夕層、 奈来粒子的氣化切奶 少、、巴緣肢或疋内含物為碳化 L化矽絕緣體中的一個。 5·如申請專利笳 層包括從矽、気、4 項的電晶體，其中該閘極絕緣 是更多的非化學計旦鈦，、銓、鑭或是錯中的兩個或 里組成的單一層。 18 1264120 6’如申請專利範圍第！項的電晶體，纟中一 一·# u存在該間極絕緣層的第—區段上，#电何 問極絕緣層的第二區段上。 儲存在該 於該7第：:=:範圍第1晶體，進-步_合 以及該Η / 一 緣層區段至少一部分的氧化填充層 μ巧極結構的第一及第二外部區段。 △ 8·如申請專利範圍第丨項的電晶體，進一步 於该閘極結構複數個區段的金屬接觸窗。 " 9·如申請專利範圍第丨項的電晶體，其 P +材料亚且該第一及第二源極/汲極區是n+材料/ 1〇·一種氮化物唯讀記憶快閃記憶體電晶體，包括： 一個基板，包括側向放置的第一及第二源極/汲極區， 以致一通道區係形成於其間； 一個在該基板上在該第一及第二源極/汲極區以及該通 道區上方的氧化層； 、 -個間極絕緣層，包括一第一區段以及一分離的第二 區!又忒第及第二區段之實質上水平的部分耦合於該氧 化層的分離區域；以及 一個閘極結構，包括一個中間區段以及第一及第二外 部區段，該中間區段耦合於該氧化層並且分離該第—及第 二閘極絕緣層區段，該第一及第二外部區段的每一個係藉 由該閘極絕緣層的部分而與該中間區段分開。 1 1 ·如申請專利範圍第1〇項的電晶體，其中該基板耦 合於增強熱電子注入的負偏壓。 19 1264120 構包:舌2 —如申請專利範圍第10項的電晶體，其中該間極結 匕4 ~種多晶矽材料。 如申請專利範圍第丨〇項的電晶體，進一 氧化物材料，甘^y包括一 其叙合於該閘極結構的第一及第二外 以及不在兮曰日L 口丨匕仅 閘極結構内的閘極絕緣層部分。 14· _ ^ 種氮化物唯讀記憶快閃記憶體電晶體， —個其 g祐 · 區 ：板，其包含側向配置的第-及第二源極/汲極 于個通道區係形成於其間； 個在基板上於該第一及第二源極/汲極區以及該通首 區上面的氧化層； Λ I :::合成閑極絕緣層’包括—第一區段以及—分離的 :广又，每個區段的-個實質上水平部分係•合於該氧 …曰刀碓區域’以及每個區段的—個實質上垂直部分係由 δ亥乳化層延伸’該合成閘極絕緣層具有-氮化層，以儲存 一包荷在該第一及第二區段的每一個之上； 個多晶矽閘極結構，包括一中間區段以及第一 二外部區段，”間區段係柄合於該氧化層並且藉由該間 極、％緣層的實質上垂直部分而與 離；以及 弟及弟一外部區段分 :罐金屬接觸f，搞合於該閉極結構的外部以及 曰品奴以及该閘極絕緣層的每個實質上垂直的部分。 15·如申請專利範圍第14項的電晶體，進一°步刀包括— 合成閑極絕緣層以及該問極結構外部區段上的氧 20 1264120 r〗6’如申請專利範圍第14項的電晶體，其中該電曰邮 係以該箪_、、店斤/ 甩日日體 °汲極區或是該第二源極/汲極區的任何一 個來操作，# A i7 為對该笔曰曰體操作方向反應的源極區。 十+ ’種用於製造氮化物唯讀記憶快閃記憶體單元 方法，該方法包括： 、在一基板摻雜，以形成第一及第二源極/汲極區，該箄 區域係側向配罟/ I 4 , 人、 - 在基板上亚且藉由一個通道區而分離； :該基板及該通道區上沉積—個氧化層，該基板包括 人 及第二源極/汲極區； 區；在該氧化層上該通道區上方形成-個多晶石夕中間間極 在該氧化層上方沉積一個閘極絕緣層； 在該閘極絕緣層上方沉積一個多晶矽層； 中留：刻該多晶石夕Η得兩個外部開極二該多晶碎層 心/因此形成一個具有一中間間極區以及兩個外部閘 ^區的閘極結構，該外部閘極區係n h π φ pe pe ^ 你糟由閘極絕緣層而與該 甲間閘極區分離； 將該閘極結構的頂部平面化， p0 t 便付该閘極絕緣層從該 閘極結構的頂部除去；以及 豕θ攸^ 在該閘極結構上方形成一接觸窗， 槿沾—h 自其耗合於該閘極結 構的母個區域以及該閘極絕緣層的剩餘末端部分。 18.如申請專利範圍第I?項的方 ^ ^ , 進一步包括在沉 積4閘極絕緣層之前蝕刻該氧化層， 任立嗔 使仵在該中間間極區 仕思一邊上的通道區矽實質上暴露出來。 21 1264120 19 · 士中％專利範圍第i 7項的方法，其中的平面化包 括使用化學機械研磨。 2〇· 一種氮化物唯讀記憶快閃記憶體陣列，包括： 以列及行配置的複數個氮化物唯讀記憶快閃記憶體單 元，每個單元包括： 個基板，包括第一及第二源極/汲極區； 一個在該基板上的氧化層， -個閘極絕緣層’耦合於該氧化層一部分，該閘極絕 緣層包括一第—區段以及一分離的第二區段；以及 -個閘極結構，包含複數個區段，一個中間區段係耦 合於該氧化層以及第一及第二外部區段每一個係•馬合於該 閘極絕緣層’使得該閘極絕緣層從該第一及第二外部區段 而與該中間區段分離； 又 複數個字線，每-字線係耗合該單元列的閘極结構. 以及 、行， 複數個位元線，耦合該單元列。 其中該複 NAND十夬 2/·如申請專利範圍第20項的記憶體陣列 數個氮化物唯讀記憶快閃記憶體單元係配置於- 閃記憶體結構内。 士申明專利範圍第20項的記憶體陣列，其中誃 數個氮化物唯株』卜立 ’、 ΌΛ 勿唯，纪k'快閃記憶體單元係配置於一 記憶體結構内。 K 23. —種電子系統，包括·· 一個處理器 產生用於該系統之控制信號； 以及 22 1264120 —個氮化物唯讀記憶快閃記憶體陣列1合於該處理 為’回應於該控制信號而進行操作，該陣列包括： —以订及列配置的複數個氮化物唯讀記憶快閃記憶體單 元’每個單元包括： 们基板，包含第一及第二源極/汲極區； 一個在该基板上的氧化層； 一個閘極絕緣層，耦人认# ^ n p 耦口於该虱化層一個部分，該閘極 系巴、緣層包括一第„ Γ5* ίΡ- 1'； τι 曰匕枯弟以及一分離的第二區段；以及 一個閘極結構，向括& _ π π y L 栝夕個&段，一個中間區段耦合於 該氧化層以及第—及第二外部區⑨，其每一個輕合於該間 極絕緣層，使得該閘極絕緣層將該中間區段與該第一及第 二外部區段分離； 複數個字線 以及 每個字線係耦合該單元列的閘極結構； 複數個位元線，耦合該單元列。 /·、一種：於程式規劃氮化物唯讀記憶快閃記憶體單 一 °亥單元具有一個基板、兩個結構上分離的電荷 捕捉區以及兩個源極/汲極區，該方法包括·· 將該兩個源極/沒極區偏/$，該偏壓係回要被程式 之電荷捕捉區； 一 施加一閘極電壓至該記憶體單元的一閘極；以及 、也力負兒壓至Ή憶體單元的基板，使得偏壓該源 查/汲極區以及施加閘極以及負基板電壓到記憶體單元係產 生了基板杧強熱電子注入至該閘極絕緣層巾，以程式規劃 23 1264120 一電荷在該閘極絕緣層中之結構上分離之電荷捕捉區的第 一個之上。 25.如申請專利範圍第24項的方法，其中，當最靠近 該第一電荷捕捉區的源極/汲極區係以與其餘之源極/汲極 區相較具有更大的電壓偏壓時，該第一結構上分離的電荷 捕捉區被程式規劃。 十一、圖式： 如次頁。 24