CN110506339A - 降低非易失性存储器中电荷损失的方法 - Google Patents

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CN110506339A CN201880024751.3A CN201880024751A CN110506339A CN 110506339 A CN110506339 A CN 110506339A CN 201880024751 A CN201880024751 A CN 201880024751A CN 110506339 A CN110506339 A CN 110506339A
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帕万·辛格
S·谢蒂
J·帕克
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Abstract

一种存储器装置，具有并排设置在衬底上的至少两个非易失性存储器(NVM)单元和在衬底中设置在第一NVM单元和第二NVM单元之间的隔离结构。第一NVM单元和第二NVM单元共享包括连续结构的公共电荷俘获层，并且设置在隔离结构正上方的公共电荷俘获层的部分比设置在第一NVM单元和第二NVM单元内的公共电荷俘获层的部分包括更高的氧和/或氮浓度。

Description

降低非易失性存储器中电荷损失的方法
相关申请
本申请是2017年6月5日提交的美国非临时专利申请第15/614,271号的国际申请，该申请的全部内容通过引用并入。
技术领域
本公开总体上涉及一种非易失性存储器(NVM)设备，更具体地，涉及降低和最小化电荷俘获存储器中的电荷损失的方法和实施例。
背景
即使在操作电源不可用时仍保留其数据的存储器被归类为非易失性存储器。非易失性存储器(NVM)的示例有nvSRAM、铁电RAM(F-RAM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和电荷俘获存储器和/或浮栅闪存。一些存储器阵列利用可包括电荷俘获层的晶体管和栅极结构。电荷俘获层可以被编程为基于施加于存储器阵列或被存储器阵列接收的电压来储存数据。这类存储器可用于断电后或操作期间电源中断时必须存储关键数据的应用。二维或平面闪存设备的制造已降至10nm光刻，并且随着每个NV存储器元件变得越来越小并且物理上彼此越来越靠近，规模的减小已经开始产生问题。在这些NV存储器元件中，它们的电荷俘获栅极由于规模较小而保持少得多的电荷。结果，制造过程中的任何小缺陷都可能导致难以区分NV存储器元件的逻辑/存储器状态，这可能导致逻辑状态的错误读取。此外，控制电极变得如此小并且如此紧密隔开，以至于它们的影响，如偏置栅极中的影响，可能扩散到一个以上的存储器单元或串上，这可能导致数据的不可靠读取和写入。
附图简述
本公开在附图的各图中通过示例而非限制的方式说明。
图1A是示出根据本主题的一个实施例的NVM阵列(单晶体管存储器单元)的一部分的示意图；
图1B是示出根据本主题的另一实施例的NVM阵列(分栅存储器单元)的一部分的示意图；
图2A是示出如图1A中所示的NVM阵列的一部分的横截面视图的示意图；
图2B是示出如图1B中所示的NVM阵列的一部分的横截面视图的示意图；
图2C是示出双晶体管存储器阵列的一部分的横截面视图的示意图；
图3是示出根据本主题的一个实施例的NVM阵列的浅沟槽隔离(STI)的示意图；
图4是示出根据本主题的一个实施例的对NVM单元的阈值电压(Vt)的影响的代表性图表；
图5是示出根据本主题的一个实施例的制造NVM设备的方法的实施例的流程图；以及
图6A至图6J是示出根据图5的方法的制造期间的NVM设备的一部分的横截面视图的代表性图示；
图6K是示出了根据图5和图6A-图6J的方法制造完成的NVM设备的一部分的横截面视图的代表性图示；以及
图7是示出根据本主题的一个实施例的NVM系统的示意图。
详细描述
下面的描述阐述了诸如特定系统、部件、方法等的示例的许多特定细节，以便提供对主题的若干实施例的良好理解。然而对本领域的技术人员将明显的是至少一些实施例可在没有这些特定细节的情况下被实施。在其他实例中，未详细描述或以简单框图形式呈现众所周知的部件或方法，以便避免不必要地模糊本文所描述的技术。因此，在下文中阐述的特定细节仅仅是示例性的。特定的实施方式可根据这些示例性细节而变化，并且仍然被设想为在主题的精神和范围内。
本文参照附图描述了包括非易失性存储器(NVM)晶体管和分栅存储器晶体管的存储器单元及其制造方法的实施例。然而，可在没有这些具体细节的一个或更多个的情况下或与相关技术中其他已知方法、材料和装置组合的情况下，实践特定的实施例。在下面的描述中，阐述了许多具体细节，诸如具体材料、尺寸、浓度和工艺参数等，以提供对主题的透彻理解。在其他实例中，没有特别详细地描述公知的半导体设计和制造技术以避免不必要地模糊主题。在描述中对“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”的提及意味着结合实施例所描述的特定特征、结构或特性被包括在主题的至少一个实施例中。此外，在描述中的各处出现的短语“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”并不一定都指相同的实施例。
本描述包括对附图的引用，附图构成详细描述的一部分。附图显示根据示例性实施例的图示。这些实施例——其也可在本文被称为“示例”——被足够详细地描述以使本领域技术人员能够实践本文所描述的要求保护的主题的实施例。在不偏离要求保护的主题的范围和精神的情况下，可将实施例组合，可利用其它实施例，或可做出结构的、逻辑的和电气的改变。应理解，本文描述的实施例并不旨在限制主题的范围，而是使本领域的技术人员能够实施、完成和/或使用主题。
本文所用的术语“上”、“下”、“之间”和“在...上”是指一个层相对于其它层的相对位置。因此，例如，被沉积或布置在另一层之上或之下的一层可与其他层直接接触或可具有一个或更多个中间层。此外，被沉积或布置在多层之间的一层可与层直接接触或可具有一个或更多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。另外，假设相对于起始晶片沉积、修改和移除膜的操作，提供一个层相对于其它层的相对位置，而不考虑晶片或衬底的绝对取向。
主题概述
根据一个实施例，存储器装置可以具有并排设置在衬底上面的第一非易失性存储器(NVM)单元和第二非易失性存储器单元、以及在衬底中设置在第一NVM单元和第二NVM单元之间的隔离结构。第一NVM单元和第二NVM单元可以共享包括连续结构的公共电荷俘获层，其中设置在隔离结构正上方的公共电荷俘获层的第一部分相比于设置在第一NVM单元和第二NVM单元内的公共电荷俘获层的第二部分可具有更高的氧浓度。
在一个实施例中，设置在隔离结构正上方的公共电荷俘获层的第一部分相比于设置在第一NVM单元和第二NVM单元内的公共电荷俘获层的第二部分也可以包括更高的氮浓度。
在一个实施例中，公共电荷俘获层包括氮化硅和氮氧化硅中的至少一种。公共电荷俘获层的第一部分可以包括二氧化硅和富氧氮氧化硅中的至少一种。另外，在一些实施例中，公共电荷俘获层的第一部分可以包括富氮氮化硅和富氮氮氧化硅中的至少一种。
在一个实施例中，隔离结构可以是浅沟槽隔离(STI)，其在垂直于公共电荷俘获层的延伸方向并且平行于第一NVM单元和第二NVM单元的沟道长度的方向上延伸。
公共电荷俘获层的第一部分可以具有第一宽度，并且隔离结构可以具有第二宽度。在一个实施例中，第二宽度大于第一宽度，其中第一部分基本上设置在隔离结构的第二宽度的垂直投影(vertical projection)内并在其中对齐。
在一个实施例中，NVM单元包括硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管和/或分栅存储器单元。
在一个实施例中，公共电荷俘获层的第一部分可以具有第一电阻率值，并且公共电荷俘获层的每个第二部分可以具有第二电阻率值，其中第一电阻率值大于第二电阻率值。
在一些实施例中，第一NVM单元和第二NVM单元可以共享同一字线中的公共存储器栅电极层。
根据另一实施例，NVM阵列可以具有排列成行和列的多个存储器单元，其中每个存储器单元包括存储器晶体管，并且同一行的存储器晶体管可以共享公共电荷俘获层，其可以是整体连续结构。NVM阵列还可以具有在垂直于该NVM阵列的行的方向上延伸的多个浅沟槽隔离(STI)，其中每个STI将同一行的两个相邻存储器晶体管分开。在一个实施例中，设置在每个STI正上方的公共电荷俘获层的部分相比于设置在两个相邻存储器晶体管内的公共电荷俘获层的部分包括更高的氧和氮浓度。
在一个实施例中，NVM阵列的多个存储器单元包括分栅存储器单元、单晶体管、双晶体管存储器单元或其组合。
在一个实施例中，多个STI在平行于多个存储器单元的沟道长度的方向上延伸。
在一个实施例中，设置在每个STI正上方的公共电荷俘获层的部分相比于设置在两个相邻存储器晶体管内的公共电荷俘获层的部分包括更大的电阻率。
根据本申请的另一个实施例，存储器装置可以具有并排设置在衬底上的第一分栅存储器单元和第二分栅存储器单元、以及在衬底中设置在第一分栅单元和第二分栅单元之间的浅沟槽隔离(STI)。在一个实施例中，第一分栅单元和第二分栅单元可以共享公共电荷俘获层，其中公共电荷俘获层的第一部分设置在STI正上方，以及公共电荷俘获层的第二部分直接设置在第一分栅存储器单元和第二分栅存储器单元的沟道上方。第一部分和第二部分可以整体形成公共电荷俘获层的连续结构，并且公共电荷俘获层的第一部分相比于第二部分可具有更高的氮浓度。
在一个实施例中，公共电荷俘获层的第一部分可以具有第一宽度，并且STI可以具有第二宽度。第二宽度可以大于第一宽度，并且第一部分可以基本上设置在STI的第二宽度的垂直投影内并在其中对齐。
在一个实施例中，在STI正上方的公共电荷俘获层的第一部分包括以下的第一化学计量：硅在43-50％的近似浓度范围内，氧为0％的近似浓度，并且氮在50-57％的近似浓度范围内。设置在第一分栅单元和第二分栅单元内的公共电荷俘获层的第二部分可以具有以下的第二化学计量：硅在50-55％的近似浓度范围内，氧为0％的近似浓度，并且氮在45-50％的近似浓度范围内。
在一个实施例中，公共电荷俘获层的第一部分可以具有比第二部分更高的电阻率。
计算机和其他处理设备可以将已经开发或更新的信息或程序存储在NVM中，NVM如包括NAND和NOR的闪存、EEPROM、F-RAM。在掉电、断电或出错的情况下，可以检索数据。图7是示出根据一个实施例的NVM系统700的框图。NVM系统700可以包括经由地址总线706、数据总线708和控制总线710耦合到NVM设备702的处理设备704。本领域技术人员将认识到，NVM系统700已经出于说明的目的而被简化并且不被认定是完整的描述。具体而言，本文不详细描述处理设备704、行解码器714、列解码器718和感测放大器722的细节。应当认识到，NVM系统700可以包括全部、一些或者比图7中的实施例更多的部件。
外部电源750(也称为电源)耦合到NVM设备702。外部电源750可以是NVM设备702外部的电源，并且可以被NVM设备702用来生成电压信号，如高于外部电源750的最高电压的高压(HV)信号或低于外部电源750的最低电压(例如，接地电压)。
处理设备704可驻留在公共载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可替代地，处理设备704的部件可以是一个或更多个独立的集成电路和/或分立部件。在一个示例性实施例中，处理设备704可以是由加利福尼亚州圣何塞市的Cypress半导体公司开发的可编程片上系统处理设备。可替代地，处理设备704可以是由本领域普通技术人员已知的一个或更多个其他处理设备，如微处理器或中央处理单元(“CPU”)、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等等。
NVM设备702包括如下所述的被组织为非易失性存储器单元的行和列(图7中未示出)的存储器阵列712，诸如NVM阵列。存储器阵列712经由多条选择线和读取线(至少一条选择线和一条读取线对应存储器阵列的每一行)直接或通过命令和控制电路724耦合到行解码器714。存储器阵列712还经由多条位线(每一条对应存储器阵列的每一列)耦合到列解码器718。将认识到，公共源极线(CSL)可以被实现为多条选择线和读取线和/或多条位线的一部分。存储器阵列712可以经由列解码器718耦合到多个感测放大器722，以从其读取多位字。NVM设备702还包括命令和控制电路724，用于从处理设备704接收信号，并将信号发送到行解码器714，控制列解码器718、感测放大器722，控制扇区选择电路740，并控制施加到存储器阵列712的电压信号。命令和控制电路724包括用于存储器阵列712的具有传输晶体管或选择栅极的电压控制电路726，以用于生成和控制用于NVM设备702操作的电压信号。在一个实施例中，电压信号可以通过电压控制电路726路由到列解码器718、感测放大器722和/或扇区选择器电路740。电压控制电路726操作以用于在预编程、擦除、编程、读取操作和/或其他操作期间向存储器单元施加适当的电压，包括高压(HV)信号和低压(LV)信号。在一个示例性实施例中，NVM设备702可以是由加利福尼亚州圣何塞市的Cypress半导体公司开发的存储器设备。
命令和控制电路724可以被配置成通过向存储器阵列712的第一行中的第一选择线施加电压来选择第一行用于编程操作，和通过向第二行中的第二选择线施加另一电压来取消选择存储器阵列的第二行。命令和控制电路724还可以被配置成通过向第一列中的第一位线施加电压来控制列解码器718选择第一行中的存储单元进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的未被选择的存储单元进行编程。命令和控制电路724特别是电压控制电路726可以进一步被配置成向一条或更多条公共源极线施加电压，这些公共源极线可以被耦合到如下所述的包括在存储器单元阵列712之内的存储器单元。
在一个实施例中，如下面更详细地讨论的，NVM设备702可以包括被配置成储存数据值的各种存储器单元(未示出)。存储器单元可以被实施成具有含氮电荷俘获层和公共源极线，以减小每一个存储器单元的总占用面积。每个存储器单元也可以与Fowler-Nordheim编程技术兼容。
存储器阵列712可以包括一个或更多个NVM扇区，如扇区A 731到扇区N 732。每个扇区可以有任意数量行和列的NVM单元，例如4096列和256行。行可以包括水平排列的多个NVM单元。列可以包括垂直排列的多个NVM单元。存储器阵列712可以使用由存储器阵列712的所有扇区共享的全局位线(GBL)。存储器阵列712的每个列可以具有一个GBL。例如，由所有扇区(例如，扇区A 731到扇区N 732)共享的关于列0的特定GBL将耦合到所有扇区的列0中的存储器阵列712的每一行。GBL被配置成在编程操作和擦除操作期间，但不在读取操作期间，向存储器阵列712的扇区提供电压信号。
存储器阵列712可以使用扇区选择电路740将GBL耦合到特定扇区的列的相关位线(BL)。扇区中的每一列可以具有特定于该扇区的、不被其他扇区共享的相关联的BL。扇区中的每一列可以具有扇区选择电路740，以将GBL选择性地耦合到相关联的BL。例如，扇区A731的列0的扇区选择电路740可以用作开关，以在擦除操作和编程操作期间将存储器阵列712的列0的GBL上的电压信号耦合到扇区A 731的列0的BL。
存储器阵列712还可使用扇区选择电路740来在读取操作期间将扇区中的一列NVM单元耦合到感测放大器722。例如，扇区A 731的列0的扇区选择电路740可以用作开关，以在读取操作期间将扇区A的列0的NVM单元耦合到感测放大器722。
在各种实施例中，存储器阵列712可以包含：单晶体管(1T)存储器单元(在图2A中最佳示出)、2T存储器单元(图2C)、分栅存储器单元(图2B)、它们的组合或其他类型的NVM单元。将理解，后面章节中讨论的存储器阵列配置细节和操作细节至少适用于1T和2T存储器单元阵列、分栅存储器单元阵列以及具有存储器单元的其他组合的阵列。
图1A示出了1T存储器阵列100的一部分，包括以行和列排列的多个1T存储器单元102。如图1A最佳示出的，方向z可以指示沿着1T存储器阵列的列的方向，方向x可以指示行。在一个实施例中，每个1T存储器单元102可以包括隧道介电层114、电荷俘获层112、阻挡介电层110和存储器栅电极层108。如图1A最佳示出的，隧道介电层114、电荷俘获层112、阻挡介电层110和存储器栅电极层108是可以在方向x上跨越多个1T存储器单元102的连续层。在一个实施例中，电连接同一行(方向x)中的多个1T存储器单元102的存储器栅电极层108，也可以被称为同一行1T存储器单元102的字线108或者是字线108的一部分。在一些替代实施例中，隧道介电层114、电荷俘获层112、阻挡介电层110和存储器栅电极层108中的至少一个可以不是连续层，并且每个层段可以离散地包含在同一行的每个或多个1T存储器单元102中。源极区106/漏极区104可以基本上形成在衬底90中的每个1T存储器单元102旁边。在一个实施例中，每个1T存储器单元102可以具有它自己的源极区106/漏极区104。在一个特定实施例中，如图1A所示，每个1T存储器单元102具有其漏极区104，并且同一列的两个相邻1T存储器单元102可以共享一个源极区106。将理解，源极和漏极区的其他配置可以包括在其他实施例中。在一个实施例中，源极区106/漏极区104可以通过使用源极/漏极图案化掩模执行源极和漏极注入来形成，并且可以随后进行硅化物工艺。注入和硅化物工艺可以是本领域中通常使用的任何工艺，其可以包括预清洁蚀刻、钴或镍金属沉积、退火和湿法剥离。在一个实施例中，沟道116设置在衬底90中的源极区106/漏极区104之间。
如图1A所示，在衬底90中形成多个隔离结构，如浅沟槽隔离(STI)304。每个STI304可以具有沿方向x取向的宽度、沿方向z的长度和沿方向y的深度。在一个实施例中，STI304被形成以隔离同一行(方向x)中的每个1T存储器单元102，并且每个STI 304可以延伸以跨越多个行(方向z)。
应该认识到，存储器阵列的术语“行”和“列”出于说明的目的而不是限制的目的而被使用。在一个实施例中，行水平排列，而列垂直排列。在另一个实施例中，1T存储器阵列100和后面章节中描述的存储器阵列的行和列的术语可以颠倒或者以相反的意义使用，或者以任何取向排列。
图2A示出了沿着图1A的A-A’的1T存储器阵列100的一部分的一个实施例的侧横截面视图。如图2A中最佳示出的，包括同一列(沿方向z)的两个相邻1T存储器单元。将理解，在1T存储器阵列100的一列中可以有多于两个1T存储器单元102。
如图2A中最佳示出的，在一个实施例中，NVM单元可以是1T存储器单元102。在1T存储器单元102中，晶体管可以是具有设置在阻挡介电层110、电荷俘获层112和隧道介电层114上的存储器栅(MG)电极108的存储器晶体管。源极或源极区106和漏极或漏极区104设置在每个1T存储器单元102旁边。沟道106可以设置在源极区106和漏极区104之间，并且在衬底90中的隧道介电层114下面。沟道长度沿方向z延伸，连接源极区106和漏极区104。在一个实施例中，如图2A所示，两个相邻的1T存储器单元102共享一个源极区106。在其他实施例中，每个1T存储器单元102可以具有它自己的源极区(图2A中未示出)。在一个实施例中，1T存储器单元102可以是存储器晶体管，其例如通过改变储存在电荷俘获层112中的电荷来储存二进制信息位。
图1B示出了分栅存储器阵列200的一部分，包括以行和列排列的多个分栅存储器单元201。在一个实施例中，方向z可以指示沿着分栅存储器阵列200的列的方向，方向x可以指示行。在一个实施例中，每个分栅存储器单元201可以包括存储器晶体管202和选择晶体管203。存储器晶体管202可以具有如图2A最佳示出的类似于1T存储器单元102的结构，并且可以包括隧道介电层214、电荷俘获层212、阻挡介电层210和存储器栅电极层208。如图1B最佳示出的，隧道介电层214、电荷俘获层212、阻挡介电层210和存储器栅电极层208是在方向x跨越多个分栅存储器单元201的连续层。在一个实施例中，存储器栅电极层208可以电连接同一行(方向x)中分栅存储器单元201的多个存储器晶体管202。在一个实施例中，连接同一行的多个存储器晶体管202的存储器栅电极层208也可以被称为字线208或是字线208的一部分。在一些替代实施例中，隧道介电层214、电荷俘获层212、阻挡介电层210和存储器栅电极层208中的至少一个可以不是连续层，并且一些层段可以离散地包含在同一行的每个或多个存储器晶体管202中。在一个实施例中，每个选择晶体管203可以包括覆盖在栅介电层220上的选择栅电极层218。在一个实施例中，选择栅电极层218和栅介电层220都可以是跨越同一行(方向x)的多个选择晶体管203的连续层。在其他实施例中，选择栅电极层218或栅介电层220可以不是连续层。源极区206/漏极区204可以主要形成在衬底90中每个分栅存储器单元201的两侧上。在一个实施例中，每个分栅存储器单元201可以具有它自己的源极区206/漏极区204，分别与存储器晶体管202和选择晶体管203相邻。在一个特定实施例中，如图1A所示，每个分栅存储器单元201可以具有它自己的漏极区204，并且同一列(方向z)的两个相邻分栅存储器单元201可以共享一个源极区206。如图1B最佳示出的，源极区206跨相同两行(方向x)中的多个分栅存储器单元201设置，并且也在其中共享，类似于两个相邻行的分栅存储器单元201的公共源极线。该特定实施例也可以被称为公共源极线(CSL)配置。将理解，源极和漏极区的其他配置可以包括在其他实施例中。在一个实施例中，源极区206/漏极区204可以通过使用S/D图案化掩模执行源极和漏极注入来形成，并且可以随后进行硅化物工艺。注入和硅化物工艺可以是本领域中通常使用的任何工艺，其可以包括预清洁蚀刻、钴或镍金属沉积、退火和湿法剥离。在一个实施例中，沟道216设置在衬底90中，并且沟道长度可以在方向z上在源极区206/漏极区204之间延伸。
如图1B所示，在衬底90中形成多个隔离结构，如浅沟槽隔离(STI)。每个STI 304可以具有沿方向x取向的宽度、沿方向z的长度和沿方向y的深度。在一个实施例中，STI 304可以被形成为隔离同一行(方向x)中的每个分栅存储器单元201，并且每个STI 304可以跨越多个行(方向z)。
图2B示出了沿着图1B的A-A’的分栅存储器阵列200的一部分的一个实施例的侧横截面视图。如图2B最佳示出的，包括同一列(沿方向z)的两个相邻分栅存储器单元201。将理解，在分栅存储器阵列200的一个列中可以有多于两个分栅存储器单元201。
如图2B最佳示出的，在一个实施例中，NVM单元可以是分栅存储器单元201，其也可以被称为1.5T存储器单元。每个分栅存储器单元201还可以包括被栅间电介质222分隔开的存储器晶体管202和选择晶体管203。在一个实施例中，存储器晶体管202可以包括设置在阻挡介电层210、电荷俘获层212和隧道介电层214上的存储器栅电极208。选择栅晶体管203可以包括设置成覆盖在栅介电层220上的选择栅电极层218。源极或源极区206和漏极或漏极区204设置在每个分栅存储器单元201旁边。沟道216可以设置在源极区206和漏极区204之间，并且在衬底90中在存储器晶体管202的隧道介电层214和选择晶体管203的栅介电层220的下面。在一个实施例中，如图2A所示，两个相邻的分栅存储器单元201可以具有镜像取向，并共享一个源极区206。在其他实施例中，每个分栅存储器单元201可以具有它自己的源极区(图2B中未示出)。在一个实施例中，分栅存储器单元201的存储器晶体管202可以例如通过改变储存在电荷俘获层212中的电荷来储存二进制信息位。
在一些实施例中，存储器晶体管202和选择晶体管203可以物理上分离，如图2C最佳示出的。分离的存储器晶体管202和选择晶体管203的配置也可以称为双晶体管(2T)存储器单元200’。
在一个实施例中，存储器阵列100或200可以使用电荷俘获存储器晶体管来实现。电荷俘获存储器晶体管可以被实现为利用包括电荷俘获层(如1T存储器单元102中的电荷俘获层112或分栅存储器单元201的存储器晶体管202中的电荷俘获层212)的晶体管和栅极结构。电荷俘获层可以主要是可用于俘获电荷的具有一定的导电性的绝缘体。电荷俘获层可以被编程为基于施加于存储器阵列100或200或被存储器阵列100或200接收的电压来储存数据。在一个实施例中，存储器阵列100或200可以包括以行和列排列的各种NVM单元102或201，并且每个NVM单元可能够储存至少一个数据值(例如，位)。可以将电压施加到每个或一组NVM单元以预编程NVM单元、编程NVM单元(例如，编程操作-储存逻辑“0”或“1”)、擦除NVM单元(例如，擦除操作-储存逻辑“1”或“0”)、或者读取NVM单元(例如，读取操作)。应当认识到，存储器阵列100或200可以使用不同类型的存储器晶体管来实现。
在一个实施例中，电荷俘获存储器晶体管可以使用不同的材料来实现。电荷俘获存储器晶体管的一个示例是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。在SONOS型晶体管中，存储器晶体管的电荷俘获层可以是氮化物层，如氮化硅层。此外，电荷俘获层还可以包括其他电荷俘获材料，如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧或高K层。电荷俘获层可以被配置为可逆地捕获或保留从存储器晶体管的沟道注入的载流子或空穴，并且可以具有基于施加于NVM单元的电压可逆地变化、修改或改变的一个或更多个电特性。在另一个实施例中，可以使用不同类型的电荷俘获存储器晶体管。出于说明而非限制的目的，将针对SONOS型晶体管描述本公开中的NVM单元的操作。应当认识到，可以使用本文的公开内容来实现其他类型的NVM晶体管。
电压信号用于非易失性存储器(NVM)设备如闪存或相变存储器的操作。NVM设备可以包括一个或更多个NVM单元。NVM单元，如1T存储器单元102或分栅存储器单元201，可以是能够储存单个数据值(例如，单个位，如逻辑“0”或逻辑“1”)的存储器单元。在一个实施例中，通过从源极或漏极区注入沟道热电子或空穴来实现NVM单元(如1T存储器单元102或分栅存储器单元201)的编程操作。
图3示出了显示NVM单元A和B之间的隔离结构(如图1A和图1B中的STI 304)的代表性图示。如图1A和图1B所示，STI 304形成在衬底90中，隔离同一行(方向x)的每个NVM单元，如1T或2T存储器单元102或201’或分栅存储器单元201。在一个实施例中，电荷俘获层112或212可以是跨同一行的多个NVM单元(如NVM单元1和2)延伸的连续层。如前所公开的，同一行的多个NVM单元也可以共享字线或存储器栅电极层(未在该图中示出)。在一个实施例中，可以针对两种不同的操作选择同一行的相邻NVM单元，如NVM单元1和2。例如，可以针对编程操作选择NVM单元1，并且可以针对擦除操作选择NVM单元2。在一个实施例中，NVM单元1和2可以都是n-沟道晶体管。因此，负电荷(电子)可能由于编程而被俘获在NVM单元1的电荷俘获层112或212中，而正电荷(空穴)可能由于擦除而被俘获在NVM单元2的电荷俘获层112或212中。在一个实施例中，电荷俘获层112或212可以主要由介电材料组成。为了俘获电荷，电荷俘获层112或212可以被特别地形成以保持电导率或电阻率的操作水平。如前所讨论的，电荷俘获层112或212是至少跨越相邻NVM单元1和2延伸的连续层。由于俘获电荷所诱发的电场或它们之间的电势梯度，NVM单元1和2中的俘获电荷(电子和空穴)可以从其各自的俘获区域向相邻的NVM单元迁移。例如，NVM单元2中俘获的正电荷(空穴)可以被NVM单元1吸引并经由设置在STI 304上方的电荷俘获层112或212向其迁移。结果，NVM单元中电荷俘获层112或212中的损失电荷可能导致NVM单元的阈值电压(Vt)的偏移。
图4是示出NVM阵列(诸如1T存储器阵列100和分栅存储器阵列200)中的NVM单元的Vt偏移的图表。如图4最佳示出的，随着时间的推移，擦除单元的Vt逐渐向上偏移，而编程单元的Vt逐渐向下偏移。NVM单元的逐渐的Vt偏移可能会随着时间的推移降低NVM阵列的可靠性。最终，编程单元和擦除单元的Vt可能在范围上变得太近，这可能导致NVM单元的错误读取。
因此，可能有必要最小化可共享公共或连续电荷俘获层的相邻NVM单元之间的电荷(电子和空穴)迁移或损失，以便保持NVM阵列如1T存储器阵列100、分栅存储器阵列200和2T存储器阵列200’的可靠性。
本文描述的实施例可以涉及确保相邻NVM单元之间通过公共共享的电荷俘获层的电荷损失最小化的制造工艺。图5描绘了制造NVM阵列(如1T存储器阵列100和分栅存储器阵列200)的流程图。图6A-图6J描绘了图1A和图1B中的1T存储器阵列100和分栅存储器阵列200沿B-B’的横截面视图。
参考图5和图6A，该过程(在步骤502)开始于在步骤504中在两个相邻的1T或分栅存储器单元102或201之间形成隔离沟槽302。在一个实施例中，隔离沟槽302可以形成为纵向(方向z)延伸以跨越1T或分栅存储器阵列100和200的多个行。在另一个实施例中，隔离沟槽302可以包含在1T或分栅存储器阵列100和200的一个行内。根据装置要求，隔离沟槽302可以具有各种横截面形状和尺寸。在一个实施例中，隔离沟槽302可以具有(沿方向x的)宽度W2。在一些实施例中，1T或分栅存储器阵列100和200的不同部分中的隔离沟槽302可以具有近似相同的宽度或不同的宽度。在一个实施例中，隔离沟槽302可以隔离同一行的相邻1T或分栅存储器单元102或201中的每一个，这些存储器单元可以形成在有源区或区域303中。
衬底90可以是由适于半导体设备制造的任何单晶材料组成的体晶片，或可包括在晶片上形成的合适材料的顶部外延层。在一个实施例中，用于衬底90的合适材料包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。
接下来，参考图5和图6B，在步骤504中，介电材料填充在隔离沟槽302内，以在衬底90中形成多个隔离结构或STI 304。隔离结构304隔离同一行(方向x)中的1T或分栅存储器单元102或201。在一个实施例中，STI 304可填充有或包括介电材料，如氧化物或氮化物，并且可通过任何常规技术形成，包括但不限于浅沟槽隔离(STI)或硅局部氧化(LOCOS)。在一个实施例中，参考图6B，例如，使用化学机械抛光(CMP)工艺平面化或抛光STI 304的顶表面。CMP工艺的结果是公共的平的顶表面306。在一个替代实施例中，如图6C所示，STI 304的表面可以不被平面化或抛光。STI 304的顶表面可以略呈圆顶形的308。在另一个替代实施例中，STI 304的顶表面可以被稍微回蚀(etched back)，以便保持相对平坦的表面308。在一个实施例中，STI 304的表面可以不是太严格的圆顶形，使得在后续过程中在其上形成的材料层可以保持相对平的形状。
接下来，参考图5和图6D，在步骤506中，可以形成沟道216和隧道介电层214。可选地，在一些实施例中，衬垫氧化物(在这些图中未示出)可以形成在STI表面308和衬底90上。在一个实施例中，衬垫氧化物可以是具有从大约10纳米(nm)到大约20nm的厚度的二氧化硅(SiO2)，并且可通过热氧化工艺或原位蒸汽生成(ISSG)工艺或本领域已知的其他氧化工艺生长。将理解，在一些实施例中，衬垫氧化物可能不是必需的，或者不被形成。接下来，图案化掩模(未示出)形成或者覆盖在衬垫氧化物或衬底90上，通过图案化掩模中的窗口或开口注入适当能量和浓度的离子，以经由衬垫氧化物(如果存在的话)在1T或分栅存储器单元102或201中形成沟道216。在各种实施例中，取决于掺杂离子，1T或分栅存储器单元102或201可以包括n-沟道晶体管或p-沟道晶体管。图案化掩模504可包括从图案化的氮化物或氮化硅层形成的光致抗蚀剂层或硬掩模。在其他实施例中，沟道216可以在制造过程的后期形成。
再次参考图6D，衬垫氧化物(如果存在的话)可以例如在湿法清洗过程中被去除。随后，隧道介电层214可以形成在衬底90中的STI表面308和/或沟道216上。在一个实施例中，隧道介电层214可以在形状上是相对平坦的，并且跨1T或分栅存储器阵列100或200的同一行的多个1T或分栅存储器单元102或201延伸。隧道电介质214可以是任何材料并且具有任何厚度，其适合于允许电荷载流子在施加的栅极偏压下隧穿到上覆电荷俘获层中，同时当1T存储器单元102或存储器晶体管202未偏置时保持针对泄漏的适当势垒。在某些实施例中，隧道电介质214是二氧化硅、氮氧化硅或其组合，并且可通过热氧化工艺、使用ISSG或自由基氧化来生长。
接下来，参考图5和图6E，在步骤508中，电荷俘获层212可以形成在隧道介电层214上面。类似于隧道介电层214，电荷俘获层212可以是连续层，具有基本上平的轮廓或形状，并且跨1T或分栅存储器阵列100或200的同一行的多个1T或分栅存储器单元102或201延伸。通常，如在所示实施例中，电荷俘获层212可以是单层结构。在一个实施例中，电荷俘获层可以包括氮化硅(化学计量的和/或非化学计量的)，其氧、氮和硅的化学计量比分别近似为0％、45-50％和50-55％的浓度。在一个实施例中，浓度％可以基于每种元素的原子数量来计算。电荷俘获层212可包括大约6nm和大约10nm之间的厚度，或根据系统要求可包括其它操作厚度，并可通过使用工艺气体的CVD过程形成或沉积，该工艺气体包括比例和流速适合于提供氧、氮和硅的上述化学计量的DCS/NH3和N2O/NH3气体混合物。在一个实施例中，电荷俘获层212可以是富硅贫氧氮化物层，使得它可以有效俘获电荷。
如图6E中的分解图所示，在替代实施例中，电荷俘获层212’可以是包括多个层的多层结构，该多层结构可以至少包括下电荷俘获层212a和上电荷俘获层212b，下电荷俘获层212a物理上更靠近隧道介电层214。在一个实施例中，上电荷俘获层212b设置在下电荷俘获层212a上面，相对于下电荷俘获层212a可以是贫氧的，并且可以包括分布在多层电荷俘获层212’中的大多数电荷陷阱。在另一个实施例中，上电荷俘获层212b和下电荷俘获层212a的化学计量可以基本相同。
在一个实施例中，可在上电荷俘获层212b和下电荷俘获层212a之间存在形成的介电层和/或氧化物层212c，使得多层电荷俘获层212’成为NON堆叠。中间氧化物层212c可以基本上降低在编程期间累积在顶部电荷俘获层212b的边界处的电荷隧穿至下电荷俘获层212a的概率，导致比常规存储器设备更低的漏电流。在一个实施例中，中间氧化物层212c可以通过使用热氧化或自由基氧化或其他适当的工艺步骤氧化到下电荷俘获层212a的选定深度来形成。
如本文所用，术语“富氧”和“富硅”是相对于在本领域中通常使用的具有(Si3N4)的组分并且具有近似2.0的折射率(RI)的化学计量的氮化硅或“氮化物”。因此，“富氧”氮氧化硅需要从化学计量的氮化硅向较高重量％的硅和氧移动(即，氮的还原)。因此，富氧氮氧化硅膜更像二氧化硅，并且RI向纯二氧化硅的1.45RI减小。类似地，本文描述为“富硅”的膜，需要从化学计量的氮化硅向更高重量％的硅移动，与“富氧”膜相比具有更少的氧。因此，富硅的氮氧化硅膜更像硅，并且RI向纯硅的3.5RI增加。在一个实施例中，无论电荷俘获层是单层结构212还是多层结构212’，它都可以包括的氧、氮和硅的化学计量比分别为近似0％、45-50％和50-55％的浓度。
接下来，参考图5和图6F，在步骤510中，可以在电荷俘获层212上面形成阻挡介电层210。在一个实施例中，阻挡介电层210可以使用原位蒸汽生成(ISSG)工艺生长。电荷俘获层212的至少一部分在ISSG期间被氧化和消耗，以形成阻挡介电层210。在一个实施例中，氧化工艺可以立即进行到湿法快速自由基氧化工艺(如ISSG)的分离步骤。在一个实施例中，在诸如ISSG的湿法自由基氧化工艺之后，阻挡介电层210可具有大约至大约的厚度。将理解，这样的范围仅仅是说明性的，并不意味着是限制性的。在替代实施例中，湿法快速自由基氧化的步骤可以由诸如化学气相沉积(CVD)的工艺或其他自由基氧化工艺代替。使用诸如ISSG的氧化工艺生长阻挡介电层210的好处之一是，与可能通过沉积方法形成的阻挡介电层210相比，生长的阻挡介电层210可以具有更均匀的结构和更好质量的氧化物。
接下来，参考图5和图6G，在步骤512中，图案化掩模可以形成或覆盖在阻挡介电层210上。在一个实施例中，图案化掩模可以是专用掩模402。专用掩模402可以包括使用标准光刻技术图案化的光致抗蚀剂层，并且包括至少一个开口403。在一个实施例中，开口403可以具有宽度W1，并且在STI 304的正上方垂直对齐。如图6G所示，每个开口403可以与每个STI 304的宽度W2的垂直投影对齐并基本上设置在其中。在一个实施例中，W2大于或至少等于W1，使得通过开口403提供的后续注入不会影响衬底90中超过STI 304宽度W2的有源区域。在另一个实施例中，专用掩模402可以是硬掩模。
参考图6H，代替形成专用掩模402，有源区域掩模(在该图中未示出)或其他现有掩模可以用于相同的目的。例如，也可以使用在步骤504中用于形成STI 304的现有掩模。有源区域掩模可以是用于形成源极和/或漏极区(如图1A中的源极区106和/或漏极区104或STI304)的图案化掩模。在一个实施例中，有源区域掩模可以具有暴露源极区106和/或漏极区104的开口，使得可以在这些区域中注入适当的掺杂剂。在一个实施例中，有源区域掩模的开口可以在STI 304处停止。参考图6H，可以使用现有的有源区域掩模在阻挡介电层210上或上面形成反转的有源区域掩模404。在一个实施例中，可以通过反转现有的有源区域掩模来形成反转的有源区域掩模404，使得替代地STI 304可以被暴露，而源极区106和/或漏极区104和/或有源区域被覆盖和保护。因为反转的有源区域掩模404可以具有与现有的有源区域掩模大致相同的尺寸，所以开口403可以具有与STI 304的W2大致相同的宽度。在一个实施例中，反转的有源区域掩模404可以是光致抗蚀剂掩模，并且可以经受光致抗蚀剂回流工艺。反转的有源区域掩模404可以经历这种热膨胀工艺，使得开口403可以从大致W2(与STI 304相同)变窄到W1。在一个实施例中，W2大于或至少等于W1，使得通过开口403提供的后续注入不会影响衬底90中超过STI 304宽度W2的区域。热光致抗蚀剂回流工艺可以是本领域中用于调整光致抗蚀剂掩模的尺寸的任何常用工艺。
参考图6I，在另一个实施例中，可以使用现有的有源区域掩模(在该图中未示出)或其他适当的现有掩模来在阻挡介电层210上或上面形成反转的有源区域掩模404。在一个实施例中，可以通过反转现有的有源区域掩模来形成反转的有源区域掩模404，使得替代地STI 304可以被暴露，而源极区106和/或漏极区104或有源区域被覆盖和保护。在一个实施例中，可替代地或附加于如图6H中最佳示出的前述光致抗蚀剂回流工艺，间隔物406形成在每个开口403中，以将开口403的宽度从大致W2减小到W1。在一个实施例中，W2大于或至少等于W1，使得通过开口403提供的后续注入不会影响衬底90中超过STI 304宽度W2的有源区域。间隔物406可以由有机或无机材料制成，并且可以设置在反转的有源区域掩模404的开口403的至少一侧上。
接下来，参考图5和图6J，在步骤514中，可以在电荷俘获层212中进行氧和/或氮掺杂。通过开口403在电荷俘获层212中的暴露区域上注入适当的离子/原子种类410。在一个实施例中，可以通过专用光致抗蚀剂掩模402的开口403在电荷俘获层212上注入适当能量和浓度的氧离子O+或原子。将理解，专用掩模402可以被在图6H中(在热光致抗蚀剂回流之后)的或在图6I中(带有间隔物406)的反转的有源区域掩模404代替。在一个实施例中，也可以通过专用掩模402的开口403在电荷俘获层212上注入适当能量和浓度的氮离子N+或原子。可能必须控制STI 304的W2的垂直投影内的掺杂区域，使得氧和/或氮离子/原子不被注入到电荷俘获层212的位于NVM单元内或沟道116或216正上方的部分中，NVM单元如1T存储器单元102或分栅存储器单元201。氧和氮注入可能不利地影响NVM单元的电荷俘获能力，这可能随后影响NVM单元的编程/擦除速度、保留和整体性能。将理解，氧和氮的注入能量以及浓度可以根据系统要求和本领域的普通技术来调节。
氧和氮注入可以同时或分开进行。在一些实施例中，氧注入和氮注入中只有一个可以施加于电荷俘获层212。在氧和/或氮注入之后，电荷俘获层212的位于STI 304之上的部分的化学计量可以改变，并且变成掺杂的电荷俘获部分212a。在一个实施例中，在STI304旁边或在有源区域中的电荷俘获层部分的化学计量可以不受影响，并且保持为未掺杂的电荷俘获部分212b。如图6J最佳示出的，掺杂部分212a和未掺杂部分212b整体形成电荷俘获层212的连续结构。在一个实施例中，氧注入可以在掺杂部分212a处或其周围将电荷俘获层212中的一部分氮化物转化为氧化物或富氧氮氧化物，结果提高了掺杂部分212a的氧浓度。氮注入可以在掺杂部分212a处或其周围将电荷俘获层212中的一部分氮化物转化为富氮氮化物或氮氧化物，结果提高了氮浓度。未掺杂电荷俘获部分212b和掺杂电荷俘获部分212a的化学计量比的示例总结在下表1中。将理解，电荷俘获层212中的硅、氮和氧的以下浓度范围仅用于说明目的，而不是用于限制。
表1：注入前后的电荷俘获层中硅、氮和氧的近似浓度范围
在一个实施例中，氧和/或氮注入的主要目的可以是降低电荷俘获层的位于STI304正上方的部分212a(如图3中最佳示出的两个NVM单元之间的电荷迁移路径)的电导率或增加其电阻率。在一个实施例中，在氧和/或氮注入之后，掺杂部分212a的电阻率可以增加。设置在STI 304正上方(或在STI区中)的掺杂区域212a的电阻率的增加可以最小化电荷俘获层212的未掺杂区域212b的从一个NVM单元到其他NVM单元的电荷迁移或损失。在一个实施例中，如果电荷俘获层212的掺杂部分212a的电阻率增加，则俘获的电荷(电子和空穴)不太可能如先前在图3中所示地从一个NVM单元迁移到其他NVM单元(如其相邻的NVM单元)。
在一些实施例中，电荷俘获层212的氮和/或氧注入的步骤512和/或514可以在步骤510中形成阻挡介电层210之前实施。氧和/或氮注入可以直接施加在电荷俘获层212上，而不是通过阻挡介电层210(图中未示出)。
接下来，参考图5，在步骤516中，执行注入后退火。在一个实施例中，退火工艺可以是炉工艺或快速热退火，并且可以在本领域已知的适当温度范围内执行，或者可以是本领域中任何常用的工艺，以激活电荷俘获层212的掺杂部分212a中的氧和/或氮注入物。
接下来，参考图5和图6K，在步骤518中，可以在阻挡介电层上面形成存储器栅电极层。在一个实施例中，存储器栅电极层214可以在形状上是相对平的，并且跨1T或分栅存储器阵列100或200的同一行(方向x)的多个1T或分栅存储器单元102或201延伸。栅电极层208可以由适于适应1T存储器单元102或分裂单元存储器单元201的存储器晶体管202的偏置的任何导电或半导体材料组成。在一个实施例中，存储器栅电极层208可通过物理气相沉积形成，并且由含金属的材料组成，这些材料可包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴和镍。在另一个实施例中，存储器栅电极层208可以通过CVD工艺形成，并且由单个掺杂的多晶硅层组成，其随后可以被图案化以形成栅电极层208。在一个实施例中，栅电极层208可以被配置成为连接同一行中的1T存储器单元102或分裂单元存储器单元201的存储器晶体管202的控制栅极的字线的至少一部分。
在图6K中示出了沿图1A和图1B中的B-B’的横截面视图，其特征在于完成的1T或分栅存储器阵列100或200的一部分的实施例。在一个实施例中，同一行(沿方向x)的每个存储器单元的源极区206或漏极区204可以被STI 304隔离。STI 304可以具有W2的宽度。在一个实施例中，隧道介电层214、电荷俘获层212、阻挡介电层210和存储器栅电极层208可以随后形成在衬底90中的STI 304和沟道216上。如前所述，隧道介电层214、电荷俘获层212、阻挡介电层210和存储器栅电极层208可以是跨越同一行的多个1T或分栅存储器单元102或201的连续层。如图6K最佳示出的，电荷俘获层212可以进一步分成掺杂部分212a和未掺杂部分212b。电荷俘获层212的掺杂部分212a和未掺杂部分212b可以通过至少在图6J中公开的氧和/或氮注入来形成。结果，掺杂部分212a中的氧和/或氮的浓度可高于未掺杂部分212b。在替代实施例中，电荷俘获层212的掺杂部分212a和未掺杂部分212b可以通过本领域已知的其他工艺形成，使得掺杂部分212a中的氧和/或氮的浓度可以高于未掺杂部分212b，或者与未掺杂部分212b相比，掺杂部分212a的电阻率增加。在一个实施例中，掺杂部分212a可以具有宽度W1，并且可以设置在STI 304正上方。掺杂部分212a可以基本上设置在STI 304的宽度W2的垂直投影内，并且W2可以至少等于或大于W1。在一个实施例中，掺杂部分212a和未掺杂部分212b的化学计量是不同的。例如，未掺杂部分212b可以具有Si-50-55％、O-0％、N-45-50％，并且掺杂部分212a可以具有Si-43-50％、O-0％、N-50-57％(仅掺杂有氮)、Si-40-50％、O-5-20％、N-30-45％(仅掺杂有氧)和Si-30-45％、O-5-20％、N-40-50％(掺杂有氧和氮两者)。相比于未掺杂部分212b，掺杂部分212a的电阻率可以更高，使得相邻1T或分栅存储器单元102或201之间的电荷迁移可以最小化。在一个实施例中，多个掺杂部分212a和未掺杂部分212b可以整体形成同一行的整个连续电荷俘获层212。
如图6K最佳示出的，沿着图1A和图1B的B-B’的电荷俘获层212的氧和/或氮浓度分布在掺杂部分212a处或其周围增加。在一个实施例中，未掺杂部分212b处或其周围的氧和/或氮浓度可以保持在可操作水平，使得电荷(电子或空穴)被有效地捕获在电荷俘获层212的未掺杂部分212b内。
本公开的摘要被提供以符合37C.F.R§1.72(b)，要求摘要能让读者快速确定技术公开的一个或更多个实施例的性质。应当理解的是，它将不用于解释或限制权利要求的范围或意义。此外，在上述的详细描述中可以看出，为了简化本公开的目的，各个特征被一起组合在单个实施例中。本公开的方法不被解释为反映所要求保护的实施例要求比每个权利要求中明确地记载的更多的特征的意向。相反，如下面的权利要求所反映的，发明的主题在于少于单一所公开的实施例的所有特征。因此，以下权利要求由此被并入到详细描述中，其中每个权利要求自身作为单独的实施例。
描述中对一个实施例或实施例的引用意味着结合实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书的不同地方出现的短语一个实施例并不一定都指的是相同的实施例。
在前述说明书中，主题已参考其特定示例性实施例进行描述。然而，将明显的是，在不偏离如在所附权利要求中阐述的本发明的更宽的精神和范围的情况下，可对其做出各种修改和改变。因此，说明书和附图是从说明性意义上而非从限制性意义上来考虑的。

Claims (22)

1.一种存储器装置，包括并排设置在衬底上的第一非易失性存储器(NVM)单元和第二非易失性存储器单元以及在所述衬底中设置在所述第一NVM单元和所述第二NVM单元之间的隔离结构，其中所述第一NVM单元和所述第二NVM单元共享包括连续结构的公共电荷俘获层，并且其中设置在所述隔离结构正上方的所述公共电荷俘获层的第一部分相比于设置在所述第一NVM单元和所述第二NVM单元内的所述公共电荷俘获层的第二部分包括更高的氧浓度。
2.根据权利要求1所述的存储器装置，其中，设置在所述隔离结构正上方的所述公共电荷俘获层的所述第一部分相比于设置在所述第一NVM单元和所述第二NVM单元内的所述公共电荷俘获层的所述第二部分包括更高的氮浓度。
3.根据权利要求1所述的存储器装置，其中，所述公共电荷俘获层包括氮化硅和氮氧化硅中的至少一种。
4.根据权利要求1所述的存储器装置，其中，所述公共电荷俘获层的所述第一部分包括二氧化硅和富氧氮氧化硅中的至少一种。
5.根据权利要求2所述的存储器装置，其中，所述公共电荷俘获层的所述第一部分包括富氮氮化硅和富氮氮氧化硅中的至少一种。
6.根据权利要求1所述的存储器装置，其中，所述隔离结构包括浅沟槽隔离(STI)，其中所述STI在垂直于所述公共电荷俘获层的延伸方向并且平行于所述第一NVM单元和所述第二NVM单元的沟道长度的方向上延伸。
7.根据权利要求1所述的存储器装置，其中，所述公共电荷俘获层的所述第一部分包括第一宽度，并且所述隔离结构包括第二宽度，其中所述第二宽度大于所述第一宽度，并且其中所述第一部分基本上设置在所述隔离结构的第二宽度的垂直投影内并在所述垂直投影中对齐。
8.根据权利要求1所述的存储器装置，其中，所述第一NVM单元和所述第二NVM单元包括硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。
9.根据权利要求1所述的存储器装置，其中：
在所述隔离结构正上方的所述公共电荷俘获层的所述第一部分包括以下第一化学计量：
硅在40-50％的近似浓度范围内，
氧在5-20％的近似浓度范围内，并且
氮在30-45％的近似浓度范围内；并且
设置在所述第一NVM单元和所述第二NVM单元内的所述公共电荷俘获层的所述第二部分包括以下第二化学计量：
硅在50-55％的近似浓度范围内，
氧为0％近似浓度，并且
氮在45-50％的近似浓度范围内。
10.根据权利要求1所述的存储器装置，其中：
所述公共电荷俘获层的所述第一部分包括第一电阻率值，并且所述公共电荷俘获层的每个第二部分包括第二电阻率值，其中所述第一电阻率值大于所述第二电阻率值。
11.根据权利要求2所述的存储器装置，其中：
在所述隔离结构正上方的所述公共电荷俘获层的所述第一部分包括以下第一化学计量：
硅在30-45％的近似浓度范围内，
氧在5-20％的近似浓度范围内，并且
氮在40-50％的近似浓度范围内；并且
设置在所述第一NVM单元和所述第二NVM单元内的所述公共电荷俘获层的所述第二部分包括以下第二化学计量：
硅在50-55％的近似浓度范围内，
氧为0％的近似浓度，并且
氮在45-50％的近似浓度范围内。
12.根据权利要求1所述的存储器装置，其中，所述第一NVM单元和所述第二NVM单元共享同一字线中的公共存储器栅电极层。
13.根据权利要求1所述的存储器装置，其中，所述第一NVM单元和所述第二NVM单元中的每一个包括分栅存储器单元。
14.一种非易失性存储器(NVM)阵列，包括：
按行和列排列的多个存储器单元，其中每个存储器单元包括存储器晶体管，其中同一行的存储器晶体管共享包括连续结构和平面形状的公共电荷俘获层；
在垂直于所述NVM阵列的行的方向上延伸的多个浅沟槽隔离(STI)，其中每个STI将同一行的两个相邻存储器晶体管分开，以及
其中设置在每个STI正上方的所述公共电荷俘获层的部分比设置在两个相邻存储器晶体管内的所述公共电荷俘获层的部分包括更高的氧和氮浓度。
15.根据权利要求14所述的NVM阵列，其中，所述多个存储器单元包括分栅存储器单元。
16.根据权利要求14所述的NVM阵列，其中，所述多个存储器单元包括单晶体管或双晶体管存储器单元。
17.根据权利要求14所述的NVM阵列，其中，所述多个STI在平行于所述多个存储器单元的沟道长度的方向上延伸。
18.根据权利要求14所述的NVM阵列，其中，设置在每个STI正上方的所述公共电荷俘获层的部分相比于设置在两个相邻存储器晶体管内的所述公共电荷俘获层的部分包括更大的电阻率。
19.一种存储器装置，包括并排设置在衬底上的第一分栅存储器单元和第二分栅存储器单元、以及在所述衬底中设置在所述第一分栅单元和所述第二分栅单元之间的浅沟槽隔离(STI)，其中所述第一分栅单元和所述第二分栅单元共享平面形状的公共电荷俘获层，其中所述公共电荷俘获层的第一部分设置在所述STI正上方，并且所述公共电荷俘获层的第二部分设置在所述第一分栅存储器单元和所述第二分栅存储器单元的沟道正上方，其中所述第一部分和所述第二部分整体形成所述公共电荷俘获层的连续结构，并且其中所述公共电荷俘获层的所述第一部分比所述第二部分包括更高的氮浓度。
20.根据权利要求19所述的存储器装置，其中，所述公共电荷俘获层的所述第一部分包括第一宽度，并且所述STI包括第二宽度，其中所述第二宽度大于所述第一宽度，并且其中所述第一部分基本上被设置在所述STI的第二宽度的垂直投影内，并在所述垂直投影中对齐。
21.根据权利要求19所述的存储器装置，其中：
在所述STI正上方的所述公共电荷俘获层的所述第一部分包括以下第一化学计量：
硅在43-50％的近似浓度范围内，
氧为0％的近似浓度，并且
氮在50-57％的近似浓度范围内；并且
设置在所述第一分栅单元和所述第二分栅单元内的所述公共电荷俘获层的所述第二部分包括以下第二化学计量：
硅在50-55％的近似浓度范围内，
氧为0％的近似浓度，并且
氮在45-50％的近似浓度范围内。
22.根据权利要求19所述的存储器装置，其中，所述公共电荷俘获层的所述第一部分相比于所述第二部分包括更高的电阻率。
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