KR20060085921A - 자기-정렬된 구조적 전하 분리를 갖는 ｎｒｏｍ 플래시메모리 - Google Patents
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Abstract
NROM(Nitride Read Only Memory) 셀은 트랜지스터의 중앙 아래에 위치하지 않는 질화물층을 갖는다. 게이트 절연체층은, 질화물층과 함께, 각각 구조적으로 규정되고 분리된 전하 트래핑 영역을 갖는 2개의 섹션을 포함한다. 전하는 트랜지스터가 동작되는 방향에 응답하여 특정 트래핑 영역에 저장된다. 게이트 절연체의 2개 섹션은 폴리실리콘 게이트 구조의 외부 영역을 중앙 영역으로부터 분리한다.
NROM 플래시 메모리, 소스/드레인 영역, 산화물층, 게이트 절연체층, 게이트 구조
Description
본 발명은 일반적으로 메모리 디바이스에 관한 것으로, 특히 본 발명은 NROM(Nitride Read Only Memory) 플래시 메모리 디바이스에 관한 것이다.
메모리 디바이스는 통상적으로 컴퓨터 또는 기타 전자 장치들의 내부 반도체 집적 회로로서 제공된다. RAM(Random Access Memory), ROM(Read Only Memory), DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 플래시 메모리를 포함하는 다양한 타입의 메모리가 있다.
플래시 메모리 디바이스는 광범위한 전자 애플리케이션들에 대해 불휘발성 메모리의 인기있는 소스로 개발되어 왔다. 플래시 메모리 디바이스는 통상적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 고려하는 하나의 트랜지스터 메모리 셀을 사용한다. 플래시 메모리에 대한 일반적인 용도로는 퍼스널 컴퓨터, PDA(Personal Digital Assistants), 디지털 카메라 및 셀룰러 전화 등이 포함된다. 퍼스널 컴퓨터 시스템용 플래시 메모리 디바이스에는 통상적으로 프로그램 코드 및 BIOS(Basic Input/Output System) 등의 시스템 데이터가 저장된다.
플래시 메모리의 일 타입으로 NROM(Nitride Read Only Memory)이 있다. NROM은 플래시 메모리의 일부 특성들을 갖고 있지만 플래시 메모리에 특수한 제조 프로세스를 요구하지는 않는다. NROM 집적 회로는 표준 CMOS 프로세스를 사용하여 구현될 수 있다.
도 1은 채널 길이 L이 100㎚ 보다 큰 통상적인 종래의 NROM 메모리 셀의 단면도를 도시한다. 이러한 셀은 ONO(Oxide-Nitride-Oxide)층의 상부에 형성되는 제어 게이트(100)를 포함한다. 이 층은 질화물(103)층의 상부에 있고 그 위에는 셀의 여러 상태에 대해 전하가 저장되는 산화물층(101)을 포함한다. 일 실시예에서, 셀은 질화물층(103) 상에 2 비트의 데이터를 저장하기 위한 트래핑 영역(105 및 106)을 갖는다. 질화물층(103)은 기판 위에 있는 또 다른 산화물층(104) 위에 적층된다.
2개의 소스/드레인 영역(109 및 111)이 게이트(100)의 양단에 있다. 소스/드레인 영역(109 및 111)은 2개의 소스/드레인 영역(109/111) 사이의 채널 영역(110)에 의해 접속된다. 소스/드레인 영역(109 또는 111) 각각(즉, 소스 또는 드레인)의 기능은 어느 비트 영역(105 또는 106)이 판독 또는 기입 중인지에 의존한다. 예를 들어, 판독 동작시, 캐리어가 좌측 소스/드레인 영역(111)에 입력되고 우측 영역(109)으로부터 출력되면, 좌측은 소스(111)이고 우측은 드레인(109)이며, 데이터 비트 전하는 비트 영역(106)에 대해 소스단(111)에서의 질화물(103) 상에 저장된다.
IC 제조업자들이 NROM 디바이스의 메모리 밀도를 늘리려고 함에 따라, 채널 길이가 감소된다. 도 2는 100㎚ 미만의 채널 길이를 갖는 종래의 평면형 NROM 디 바이스를 도시한다. 이러한 경우, 채널 길이는 비트 트래핑 영역들(205 및 206)이 중첩될 정도로 짧다. 이러한 중첩은 데이터 판독 및 기입 에러를 초래할 것이다.
상술된 이유로 인해, 또한 본 명세서를 읽고 이해하면 당업자에게 자명하게될 기타 이유로 인해, 당업계에서는 트래핑 영역 중첩이 없고 보다 작은 다중-비트 NROM 디바이스구가 요구된다
<발명의 개요>
트래핑 사이트 중첩에 관한 상술된 문제점들 및 기타 문제점들은 본 발명에 의해 대처되며, 이하 상세한 설명을 읽고 연구하면 이해될 것이다.
본 발명은 NROM(Nitride Read Only Memory) 플래시 메모리 트랜지스터를 포함한다. 이러한 트랜지스터는 제1 및 제2 소스/드레인 영역을 갖는 기판을 포함한다. 기판 상에는 산화물층이 적층된다.
산화물측의 일부에는 게이트 절연체층이 연결된다. 게이트 절연체층은 별도의 제1 및 제2 섹션을 포함한다. 이들 2개의 섹션은 폴리실리콘 게이트 구조의 중앙 섹션에 의해 구조적으로 분리된다. 각 섹션은 별도의 전하를 저장할 수 있다.
게이트 구조의 중앙 섹션은 게이트 절연체층에 의해 게이트 구조의 외부 섹션과 구별된다. 게이트 구조의 상부에 적층된 게이트 절연체의 부분 뿐만 아니라,게이트 구조의 상부는 평탄화되고, 게이트 절연체의 각 섹션의 단부들 뿐만 아니라 게이트 구조의 3개 섹션에 메탈 콘택트가 연결된다.
본 발명의 다른 실시예들은 다양한 범위의 방법들 및 장치들을 포함한다.
도 1은 채널이 100㎚ 보다 큰 종래의 NROM 셀의 단면도이다.
도 2는 채널이 100㎚ 미만인 종래의 NROM 셀의 단면도이다.
도 3은 본 발명의 NROM 셀의 일 실시예의 단면도이다.
도 4는 도 3의 실시예에 따라 본 발명의 궁극적인 전하 분리 및 분포를 나타내는 도면이다.
도 5는 도 3의 실시예에 다른 전하 저장 영역의 상세를 나타내는 단면도이다.
도 6은 본 발명의 NROM 셀 제조에 있어서의 일 단계의 실시예의 단면도이다.
도 7은 본 발명의 NROM 셀 제조의 후속 단계의 일 실시예의 단면도이다.
도 8은 본 발명의 NROM 셀 제조의 후속 단계의 일 실시예의 단면도이다.
도 9는 본 발명의 NROM 셀 제조의 후속 단계의 일 실시예의 단면도이다.
도 10은 본 발명의 NROM 셀 제조의 후속 단계의 일 실시예의 단면도이다.
도 11은 기판 확장 열 전자 주입을 사용하여 본 발명의 NROM 셀을 프로그래밍하는 일 실시예의 단면도이다.
도 12는 본 발명의 전자 시스템의 블럭도이다.
이하 본 발명의 상세한 설명에서는, 본 명세서의 일부를 형성하며 도해에 의해 본 발명이 실시될 수 있는 특정 실시예가 도시되는 첨부 도면들에 대한 참조가 이루어진다. 도면에서, 동일 참조번호는 여러 도면들을 통해 실질적으로 유사한 컴포넌트들을 지칭할 것이다. 이들 실시예는 당업자들이 본 발명을 실시할 수 있 을 정도로 충분히 상세히 개시된다. 본 발명의 범위를 벗어나지 않고도, 기타 실시예들이 활용될 수 있고, 구조적, 논리적, 및 전기적 변경사항들이 이루어질 수 있을 것이다. 따라서, 이하 상세한 설명은 제한적인 의미로 고려되지 말아야 할 것이며, 본 발명의 범위는 첨부되는 특허청구범위 및 그 등가물들에 의해서만 한정된다.
도 3은 본 발명의 NROM 셀의 일 실시예의 단면도를 나타낸다. 이 셀은 이하 도 5를 참조하여 보다 상세하게 논의될 2개의 전하 저장 영역(301 및 302)을 포함한다. 본 실시예에서, 질화물층은 종래 기술에서와 같이 트랜지스터 채널의 중심 아래에 놓이지 않는다.
셀은 중앙 섹션(315) 및 2개의 외부 섹션(313 및 314)을 포함하는 폴리실리콘 게이트 구조(313-315)를 갖는다. 게이트 구조(315)의 중앙 섹션의 양측에는 게이트 절연체가 형성되어, 중앙 섹션(315)을 2개의 외부 섹션(313 및 314)과 분리한다. 게이트 구조(313-315)의 3개 섹션 모두 위에는 제어 게이트 메탈 콘택트(312)가 형성된다.
중앙 게이트 섹션(315)은 산화물 절연체(320)만을 갖고, NROM 디바이스에 주입된 전자들을 트래핑하지 않는다. 일 실시예에서, 게이트 절연체는 질화물층(305 및 306)에서 전하 트래핑이 달성되는 ONO(Oxide-Nitride-Oxide) 구성을 포함하는 합성 절연체이다. 일 실시예에서, 상부 산화물층(301 및 302)은 각각 산화물 충전(303 및 304)의 일부이다.
대안적인 실시예는 도시된 ONO 구조 이외의 기타 절연체 구조를 사용한다. 이들 구조는 산화물-질화물-알루미늄 산화물 합성층, 산화물-알루미늄 산화물-산화물 합성층, 산화물, 실리콘 옥시카바이드(oxycarbide)-산화물 합성층 뿐만 아니라 기타 합성층을 포함한다.
또 다른 대안적인 실시예에서, 게이트 절연체는 습식 산화에 의해 형성되고 어닐링 처리되지 않은 정상 실리콘 산화물보다 두꺼운 것, 나노입자의 실리콘을 포함하는 실리콘이 풍부한 산화물, 합성층이 아닌 실리콘 산화질화물층, 합성층이 아닌 실리콘이 풍부한 알루미늄 산화물 절연체, 나노입자의 실리콘 카바이드를 포함하는 실리콘 산화물 절연체를 포함할 수 있고, 이외에도 Si, N, Al, Ti, Ta, Hf, Zr 및 La 등 통상 사용되는 2 이상의 절연체 재료의 게이트 절연체들의 다른 비-화학량론적(non-stoichiometric) 단층을 포함한다.
도 3의 실시예는 또한 2개의 소스/드레인 영역(310 및 311)을 포함한다. 도시된 실시예에서, 이들 영역은 n+ 타입 반도체 재료인 반면, 기판은 p+ 타입 반도체 재료이다. 대안적인 실시예에서, 소스/드레인 영역은 p+ 타입 반도체 재료를 사용하는 반면 기판은 n+이다.
소스/드레인 영역(310 또는 311)의 기능은 어느 비트 영역(301 또는 302)이 판독 또는 기입중인지에 의존한다. 예를 들어, 판독 동작시, 캐리어가 좌측 소스/드레인 영역(311)에 입력되고 우측 영역(310)으로부터 출력되면, 좌측은 소스(311)이고 우측은 드레인(310)이며, 데이터 비트 전하는 비트 영역(302)에서 소스단(311)에서의 질화물층(306) 상에 저장된다.
도 4는 본 발명의 NROM 셀의 도 3 실시예와 관련하여 전하 분리 및 분포 도 면의 일 실시예를 나타낸다. 본 도면은 수직 방향에 전하 저장 밀도를 나타내고 수평 방향에 셀을 따르는 거리를 나타낸다. 도 3의 소스/드레인 영역 사이의 채널의 길이는 L로서 표시된다.
NROM 셀에 저장된 2개의 전하(401 및 402)가 도 3의 전하 저장 영역(301 및 302) 에 일치하는 것으로서 전하 분리 및 분포 도면에 표시된다. 본 도면은 또한 셀의 중앙에 전하가 존재하지 않는다는 것(405)을 나타낸다.
도 5는 도 3의 실시예의 전하 저장 영역(302)의 보다 상세한 단면도를 나타낸다. 본 도면은 도 3의 NROM 셀의 좌측에 도시된 바와 같은 산화물(304)-질화물(306)-산화물(320) 합성 절연체를 명확히 보여주고 있다. 소스/드레인 영역(311) 뿐만 아니라 전하 저장 영역(302) 및 폴리실리콘 게이트 구조(313)의 일부도 도시된다.
상술된 실시예들은 실질적으로 수평인 게이트 절연체층의 양측의 일 섹션 및 실질적으로 수직이고 게이트 구조를 통해 상향 연장하는 양측의 제2 섹션을 도시하고 있다. 그러나, 본 발명은 실질적으로 수평인 섹션과 실질적으로 수직인 섹션 사이의 임의의 하나의 각도로 제한되는 것은 아니다. 환언하면, "수평(horzontal)" 및 "수직(vertical)" 섹션은 수평 및 수직이 아니어도 좋다. 게이트 절연체층의 양측이 상호 대칭이어야 하는 제한이 있는 것도 아니다.
도 6은 도 3의 NROM 셀의 제조에 있어서의 일 단계에 대한 일 실시예의 단면도이다. 기판(600) 위에 보다 두꺼운 게이트 산화물(601)이 성장된다. 폴리실리콘 게이트 전극(610)은 또한 당업계에 잘 알려진 종래의 기술들을 사용하여 규정된 다.
그리고, 게이트 산화물(601)은 에칭 프로세스에 의해 폴리실리콘 게이트 영역 외부의 영역(602 및 603)에서 제거된다. 그 후, 산화물은 새로운 원하는 두께로 재성장될 수 있다.
도 7은 폴리실리콘 게이트 전극 외부의 재성장된 산화물 영역(720 및 721)을 나타낸다. 그리고, 본 구조는 이미 설명된 바와 같이 질화물 또는 기타 절연체 등의 합성 절연체(701 및 703)로 피복된다.
도 8은 도 7의 합성 절연체의 상부에 폴리실리콘층(801)이 적층된 NROM 셀의 단면도이다. 그리고, 이러한 제2의 폴리실리콘층(801)은 방향성 에칭되어 도 9에 도시된 바와 같이 측벽(901 및 902)만을 남기게 된다. 이는 폴리실리콘 게이트 아래와 측벽(901 및 902)을 따라서 합성 게이트 절연체(905)를 갖는 구조를 제공한다. 단일 게이트 산화물(910)은 중앙 폴리실리콘 게이트 영역(903) 아래에 있다.
도 10은 산화물 충전재(1001 및 1002)가 적층된 NROM 셀을 도시한다. 이러한 구조의 상부는 CMP(Chemical Mechanical Polishing)에 의해 평탄화된다. 이는 중앙 폴리실리콘 게이트의 상부(1005)로부터 절연체를 제거한다. 폴리실리콘에 선택적으로 고착되는 패터닝된 금속 콘택트가 게이트 구조(1006-1008) 상부에 적층된다. 전기적 게이트는 3개의 게이트 영역(1006-1008) 모두에 대한 콘택트를 제공한다.
일 실시예에서, 본 발명의 NROM 플래시 메모리 셀은 기판/p-웰에 대해 양(positive)의 게이트 전압으로 종래의 터널 주입에 의해 동작한다. 다른 실시예 에서는, 프로그래밍을 위해 채널 HEI(Hot Electron Injection)가 사용될 수 있다. 이러한 실시예는 기판/p-웰에 대해 종래의 양의 게이트 전압을 사용한다. 터널링은 소거 동작을 위해 사용될 수 있다.
HEI를 사용하여, 본 발명의 NROM 디바이스는 종래의 NROM 디바이스에서와 같이 2개의 비트 저장을 제공한다. 전하는 드레인 근처에 저장되고, 디바이스는 역방향으로 판독된다. 채널의 어느 한쪽 단이 드레인으로서 사용될 수 있고, 전하는 n+ 영역의 표면 근처의 채널의 양단 모두에 저장된다.
도 11은 NROM 플래시 메모리 셀을 프로그래밍하기 위한 실시예를 나타낸다. 본 실시예에서는, p-타입 기판(110)에 음(nergative)의 기판 바이어스(VSUB)가 인가된다. 이러한 바이어스는 소스/드레인 영역(1101 또는 1102) 근처에 표면 옆측(lateral) 필드를 증가시키고(셀이 어느 방향으로 동작되는가에 의존함), 이에 따라 핫(hot) 전자들의 수를 증가시킨다. 이러한 SHEH(Substrate Enhanced Hot Electron) 주입 실시예는 프로그래밍 동작들 동안 보다 낮은 드레인 전압을 요구한다. 일 실시예에서, 음의 기판 바이어스는 0V 내지 -3V의 범위에 있다. 대안적인 실시예들은 다른 전압 범위를 사용할 수 있다.
당업계에 잘 알려진 바와 같이, 제1 소스/드레인 영역(1101)에 드레인 전압을 인가하고, 제2 소스/드레인 영역(1102)을 접지시키는 것은 드레인 영역(1101)에 가장 가까운 전하 저장 영역(1105)의 게이트 절연체로의 핫(hot) 전자 주입을 생성시킨다. 제2 전하 저장 영역(1106)은 소스/드레인 영역(1101 및 1102)에 역방향으 로 동일한 바이어싱을 수행하는 것에 의해 프로그래밍된다.
소거 동작을 위해서는, SEBBHH(Substrate Enhanced Band-to-Band tunneling induced Hot Hole injection)가 사용될 수 있다. SEBBHH 및 SEHE는 모두 당업계에 잘 알려진 것으로 더 이상 논의되지 않는다.
도 12는 본 발명의 NAND 플래시 메모리를 통합시킬 수 있는 메모리 디바이스의 기능 블럭도를 도시한다. 메모리 디바이스(1200)는 프로세서(1210)에 연결된다. 프로세서(1210)는 마이크로프로세서 또는 기타 타입의 제어 회로일 수 있다. 메모리 디바이스(1200) 및 프로세서(1210)는 전자 시스템(1220)의 일부를 형성한다. 메모리 디바이스(1200)는 본 발명의 이해에 도움이 될 수 있는 메모리의 특징에 촛점을 두어 간략하게 도시되었다.
메모리 디바이스는 NROM 플래시 메모리 셀(1230)의 어레이를 포함한다. 일 실시예에서, 메모리 셀은 NROM 플래시 메모리 셀이고, 메모리 어레이(1230)는 로우 및 컬럼의 뱅크로 배열된다. 메모리 셀의 각 로우의 제어 게이트는 워드라인으로 연결되는 한편, 메모리 셀의 드레인 및 소스 접속은 비트라인으로 연결된다. 당업계에 잘 알려진 바와 같이, 셀을 비트라인에 접속시키는 것은 어레이가 NAND 아키텍쳐인지 또는 NOR 아키텍쳐인지 여부에 의존한다.
어드레스 버퍼 회로(1240)는 어드레스 입력 접속 A0-Ax(1242) 상에 제공되는 어드레스 신호를 래치하기 위해 제공된다. 메모리 어레이(1230)를 액세스하기 위해 어드레스 신호는 로우 디코더(1244) 및 컬럼 디코더(1246)에 의해 수신되고 디코드된다. 당업자들에게는, 본 발명의 이점과 함께, 어드레스 입력 접속의 갯수는 메모리 어레이(1230)의 밀도 및 아키텍쳐에 의존한다는 점이 이해될 것이다. 즉, 어드레스의 갯수는 메모리 셀 카운트 및 뱅크와 블럭 카운트가 증가하면 증가한다.
메모리 디바이스(1200)는 감지/버퍼 회로(1250)를 사용하여 메모리 어레이 컬럼에서의 전압 또는 전류 변화를 감지하는 것에 의해 메모리 어레이(1230)의 데이터를 판독한다. 감지/버퍼 회로는, 일 실시예에서, 메모리 어레이(1230)로부터의 데이터의 로우를 판독하고 래치하도록 연결된다. 복수의 데이터 접속(1262)을 통해 제어기(120)와 쌍방향 데이터 통신을 하기 위해서 데이터 입력 및 출력 버퍼 회로(1260)가 포함된다. 메모리 어레이에 데이터를 기입하기 위해 기입 회로(1255)가 제공된다.
제어 회로(1270)는 프로세서(1210)로부터 제어 접속(1272) 상에 제공되는 신호를 디코드한다. 이들 신호는 데이터 판독, 데이터 기입 및 소거 동작을 포함하는 메모리 어레이(1230) 상에서의 동작을 제어하는데 사용된다. 제어 회로(1270)는 상태 머신, 시퀀서, 또는 기타 다른 타입의 제어기일 수 있다.
본 발명의 NROM 메모리 셀은 CMOS 호환형 프로세스를 사용하기 때문에, 도 12의 메모리 디바이스(1200)는 CMOS 프로세스와 함께 구현된 디바이스일 수 있다.
도 12에 도시된 플래시 메모리 디바이스는 메모리의 특징들을 기본적으로 이해할 수 있도록 간략하게 도시되었다. 플래시 메모리의 내부 회로 및 기능에 대한 보다 상세한 이해는 당업자들에게 잘 알려져 있다.
<결론>
요약하면, 본 발명의 NROM 플래시 메모리 트랜지스터는 비트 영역이 중첩하 지 않고도 보다 소형인 셀들이 제조될 수 있게 하는 자기-정렬된 구조적 전하 분리를 제공한다. 이러한 셀은 높은 메모리 밀도 이외에도 낮은 초기 임계 전, 빠른 동작 및 낮은 전력 소비를 제공한다. NROM 셀은 NOR-타입 메모리 어레이, NAND-타입 메모리 어레이 또는 기타 메모리 어레이 아키텍쳐에 사용될 수 있다.
본 명세서에 특정 실시예들이 도시되고 개시되었지만, 당업자라면 동일한 목적을 달성하기 위해 산출되는 임의의 구성이 도시된 특정 실시예들에 대해 대체될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 다양한 적용이 당업자들에게는 자명할 것이다. 따라서, 본원은 본 발명의 임의의 적용 또는 변형들을 커버할 수 있는 것으로서 고려된다. 본 발명은 이하 특허청구범위 및 그 등가물에 의해서만 제한되어야 할 것이다.
Claims (25)
- NROM 플래시 메모리 트랜지스터에 있어서,제1 및 제2 소스/드레인 영역을 포함하는 기판;상기 기판 상의 산화물층;상기 산화물층의 일부에 연결되고, 제1 섹션 및 이와 구분되는 제2 섹션을 포함하는 게이트 절연체층; 및복수의 섹션, 상기 산화물층에 연결되는 중앙 섹션 및 상기 게이트 절연체층에 연결되는 제1 및 제2 외부 섹션들을 포함하며, 상기 게이트 절연체층이 상기 제1 및 제2 외부 섹션들로부터 상기 중앙 섹션들을 분리하는 게이트 구조를 포함하는 트랜지스터.
- 제1항에 있어서,상기 게이트 절연체층은 합성 산화물-질화물-산화물층을 포함하는 트랜지스터.
- 제1항에 있어서,상기 게이트 절연체층은, 산화물-질화물-알루미늄 산화물 합성층, 산화물-알루미늄 산화물-산화물 합성층, 또는 산화물-실리콘 옥시카바이드(oxycarbide)-산화물 합성층 중 어느 하나를 포함하는 합성층인 트랜지스터.
- 제1항에 있어서,상기 게이트 절연체층은 습식 산화에 의해 형성되고 어닐링 처리되지 않은 실리콘 산화물, 실리콘 나노입자를 포함하는 실리콘이 풍부한 산화물, 실리콘 산화질화물층, 실리콘이 풍부한 알루미늄 산화물 절연체, 실리콘 옥시카바이드 절연체, 또는 실리콘 탄화물 나노입자를 포함하는 실리콘 산화물 절연체 중 어느 하나를 포함하는 비-합성층인 트랜지스터.
- 제1항에 있어서,상기 게이트 절연체는, 실리콘, 질소, 알루미늄, 티타늄, 탄탈륨, 하프늄, 란타늄 또는 지르코늄 중 2개 이상의 비-화학량론적(non-stoichiometric) 단층을 포함하는 트랜지스터.
- 제1항에 있어서,상기 게이트 절연체층의 제1 섹션에 제1 전하가 저장되고, 상기 게이트 절연체층의 제2 섹션에 제2 전하가 저장되는 트랜지스터.
- 제1항에 있어서,상기 제1 및 제2 게이트 절연체 섹션의 일부 및 상기 게이트 구조의 상기 제1 및 제2 외부 섹션에 연결되는 산화물 충전층을 더 포함하는 트랜지스터.
- 제1항에 있어서,상기 게이트 구조의 상기 복수의 섹션에 연결되는 금속 콘택트를 더 포함하는 트랜지스터.
- 제1항에 있어서,상기 기판은 p+ 재료이고, 상기 제1 및 제2 소스/드레인 영역은 n+ 재료인 트랜지스터.
- NROM 플래시 메모리 트랜지스터에 있어서,그들 사이에 채널이 형성되도록 횡방향으로 위치되는 제1 및 제2 소스/드레인 영역을 포함하는 기판;상기 제1 및 제2 소스/드레인 영역 및 상기 채널 영역 위에 상기 기판 상의 산화물층;제1 섹션 및 이와는 별도의 제2 섹션을 포함하는 게이트 절연체층- 상기 제1 섹션 및 제2 섹션의 실질적으로 수평인 부분은 상기 산화물층의 영역들을 분리하도록 연결됨 -; 및중앙 섹션과 제1 및 제2 외부 섹션을 포함하는 게이트 구조- 상기 중앙 섹션은 상기 산화물층에 연결되며 상기 제1 및 제2 절연체 섹션들을 분리하고, 상기 제1 및 제2 외부 섹션은 상기 게이트 절연체 부분에 의해 상기 중앙 섹션으로부터 각 각 분리됨 -를 포함하는 트랜지스터.
- 제10항에 있어서,상기 기판은 핫(hot) 전자 주입을 강화하는 음(negative)의 바이어스에 연결되는 트랜지스터.
- 제10항에 있어서,상기 게이트 구조는 폴리실리콘 재료를 포함하는 트랜지스터.
- 제10항에 있어서, 상기 게이트 구조의 제1 및 제2 외부 섹션, 및 상기 게이트 구조 내에 있지 않는 상기 게이트 절연체층의 부분에 연결되는 산화물 재료를 더 포함하는 트랜지스터.
- NROM 플래시 메모리 트랜지스터에 있어서,그 사이에 채널 영역이 형성되도록 횡방향으로 배치되는 제1 및 제2 소스/드레인 영역을 포함하는 기판;상기 제1 및 제2 소스/드레인 영역과 상기 채널 영역 위에 상기 기판 상의 산화물층;제1 섹션 및 이와는 별도의 제2 섹션, 상기 산화물층의 영역들을 분리하도록 연결되는 상기 각 섹션의 실질적 수평 부분, 상기 제1 및 제2 섹션 각각에 전하를 저장하기 위한 질화물층을 갖는 합성 게이트 절연체층;중앙 섹션과 제1 및 제2 외부 섹션을 포함하는 폴리실리콘 게이트 구조- 상기 중앙 섹션은 상기 산화물층에 연결되고 상기 게이트 절연체층의 실질적으로 수직인 부분에 의해서 상기 제1 및 제2 외부 섹션들로부터 분리됨 -; 및상기 게이트 구조의 상기 외부 및 중앙 섹션과, 상기 게이트 절연체의 실질적으로 수직인 부분 각각에 연결되는 게이트 금속 콘택트를 포함하는 트랜지스터.
- 제14항에 있어서,상기 합성 게이트 절연체 및 상기 게이트 구조의 외부 섹션에 적층되는 산화물 재료를 더 포함하는 트랜지스터.
- 제14항에 있어서,상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역이 상기 트랜지스터의 동작 방향에 응답하여 소스 영역으로서 기능하도록 동작되는 트랜지스터.
- NROM 플래시 메모리 셀을 제조하는 방법에 있어서,기판을 도핑하여 상기 기판 상에 횡방향으로 배치되고 채널 영역에 의해 분리되는 제1 및 제2 소스/드레인 영역을 형성하는 단계;상기 제1 및 제2 소스/드레인 영역 및 상기 채널 영역을 포함하는 상기 기판 위에 산화물층을 적층하는 단계;상기 채널 영역 위의 상기 산화물층 상에 폴리실리콘 중앙 게이트 영역을 형성하는 단계;상기 산화물층 위에 게이트 절연체층을 적층하는 단계;상기 게이트 절연체층 위에 폴리실리콘층을 적층하는 단계;상기 폴리실리콘층으로부터 2개의 외부 게이트 영역이 남도록 상기 폴리실리콘층을 에칭하여, 중앙 게이트 영역 및 상기 게이트 절연체층에 의해 상기 중앙 게이트 영역으로부터 분리되는 2개의 외부 게이트 영역을 형성하는 단계;상기 게이트 절연체가 상기 게이트 구조의 상부로부터 제거되도록 상기 게이트 구조의 상부를 평탄화하는 단계; 및상기 게이트 구조의 각 영역 및 상기 게이트 절연체층의 나머지 단부에 연결되는 콘택트를 상기 게이트 구조 위에 형성하는 단계를 포함하는 방법.
- 제17항에 있어서,상기 게이트 절연체를 적층하기 이전에, 상기 중앙 게이트 영역의 어느 한 쪽 상의 채널 영역 실리콘이 실질적으로 노출되도록 상기 산화물층을 에칭하는 단계를 더 포함하는 방법.
- 제17항에 있어서,상기 평탄화 단계는 화학 기계적 연마를 포함하는 방법.
- NROM 플래시 메모리 어레이에 있어서,로우 및 컬럼으로 배열되는 복수의 NROM 플래시 메모리 셀;- 상기 셀 각각은,제1 및 제2 소스/드레인 영역을 포함하는 기판;상기 기판 상의 산화물층;상기 산화물층의 일부에 연결되고, 제1 섹션 및 이와는 별도의 제2 섹션을 포함하는 게이트 절연체층; 및복수의 섹션, 상기 산화물층에 연결되는 중앙 섹션 및 상기 게이트 절연체층에 각각 결합되는 제1 및 제2 외부 섹션- 상기 게이트 절연체가 상기 중앙 섹션을 제1 및 제2 외부 섹션으로부터 분리함 -을 포함하는 게이트 구조를 포함함 -,각각 셀의 로우의 게이트 구조를 연결하는 복수의 워드라인; 및상기 셀의 컬럼을 연결하는 복수의 비트라인을 포함하는 메모리 어레이.
- 제20항에 있어서,상기 복수의 NROM 플래시 메모리 셀은 NAND 플래시 메모리 아키텍쳐로 배열되는 메모리 어레이.
- 제20항에 있어서,상기 복수의 NROM 플래시 메모리 셀은 NOR 플래시 메모리 아키텍쳐로 배열되는 메모리 어레이.
- 전자 시스템에 있어서,상기 시스템에 대한 제어 신호를 생성하는 프로세서;상기 프로세서에 연결되고 상기 제어 신호에 응답하여 동작하는 NROM 플래시 메모리 어레이;- 상기 어레이는,로우 및 컬럼으로 배열된 복수의 NROM 플래시 메모리 셀을 포함하고,상기 셀 각각은,제1 및 제2 소스/드레인 영역을 포함하는 기판;상기 기판 상의 산화물층;상기 산화물층의 일부에 연결되고, 제1 섹션 및 이와는 별도의 제2 섹션을 포함하는 게이트 절연체층; 및복수의 섹션, 상기 산화물층에 연결되는 중앙 섹션, 및 제1 및 제2 외부 섹션- 상기 게이트 절연가 상기 중앙 섹션을 상기 제1 및 제2 외부 섹션으로부터 분리함 -을 포함하는 게이트 구조를 포함함 -각각 셀의 로우의 게이트 구조를 연결하는 복수의 워드라인; 및상기 셀의 컬럼을 연결하는 복수의 비트라인을 포함하는 전자 시스템.
- 기판, 2개의 구조적으로 분리된 전하 트래핑 영역, 및 2개의 소스/드레인 영역을 갖는 NROM 플래시 메모리 셀을 프로그래밍하는 방법으로서,프로그램될 상기 전하 트래핑 영역에 응답하여 상기 2개의 소스/드레인 영역을 바이어스하는 단계;상기 메모리 셀의 게이트에 게이트 전압을 인가하는 단계; 및상기 메모리 셀의 기판에 음의 전압을 인가하며, 상기 게이트 절연체에 기판 강화된 핫 전자 주입을 생성하도록 상기 소스/드레인 영역을 바이어스하고 상기 메모리 셀에 상기 게이트 전압 및 음의 기판 전압을 인가하여, 상기 게이트 절연체에서 제1 구조적으로 분리된 전하 트래핑 영역으로 전하를 프로그래밍하는 단계를 포함하는 방법.
- 제24항에 있어서,상기 제1 전하 트래핑 영역에 가장 가까운 소스/드레인 영역이 나머지 소스/드레인 영역보다 큰 전압으로 인가될 때 상기 제1 구조적으로 분리된 전하 트래핑 영역이 프로그래밍되는 방법.
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