CN1816913A - 非易失性半导体存储器 - Google Patents

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Abstract

本发明包括在诸如闪存存储器器件之类非易失性存储器器件中使用的浮栅晶体管结构。在一个实施例中，系统包括CPU和包括具有存储器单元的阵列的存储器器件，所述存储器单元具有柱状结构和插在结构之间接近结构中之一的浮栅结构。在另一个实施例中，存储器器件10包括具有相邻FET的存储器单元的阵列，所述FET具有源/漏极区和公共浮栅结构，所述浮栅结构与一个FET的源/漏极区隔开第一距离，与另一个FET的源/漏极区隔开第二距离。在另一个实施例中，通过把柱状结构放置在衬底上和在结构之间接近结构中之一处插入浮栅结构而形成存储器器件。

Description

非易失性半导体存储器
技术领域
本发明一般涉及半导体存储器器件，尤其涉及在诸如闪存存储器器件之类非易失性半导体存储器器件中使用的浮栅晶体管结构。
背景技术
闪存存储器器件是高密度的非易失性存储器器件，这种器件具有低功耗、快访问时间和低成本。因此闪存存储器器件能满意地用于多种便携式电子装置，这些电子装置要求高密度的存储器，但是由于这些装置的高功耗或额外重量而不能支持盘驱动器或其它大容量存储装置。闪存存储的一个另外的优点是它提供在线可编程性。因此在器件驻留在电子装置的电路板上的同时，可以在软件控制下对闪存存储器器件进行再编程。
图1是根据现有技术的闪存存储器单元10。闪存存储器单元10具有金属氧化物半导体(MOS)结构，该结构包括衬底12、一对源/漏区14、在MOS沟道区16上的浮栅18以及在浮栅18上的控制栅20。氧化物结构22把浮栅18与沟道区16分隔开，还把浮栅18与控制栅20分隔开。对于所示的器件，衬底12中掺杂了P型杂质，而源/漏区14中掺杂了N型杂质。
通过把足够的正栅极电压VCG和正漏极电压VD施加于器件10，同时保持源极电压VS为零或地电位，可以对存储器单元10进行编程。当电荷从源/漏区14移动到浮栅18时，器件10达到逻辑状态“0”。另一方面，如果在浮栅18处存在较少电荷或没有电荷，则把对应于“1”的逻辑状态存储在器件10上。
把预定量值的正电压VCG施加于控制栅18，同时保持VD为正，来读出器件10的状态。如果施加于控制栅18的电压足以使器件10导通，则可以通过其它外部电路检测到的电流从一个源/漏区14流到另一个源/漏区14，因此表示逻辑状态“1”。相应地，如果浮栅18处存在足够的电荷来阻止器件10导通，则读出逻辑状态“0”。通过把正源极电压VS施加于源/漏区14同时保持VCG为负电位，可以擦除器件10的逻辑状态。器件10达到逻辑状态“1”跟随了一个擦除周期。
虽然上述闪存存储器单元10对于在存储器器件中存储逻辑状态是极有效的，但是已观察到，存储器单元10的编程效率随所积累的编程/擦除循环的次数的增加而降低。结果，在编程/擦除循环的次数超过极限值之后，存储单元10会失效，该极限值的术语为存储单元10的疲劳极限。虽然在只对存储单元10编程一次的情况中疲劳极限是相当不重要的，但是在对器件10进行擦除和再编程无数次的情况中，疲劳极限是必须考虑的。相信编程效率的降低是由于热电子引起的，在编程周期期间，这些热电子变成截留在分隔浮栅18和衬底12的相当薄的氧化物层中，这永久性地破坏了氧化物层。此外，在擦除周期期间产生极强的电场强度，这使具有相当低的动量的空穴变成截留在分隔浮栅18和衬底12的氧化物层中。当存储单元10经受重复的编程/擦除循环时，在氧化物层中积累所截留的空穴，因此导致读出期间施加的电场降低。
在图2-4中示出闪存存储器单元10的降低的定性影响。图2对非循环闪存存储器单元10的性能和已经经受相当多次数的擦除和编程循环之后的存储单元10的性能进行比较。如在图2中所示，对于可比较的固定控制栅极电压VCG，经循环的存储单元10的源/漏极电流IDS比从非循环存储单元10得到的源/漏极电流要大大地减少。结果，由于在经循环的存储单元10中的源/漏极电流的降低，对在读出周期期间的逻辑状态的确定有负面影响。图3进一步示出这种影响，其中观察到存储单元10的源/漏极电流IDS随存储单元10上循环次数的积累而稳步地减少。图3还示出存储单元10的疲劳极限可能发生在约105和106次循环之间。
图4示出编程/擦除循环次数增加时存储单元10的门限电压VT的变化。定义门限电压VT为在读出周期期间使存储单元10导通所需要的最小电压。在图4中，VT，1对应于当对存储单元10的浮栅充电时(表示逻辑状态“0”)使存储单元10导通所需要的门限值，而VT，2对应于当不对存储单元10的浮栅充电时使存储单元10导通所需要的门限值。因此VT，1和VT，2值之间的差值定义门限电压“窗口”，如在图4中所示。当存储单元10经受循环时，“窗口”逐渐变小，以致存储在存储单元10中的两个逻辑状态之间变得更难于区分。
对于上述疲劳极限问题的一个现有技术解决方案是一种闪存存储器单元，该闪存存储器单元具有对源极位置不对称的浮栅，控制栅在浮栅上面，而且还直接在存储单元的沟道区上面，如在P.Pavan等人的题为“Flash Memories-AnOverview”(IEEE Proceedings，85卷，8期，1248-1271页，1997年)的论文中所详细地揭示。由于编程和擦除功能发生在邻近源极的一部分沟道区中，所以对于栅极氧化物的破坏限制在只不过一部分沟道区中。虽然上述闪存存储器单元配置得到一些疲劳极限的提高，但是浮栅上面的氧化物层的破坏明显地变得过量，以致不再可能长久地读出存储在存储单元中的逻辑状态。
另一种现有技术闪存存储器单元包括N-区围绕的源极区，以进一步保护存储单元的源极结使之不受擦除存储单元时发生的大的电场强度的影响。在这种配置中的一个重大的缺点是不能交换源区和漏区来扩大存储单元的耐久性。此外，不对称配置增加了闪存存储器器件的制造总成本。
因此，在本技术领域中需要具有增强疲劳极限的闪存存储器器件。
发明内容
本发明针对系统、设备和方法，用于形成在诸如闪存存储器器件之类非易失性半导体存储器器件中使用的浮栅晶体管结构。在一个方面，系统可以包括中央处理单元(CPU)，以及耦合到处理器的存储器器件，该器件包括具有存储器单元的阵列，每个存储单元包括第一柱状结构和隔开的第二柱状结构，具有插在第一柱状结构和第二柱状结构之间并且与第一和第二结构隔开的浮栅结构。在另一个方面，存储器器件包括具有第一和第二相邻场效应晶体管(FET)的存储器单元的阵列，所述场效应晶体管具有各自的源/漏极区和共同的浮栅结构，该共同的浮栅结构与第一FET的源/漏极区隔开第一距离，并且与第二FET的源/漏极区隔开第二距离。在本发明的再一个方面，形成具有多个互连的存储器单元的存储器器件的一种方法包括在衬底上放置第一柱状结构，在衬底上放置与第一柱状结构隔开的第二柱状结构，在第一结构和第二结构之间形成栅极结构；以及把浮栅结构插在第一结构和栅极结构之间以及第二结构和栅极结构之间，浮栅结构的位置接近第一结构和第二结构中所选择的一个。
附图说明
图1是根据现有技术的闪存存储器单元的截面图。
图2是循环的和非循环的闪存存储器单元的源/漏极电流性能的定性比较的曲线图。
图3是曲线图，定性地说明源/漏极电流性能随闪存存储器单元循环次数的增加而降低。
图4是曲线图，定性地说明闪存存储器单元的电压门限窗口随循环次数的增加而变窄。
图5是根据本发明一个实施例的计算机系统100的方框图。
图6是根据本发明另一个实施例的存储器器件的方框图。
图7是根据本发明一个实施例的存储器单元阵列的部分示意图。
图8是根据本发明一个实施例的一部分存储器单元阵列的部分等距轴图。
图9是根据本发明一个实施例的存储器阵列的部分截面图。
图10是根据本发明一个实施例的存储器阵列的部分平面图。
图11是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图12是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图13是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图14是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图15是部分平面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图16是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
图17是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的一个步骤。
具体实施方式
本发明一般针对半导体存储器器件，尤其涉及在诸如闪存存储器器件之类非易失性半导体存储器器件中使用的浮栅晶体管结构。在下述说明中阐明本发明的某些实施例的许多特殊细节，并且在图5-17中提供对这些实施例的透彻的理解。然而，熟悉本技术领域的人员会理解，没有下面说明中描述的数个细节也可能实现本发明。此外，在下面的说明中，可以理解，不把与各个实施例有关的附图解释为传达任何特定的或相关的物理尺寸。而是要理解，如果陈述与实施例有关的特定的或相关的尺寸，也不认为是限制，除非在权利要求书中另行表达。
图5示出计算机系统100的一个实施例，该计算机系统可以使用图6-17的存储器器件或根据本发明的存储器器件的某些其它实施例。计算机系统100包括处理器102，它执行各种计算功能，诸如执行特定的软件来进行特定的计算或任务。处理器102包括处理器总线104，它通常包括地址总线、控制总线以及数据总线。把处理器总线104耦合到存储器控制器106，它依次耦合到许多其它部件。处理器102一般还通过处理器总线104耦合到通常是静态随机存取存储器(“SRAM”)器件的高速缓冲存储器107。
存储器控制器106通过地址总线110和控制总线112以同步随机存取存储器(“SDRAM”)器件108的方式耦合到系统存储器。SDRAM器件108的外部数据总线113，或直接或通过存储器控制器106耦合到处理器102的数据总线。
还把存储器控制器106耦合到诸如键盘或鼠标等一个或多个输入设备，114，以允许操作者与计算机系统100相互连系。一般，计算机系统100还包括通过存储器控制器106耦合到处理器102的一个或多个输出设备116，这些输出设备一般是打印机或视频终端。一般还通过存储器控制器106把一个或多个数据存储器件118耦合到处理器102，以从外部存储媒体(未示出)存储数据或检索数据。典型的存储器件118的例子包括硬盘和软盘，盒式磁带和只读光盘存储器(CD-ROM)。最终，把存储器控制器106耦合到基本输入-输出(“BIOS”)存储器(“ROM”)器件120，该器件用于存储处理器102在加电时执行的BIOS程序。在已经把BIOS程序从BIOS ROM器件120传送到SDRAM器件108而屏蔽(shadow)BIOS程序之后，处理器102可以直接从BIOS ROM器件120或从SDRAM器件108执行处理器102。BIOS ROM器件120最好是根据本发明(诸如在图6-17的存储器器件中示出的本发明的实施例)的非易失性存储器器件。还可以在计算机系统100中使用根据本发明的存储器器件作为其它功能。
图6是根据本发明的一个实施例的存储器器件200的方框图，它可以包括图5中示出的存储器108的至少一部分。存储器器件200包括存储器单元阵列210，存储器单元阵列210包括由将在下面更详细地描述的浮栅FET晶体管器件组成的存储器单元。存储器器件200还包括x-栅极译码器230，它提供多根栅极线XG1、XG2…XGN，用于对存储器单元阵列210中的存储单元进行寻址。y-源/漏极译码器240提供多根源/漏极线YD1、YD2…YDN，用于访问阵列210中浮栅FET晶体管存储单元的第一源/漏极区。x-源/漏极译码器250相似地提供多根数据线XS1、XS2…XSN，用于访问该存储器阵列210中浮栅FET晶体管存储单元的第二源/漏极区。x-源/漏极译码器250还可以包括传感放大器和输入/输出(I/0)器件，用于从存储器单元阵列210读出、写入或擦除数据。存储器器件200进一步包括地址缓冲器220，它从地址总线140接收地址信号A0…AN(如在图5中所示)。地址缓冲器220耦合到x-栅极译码器230、y-源/漏极译码器240和x-源/漏极译码器250，以控制存储器单元阵列210中存储器单元上的读出、写入和擦除操作。
图7是部分示意图，说明如在图6中所示的存储器单元阵列210的一个实施例。存储器单元阵列210包括配置实质上相似的、多个相邻的和互连的存储器单元300，它们在第一方向上沿从存储单元300AA到存储单元300AN的阵列210的一个行延伸。阵列还在第二方向上延伸到行300NA，进一步在第一方向上延伸到存储单元300NN。存储器单元300AA到300NN的每一个包括一对场效应晶体管(FET)310，这些场效应晶体管具有控制FET310中源极区和漏极区之间导电的电绝缘的浮栅。在该单元300AA到300NN的每一个中的FET 310共享诸如XG1、XG2…XGN等公共栅极，并且在柱状结构中形成，将如下面更详细地描述。
图8是部分等轴图，表示图7的存储器单元阵列210的一部分。为了说明清楚起见，只示出阵列210的存储器单元300AA和300AB，并且在下面的描述中，只描述存储器单元300AA。然而，要理解，阵列210包括具有实质上相似结构的大量存储单元，以致阵列210在第一方向(“x”方向，如在图8中所示)上延伸，并且还在实质上与第一方向垂直的第二方向(“y”方向，也如在图8中所示)上延伸。存储单元300AA包括在p-型衬底320上形成的一对柱状结构328A和328B。柱状结构328的每一个包括由具有N+导电率的材料构成的沿衬底在x方向上延伸的第一源/漏极区322。结构328A和328B还包括第二源/漏极区326，它也具有放置在第一源/漏极区322邻近的N+导电率。掺杂有材料使之具有P-导电率的隔离层324插在第一源/漏极区322和第二源/漏极区328之间。
仍参考图8，柱状结构328A和328B被分隔开，以允许栅极线XG1放置在结构328A和328B之间。把浮栅330插在结构328A和栅极线XG1之间，以及结构328B和栅极线XG1之间。浮栅330还在栅极线XG1下延伸，以致浮栅330还插在栅极线XG1和衬底320之间以形成结构328A和328B之间的单个控制栅极330。通过插在栅极线XG1和浮栅330之间的第一电介质层340使浮栅330与栅极线XG1电绝缘。浮栅330还通过插在浮栅330和结构328A和328B之间的第二电介质层350与第一结构328A和第二结构328B电绝缘。还把浮栅330放在第一结构328A和第二结构328B之间以致浮栅330的位置离第一结构328A要比离第二结构328B近，这将在下面更详细地描述。因此，实质上邻近第一结构328A的一部分第二电介质350要比邻近第二结构328B的第二电介质350的相应部分薄。然而，熟悉本技术领域的人员会理解，第二电介质350的较薄部分可以放置得接近第二结构328B，而第二电介质350的较厚部分可以放置得接近第一结构328A。浮栅330可以包括在制造过程期间沉积在阵列210上的多晶硅材料，这也将在下面详细地描述。第一电介质层340和第二电介质层350可以包括在阵列210制造期间生成或沉积的二氧化硅，虽然也可以使用其它相似的电介质材料。
通过数据线YD1使第一结构328A的第二源/漏极区326A和第二结构328B的第二源/漏极区326B互连，数据线YD1由实质上与阵列210的基衬拓扑电绝缘的金属或其它互连线构成。因此，可理解，可以用电介质材料层(未示出)覆盖如图8所示的阵列210，该电介质材料层包括蚀刻在电介质材料中的接触贯穿物，以便允许数据线YD1连接到第一结构328A和第二结构328B。
图9是从图8的剖面线9-9看到的存储器阵列210的部分截面图，因此，一般是与图8中的x方向平行而观看的。如上所述，通过不同厚度的第二电介质层350使浮栅330与第一结构328A和第二结构328B隔开。因此，第一结构328A与浮栅330隔开第一距离d1，而第二结构328B与浮栅330隔开第二距离d2，其中第一距离d1小于第二距离d2。在一个特定的实施例中，第二距离d2约为第一距离d1的两倍厚度。在另一个特定实施例中，浮栅330具有约0.1μm的高度d3，并且与第一和第二结构328A和328B隔开约33的第一距离d1和约66的第二距离d2。
图10是图9所示存储器阵列210的部分平面图。尤其，单元300AA具有在y-方向延伸约2F的间距，以及在x-方向延伸约2F的间距，其中F是与最小平版特征尺寸相关联的特征尺寸。因此，可以把对应于单个数据位的逻辑状态有利地存储在约4F2的区域中。与在DRAM存储器阵列中通常发现的具有8F2特征尺寸的众知的折叠阵列结构相比较，这是有利的。
上述实施例还提供优于现有技术的其它优点。例如，再次参考图9，在读出操作期间，由于在与浮栅330隔开的电介质层350的通常较薄部分的第一结构328A上执行编程和擦除功能，在较薄氧化物层中的电荷俘获相对于第二结构328B(该层位置靠近电介质层350的通常的较厚部分)只有较小的影响。
图11-16是部分截面图，说明根据本发明的另一个实施例形成存储器阵列的方法中的步骤。首先参考图11，使用从硅形成和掺杂成P-导电率的衬底320作为启动材料。在衬底320上形成第一源/漏极区322。可以通过离子注入或其它类似过程在衬底320上形成区322，以便得到所要求的N+导电率。另一方面，可以在衬底320的表面生成N+硅的外延层。然后可以通过使P-硅外延生成到所需要的厚度在第一源/漏极区322上形成分离层324。通过N+硅的另一个外延生成可以在分离层324上形成第二源/漏极层326。可以在第二源/漏极层326的暴露表面上形成由氧化硅构成的衬垫层400，在其上可以覆盖由氮化硅构成的衬垫层420。
现在转到图12，在图11所示的结构中形成多个第一沟道440和多个第二沟道460。在与y-方向近似垂直的一个方向上，并且实质上还相互平行地，形成图11的结构中的第一沟道440和第二沟道460。第一沟道440和第二沟道460向下凸出到结构中到p-衬底层320。可以在图11所示的结构的暴露表面上用光刻胶层(图12中未示出)形成图案来形成与第一沟道440和第二沟道460的指定位置符合的、具有暴露表面部分的蚀刻阻挡层而形成第一沟道440和第二沟道460。可以通过等离子体蚀刻法，或通过技术领域中众知的湿法腐蚀而除去暴露表面部分上面的衬底材料。
仍参考图12，实质上用通过氧化过程在第一沟道440和第二沟道460中生成的、或通过其它众知方法沉积在第一沟道440和第二沟道第二沟道460中的二氧化硅480填充第一沟道440和第二沟道第二沟道460。通过形成光刻胶的另一个蚀刻停止层(未示出)去除放置在第一沟道440和第二沟道460之间的材料(如在图12中所示)，并且通过湿法或等离子体蚀刻法除去材料来形成孔隙500，如在图13中所示。通过氧化或其它众知的沉积过程形成包括二氧化硅材料的底部510，以形成第二电介质层350。
现在参考图14，在图13的结构上形成多晶硅层520，该层向下延伸到图13的空隙500中的每一个。可以通过各种众知的方法在结构上沉积多晶硅层520。然后通过在氧化过程中暴露多晶硅层520而在多晶硅层520上形成氧化物层530。然后可以通过各种众知的多晶硅或金属沉积方法在氧化物层530上形成多晶硅或金属层540。
图15是部分平面图，表示在y-方向上延伸的、多个实质上平行的凹槽520的形成。通过选择地蚀刻图14中示出的结构来形成凹槽520，以致多晶硅或金属互连530延伸而越过凹槽520。互连530形成栅极线XG1、XG2…XGN，如连系图8-10所详细描述。然后可以从上表面540除去多晶硅层520、氧化层530和多晶硅或金属层540，如在图16中更详细地描述。可以使用化学-机械平面化方法来除去层520、530和540。
转到图17，可以在表面550上沉积表面氧化物层550，并且使用光刻胶(未示出)形成图案而形成蚀刻停止层，以形成通过表面氧化物层延伸到第二源/漏极区326的多个突出物590。然后在表面氧化物层550上沉积向下延伸到每个突出物590以对第二源/漏极区326进行电耦合的金属层570，形成连系图8-10详细描述的数据线YD1、YD2…YDN。
从上面的描述可以理解，虽然为了说明的目的这里已经描述了本发明的特定实施例，但是可以进行各种修改而不偏离本发明的精神和范围。例如，也可以把在本发明的一个实施例的上下文中示出的某些特征结合到其它实施例中。因此，除了下述权利要求之外，本发明不受实施例的上述说明的限制。

Claims (32)

1.一种计算机系统，包括：
中央处理单元(CPU)；以及
耦合到处理器的至少一个存储器器件，所述存储器器件包括具有以行和列排列的存储器单元的阵列，用于存储所需要的逻辑状态，每个存储单元包括第一柱状结构和隔开的第二柱状结构，具有插在第一柱状结构和第二柱状结构之间并与第一和第二结构隔开的浮栅结构，浮栅的位置与第一和第二结构中所选择的一个较接近。
2.如权利要求1所述的计算机系统，其特征在于，所述存储器器件还包括位于浮栅结构中并且与浮栅结构电绝缘的栅极线，耦合第一和第二结构的第一源/漏极区和第二源/漏极区。
3.如权利要求2所述的计算机系统，其特征在于，所述第一和第二源/漏极区包括具有第一导电率的半导体材料。
4.如权利要求3所述的计算机系统，其特征在于，还包括插在所述第一和第二源/漏极区之间的分离层，所述层具有第二导电率。
5.如权利要求3所述的计算机系统，其特征在于，所述第一和第二源/漏极区包括硅，并且第一导电率是N+导电率。
6.如权利要求4所述的计算机系统，其特征在于，所述分离层包括硅，并且第二导电率是P-导电率。
7.如权利要求2所述的计算机系统，其特征在于，所述存储器器件还包括译码器，它耦合到第一源/漏极区、第二源/漏极区和栅极线中的每一个。
8.如权利要求7所述的计算机系统，其特征在于，还包括耦合到译码器的地址缓冲器。
9.如权利要求1所述的计算机系统，其特征在于，还包括把CPU耦合到至少一个所述存储器器件的地址总线、数据总线和控制总线。
10.如权利要求9所述的计算机系统，其特征在于，还包括耦合到所述地址总线、数据总线和控制总线的系统控制器。
11.如权利要求10所述的计算机系统，其特征在于，还包括耦合到输入/输出模块的键盘、鼠标、显示装置和调制解调器中的至少一个。
12.如权利要求9所述的计算机系统，其特征在于，还包括外部第二大容量存储装置。
13.一种半导体存储器器件，包括：
具有用于存储所需要的逻辑状态的存储器单元的阵列，每个单元还包括具有各自的源/漏极区和公共的浮栅结构的第一和第二相邻的场效应晶体管(FET)，所述浮栅结构与第一FET的源/漏极区隔开第一距离，并且与第二FET的源/漏极区隔开第二距离，其中所述第一距离小于所述第二距离。
14.如权利要求13所述的半导体存储器器件，其特征在于，所述各自的源/漏极区的每一个还包括配置在柱状结构中从衬底上面向上延伸的第一源/漏极区和隔开的第二源/漏极区，此外，其中在第一源/漏极区和第二源/漏极区之间插入分离层。
15.如权利要求14所述的半导体存储器器件，其特征在于，所述第一源/漏极区和第二源/漏极区是由具有N+导电率的半导体材料构成的，此外，其中所述分离层是由具有P-导电率的半导体材料构成的。
16.如权利要求13所述的半导体存储器器件，其特征在于，所述公共浮栅结构是由多晶硅构成的。
17.如权利要求13所述的半导体存储器器件，其特征在于，所述第二距离约为所述第一距离的两倍。
18.如权利要求13所述的半导体存储器器件，其特征在于，所述第一距离约为30。
19.如权利要求13所述的半导体存储器器件，其特征在于，所述阵列还包括在第一方向上延伸和耦合第一和第二FET的第二源/漏极区的漏极线，此外，其中第一和第二FET的第一源/漏极区在与第一方向垂直的第二方向上延伸。
20.如权利要求19所述的半导体存储器器件，其特征在于，所述阵列还包括在第二方向上延伸的栅极线。
21.如权利要求20所述的半导体存储器器件，其特征在于，还包括耦合到漏极线、第一源/漏极区和栅极线的每一个的译码器。
22.一种形成具有多个互连存储器单元的存储器器件的方法，每个单元包括：
在衬底上放置第一柱状结构；
在衬底上放置与第一柱状结构隔开的第二柱状结构；
在第一结构和第二结构之间形成栅极结构；以及
在第一结构和栅极结构之间以及第二结构和栅极结构之间插入浮栅结构，所述浮栅结构的位置与所述第一结构和第二结构中所选择的一个较接近。
23.如权利要求22所述的方法，其特征在于，所述在衬底上放置第一和第二柱状结构还包括在掺杂成具有第一导电率的硅衬底上放置第一和第二柱状结构。
24.如权利要求23所述的方法，其特征在于，所述在掺杂成具有第一导电率的硅衬底上放置第一和第二柱状结构包括掺杂所述衬底使之具有P导电率。
25.如权利要求22所述的方法，其特征在于，所述在衬底上放置第一和第二柱状结构还包括：
在衬底上形成具有第一导电率的第一源/漏极区；
形成贴近第一源/漏极区的第二源/漏极区，所述第二源/漏极区具有第一导电率；以及
在第一源/漏极区和第二源/漏极区之间插入分离层。
26.如权利要求25所述的方法，其特征在于，所述形成具有第一导电率的第一源/漏极区包括形成具有N+导电率的源/漏极区。
27.如权利要求25所述的方法，其特征在于，所述形成贴近第一源/漏极区的第二源/漏极区包括在第二源/漏极区之上形成具有N+导电率的源/漏极区。
28.如权利要求25所述的方法，其特征在于，所述在第一源/漏极区和第二源/漏极区之间插入的分离层包括在第一源/漏极区和第二源/漏极区之间形成具有第二导电率的层。
29.如权利要求28所述的方法，其特征在于，所述在第一源/漏极区和第二源/漏极区之间形成具有第二导电率的层包括在第一源/漏极区和第二源/漏极区之间形成掺杂成P-导电率的层。
30.如权利要求22所述的方法，其特征在于，所述在第一结构和栅极结构之间和第二结构和栅极结构之间插入浮栅结构还包括在浮栅结构和第一和第二柱状结构之间放置绝缘层。
31.如权利要求30所述的方法，其特征在于，所述在浮栅结构和第一和第二柱状结构之间放置的绝缘层包括在第一结构和浮栅结构之间形成具有第一厚度的第一绝缘层，以及在第二结构和浮栅结构之间形成具有第二厚度的第二绝缘层，所述第一厚度小于所述第二厚度。
32.如权利要求25所述的方法，其特征在于，还包括使所述第一柱状结构的第二源/漏极区和所述第二柱状结构的第二源/漏极区与漏极线耦合。
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